CN103871955A - 一种栅介质等效氧化层厚度控制方法 - Google Patents

一种栅介质等效氧化层厚度控制方法 Download PDF

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Abstract

本发明公开了一种栅介质等效氧化层厚度控制方法，先对SiO2栅氧化层通过等离子体氮化工艺进行氮的注入，将SiO2栅氧化层调整为具有一定氮浓度的SiON栅氧化层，再对SiON栅氧化层在纯惰性气体氛围中进行高温氮化处理，以修复晶格损伤并形成稳定Si-N键，从而形成稳定的氮含量，最后进行低温氧化处理，以修复SiO2/Si界面，通过调节SiO2中氮原子的含量来调节栅介质氧化层的介电系数，从而可对SiON栅介质等效氧化层厚度进行有效的控制。采用本发明能有效提高栅氧化物氮含量30%左右，使所制备的栅氧化物具有较高的介电常数，可应用在45nm及其以下技术节点CMOS工艺的栅氧化层的制备。

Description

一种栅介质等效氧化层厚度控制方法
技术领域
本发明涉及一种用于CMOS（互补金属氧化物半导体）器件的制造工艺，更具体地，涉及一种用于CMOS器件制造工艺中的栅介质等效氧化层厚度的控制方法。
背景技术
在半导体制造产业不断追求特征尺寸缩小的过程中，除了特征尺寸（沟道长度）的缩小，栅氧化层厚度也需要近似等比例地减薄，以避免短沟道效应（Short Channel Effect，SCE）。随着CMOS器件特征尺寸（沟道长度）的不断缩小，绝缘栅介质层也按照等比例缩小的原则变得越来越薄，由此而产生的栅漏电流增大和可靠性降低等问题变得越来越严重。传统的SiO2（二氧化硅）栅介质材料已不能满足CMOS器件进一步缩小的需要，而利用高介电常数栅介质取代SiO2已成为必然趋势。
根据国际半导体技术发展规划（Internation Technology Roadmap forSemiconductor，IRTS）IRTS2005（2005），45nm技术节点的等效氧化层厚度（Equivalent Oxide Thickness,EOT）为0.8nm;32nm技术节点的EOT将进一步减小到0.6nm，这只相当于两个SiO2分子层厚。当SiO2的厚度减至1nm以下厚度范围时，将出现掺杂离子渗透、可靠性下降、高漏电流、低击穿电压以及高针孔密度和高隧穿特性等问题。因此，在45nm及以下工艺，寻找能够替代SiO2成为栅介质薄层的材料，是进一步缩小器件尺寸所面临的主要挑战之一。
等效氧化层厚度（EOT）的表达式为：
EOT=(KSiO2/KHK)*THK
其中KSiO2=3.9，为二氧化硅的介电常数，KHK为高K介质材料的介电常数，THK为高K介质材料的物理厚度。
从该表达式中可以看出，高K栅介质材料可以凭借其大的介电常数，实现在与SiO2具有相同等效氧化层厚度的情况下，其实际物理厚度比SiO2要厚得多，从而解决了SiO2因接近厚度极限而产生的栅漏电流过大、可靠性降低等严重问题，成为替代SiO2的热门材料。
在现阶段，提高栅介质的介电系数的方法大致有两大类：
一类是采用全新的具有高介电系数的材料作为栅介质，如HfSiON（氮氧化铪硅）等。但采用全新材料涉及到栅极材料的选择、晶格常数的匹配及曝光蚀刻等一系列工艺集成问题，技术开发周期相对较长，不能立即满足45纳米技术的迫切需求。同时，全新材料在技术上与以前工艺有较大差异，技术更新的成本过高。
另一大类则仍保持SiO2作为栅介质，通过选择合适的热处理工艺，调节SiO2中N原子的含量，对SiO2氧化膜里掺入N使之成为致密的SiON（氮氧化硅）来提高栅介质的介电系数。此外，N原子的掺入还能有效地抑制硼等栅极掺杂原子在栅介质中的扩散，提高器件的性能，并能使漏电流达-10-3A/cm2或更低，这比相同厚度的纯SiO2要低近100倍。同时，该方法仍然采用SiO2作为栅介质的主体，因此，与前期技术有良好的连续性和兼容性。
目前业界通常有三种主要的方法可实现SiO2中的氮掺杂以形成SiON。
第一种方法是在SiO2的生长过程中通入NO等含氮气体,从而在生长过程中直接掺入N。但这种方法掺杂的N均匀性很难控制，不能适应半导体生产的要求。
第二种方法是在SiO2介质生长完成后，采用在NO/N2O等含氮气体环境中进一步退火的办法掺杂N。这种方法掺入的N原子容易聚积在SiO2和沟道的界面处，从而对沟道中载流子的迁移速度产生负面影响。
第三种方法是在SiO2生长结束后，通过等离子体实现N掺杂。该方法掺入的N原子浓度高，深度上主要分布在栅介质的上表面而远离SiO2/沟道界面，是目前半导体业界广泛接受的提高栅介质介电系数的方法。其具体工艺由三步组成：
1)采用原位水蒸汽氧化(In-Situ Steam Generation，ISSG)方法生长SiO2介质层；
2)采用去耦等离子体氮化(Decoupled Plasma Nitridation，DPN)方法向SiO2介质中掺杂N；
3)采用氮化后高温退火(Post Nitridation Anneal，PNA)方法稳定N掺杂及修复介质中的等离子体损伤。
在上述第三种方法的制备工艺中，由于栅介质中掺入的N原子浓度高且主要分布在栅介质的上表面，因此对后续PNA高温退火工艺的温度、气体氛围和时间间隔必须严格控制，以防止本征氧化层和有机吸附而对N掺杂造成的影响，因此，工艺实现的难度较大。此外，采用PNA高温退火工艺本身还存在二个缺陷，一是容易造成表面N原子的挥发，因而降低了N原子浓度，使等效氧化层厚度偏离目标值；二是又能使N原子获得能量而继续扩散，造成部分N原子聚积在SiO2/Si界面处，从而对沟道中载流子的迁移速度产生负面影响。
发明内容
本发明的目的在于克服现有技术存在的上述缺陷，提供一种新的栅介质等效氧化层厚度的控制方法，针对现有技术在SiON栅氧化层制备过程中采用的单一PNA高温退火工艺的温度、气体氛围进行优化，通过首先对SiON栅氧化层在纯惰性气体氛围中进行高温氮化处理，以修复晶格损伤并形成稳定Si-N键，从而形成稳定的氮含量，然后对SiON栅氧化层进行低温氧化处理，以修复SiO2/Si界面的新工艺，实现通过调节SiO2中氮原子的含量来调节栅介质氧化层的介电系数，从而可对SiON栅介质等效氧化层厚度进行有效的控制。
为实现上述目的，本发明的技术方案如下：
一种栅介质等效氧化层厚度控制方法，用于CMOS半导体器件的制造工艺，所述控制方法包括以下步骤：
步骤一：对硅基底进行热氧化处理和热处理,以在所述硅基底表面形成具有稳定和均匀的目标厚度的SiO2栅氧化层；
步骤二：对步骤一中形成的所述SiO2栅氧化层通过等离子体氮化工艺进行氮的注入，使SiO2中的部分O原子由N原子取代形成Si-N键，从而将所述SiO2栅氧化层调整为具有一定氮浓度的SiON栅氧化层；
步骤三：对步骤二中形成的SiON栅氧化层在纯惰性气体气氛中进一步进行高温氮化处理，以修复晶格损伤并形成稳定的Si-N键，从而形成稳定的氮含量；
步骤四：对步骤三中经过高温氮化处理后的SiON栅氧化层在含氧气氛中进一步进行低温氧化处理，以修复SiO2/Si界面。
进一步地，步骤1中，所述热氧化处理和热处理工艺包括快速热处理(Rapid Thermal Process，RTP)工艺方式或垂直炉管（Furnace）工艺方式的其中之一。
进一步地，所述快速热处理工艺包括原位水蒸汽氧化工艺方式或快速热氧化（Rapid Thermal Oxidation，RTO）工艺方式的其中之一。
进一步地，所述原位水蒸汽氧化工艺中的反应气体包括N2O与H2的混合气体、O2与H2的混合气体或者N2O、O2与H2的混合气体的其中之一。
进一步地，步骤二中，所述等离子体氮化工艺包括去耦等离子体氮化工艺方式、远程等离子体氮化(Remote Plasma Nitridation，RPN)工艺方式、快速热氮化（Rapid Thermal Nitridation,RTN）工艺方式或垂直炉管氮化工艺方式的其中之一。
进一步地，所述垂直炉管氮化工艺中的反应气体包括NO、N2O或NH3。
进一步地，步骤三中，所述高温氮化处理的温度为1000～1180℃，反应时间为5～120sec。
进一步地，步骤三中，所述高温氮化处理的反应气体包括惰性气体N2或Ar或N2与Ar的混合气体的其中之一。
进一步地，步骤四中，所述低温氧化处理的温度为550～890℃，反应时间为5～120sec。
进一步地，步骤四中，所述低温氧化处理的反应气体包括纯O2或O2与H2的混合气体或N2O与H2的混合气体的其中之一。
从上述技术方案可以看出，本发明通过选择合适的热处理工艺，先对SiON栅氧化层在纯惰性气体氛围中进行高温氮化处理，以修复晶格损伤并形成稳定Si-N键，从而形成稳定的氮含量，进而对SiON栅氧化层进行低温氧化处理，以修复SiO2/Si界面的新工艺，实现通过调节SiO2中氮原子的含量来调节栅介质氧化层的介电系数，从而可对SiON栅介质等效氧化层厚度进行有效的控制。与传统的高温氮化处理工艺相比，采用本发明所制备的SiON栅氧化层不仅具有稳定的氮含量，而且能有效提高栅氧化物氮含量30%左右，使所制备的栅氧化物具有较高的介电常数。
附图说明
图1是本发明一种栅介质等效氧化层厚度控制方法的控制流程图。
具体实施方式
下面结合附图，对本发明的具体实施方式作进一步的详细说明。
实施例一
在本实施例中，请参阅图1，图1是本发明一种栅介质等效氧化层厚度控制方法的控制流程图。如图所示，本发明的控制方法，可应用在45nm及其以下技术节点CMOS工艺的栅氧化层的制备，包括以下步骤：
步骤一：对硅基底进行热氧化处理和热处理,以在所述硅基底表面形成具有稳定和均匀的目标厚度的SiO2栅氧化层；
步骤二：对步骤一中形成的所述SiO2栅氧化层通过等离子体氮化工艺进行氮的注入，使SiO2中的部分O原子由N原子取代形成Si-N键，从而将所述SiO2栅氧化层调整为具有一定氮浓度的SiON栅氧化层；
步骤三：对步骤二中形成的SiON栅氧化层在纯惰性气体气氛中进一步进行高温氮化处理，以修复晶格损伤并形成稳定的Si-N键，从而形成稳定的氮含量；
步骤四：对步骤三中经过高温氮化处理后的SiON栅氧化层在含氧气氛中进一步进行低温氧化处理，以修复SiO2/Si界面。
上述控制步骤通过选择合适的热处理工艺，并通过调节SiO2中氮原子的含量来调节栅介质氧化层的介电系数。与传统的高温氮化处理工艺相比，采用本发明所制备的SiON栅氧化层不仅具有稳定的氮含量，而且能有效提高栅氧化物氮含量30%左右，使所制备的栅氧化物具有较高的介电常数，从而达到了对SiON栅介质介电系数精确剪裁的目的，实现了对SiON栅介质等效氧化层厚度的有效控制。
在每个步骤中还包括更具体的工艺选用和控制方法。其中，在步骤1中，所述热氧化处理和热处理工艺可采用快速热处理(Rapid Thermal Process，RTP)的工艺方式，也可以采用垂直炉管（Furnace）工艺方式来得到具有稳定和均匀的目标厚度的SiO2栅氧化层。进一步地，所述快速热处理工艺包括原位水蒸汽氧化工艺方式或快速热氧化（Rapid Thermal Oxidation，RTO）工艺方式的其中之一。再进一步地，所述原位水蒸汽氧化工艺中的反应气体包括N2O与H2的混合气体、O2与H2的混合气体或者N2O、O2与H2的混合气体的其中之一。
在步骤二中，所述等离子体氮化工艺可采用去耦等离子体氮化工艺方式、远程等离子体氮化(Remote Plasma Nitridation，RPN)工艺方式、快速热氮化（Rapid Thermal Nitridation,RTN）工艺方式或垂直炉管氮化工艺方式的其中一种。所述垂直炉管氮化工艺中的反应气体包括NO、N2O或NH3。
在步骤三中，所述高温氮化处理的温度为1000～1180℃，反应时间为5～120sec。所述高温氮化处理的反应气体包括惰性气体N2或Ar或N2与Ar的混合气体的其中之一。
在步骤四中，所述低温氧化处理的温度为550～890℃，反应时间为5～120sec。所述低温氧化处理的反应气体包括纯O2或O2与H2的混合气体或N2O与H2的混合气体的其中之一。
在本实施例中，采用如下的具体工艺和控制方式，最终得到一定目标厚度和氮浓度的SiON栅氧化层：
步骤一：采用ISSG工艺，对硅基底进行热氧化处理和热处理,得到目标厚度为20A的SiO2栅氧化层；
步骤二：采用DPN工艺，对步骤一中形成的SiO2栅氧化层进行氮的注入，将SiO2栅氧化层调整为具有一定氮浓度的SiON栅氧化层；
步骤三：在工艺腔中通入纯氮，对步骤二中形成的SiON栅氧化层进一步进行时间为120秒、温度为1000℃的高温氮化处理，得到氮浓度为1.31E15atom/cm2的SiON栅氧化层；
步骤四：在工艺腔中通入H2体积百分比为2%的O2与H2的混合气体，对步骤三中经过高温氮化处理后的SiON栅氧化层进一步进行时间为5秒、温度为850℃的低温氧化处理，以修复SiO2/Si界面。最终得到厚度为21.28A,氮浓度为1.31E15atom/cm2的SiON栅氧化层。
实施例二
在本实施例中，采用以下具体工艺和控制方式，最终得到一定目标厚度和氮浓度的SiON栅氧化层：
步骤一：采用RTO工艺，对硅基底进行热氧化处理和热处理,得到目标厚度为20A的SiO2栅氧化层；
步骤二：采用RTN工艺，对步骤一中形成的SiO2栅氧化层进行氮的注入，将SiO2栅氧化层调整为具有一定氮浓度的SiON栅氧化层；
步骤三：在工艺腔中通入纯Ar，对步骤二中形成的SiON栅氧化层进一步进行时间为30秒、温度为1100℃的高温氮化处理，得到氮浓度为1.31E15atom/cm2的SiON栅氧化层；
步骤四：在工艺腔中通入H2体积百分比为0.5%的N2O与H2的混合气体，对步骤三中经过高温氮化处理后的SiON栅氧化层进一步进行时间为120秒、温度为550℃的低温氧化处理，以修复SiO2/Si界面。最终得到厚度为21.28A,氮浓度为1.31E15atom/cm2的SiON栅氧化层。
需要说明的是，上述实施例中的各种工艺参数的设定，需要根据具体的工艺平台和产品的不同具体实验选取，以达到最佳的工艺效果。
以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。

Claims (10)

1.一种栅介质等效氧化层厚度控制方法，用于CMOS半导体器件的制造工艺，其特征在于，所述控制方法包括以下步骤：
步骤一：对硅基底进行热氧化处理和热处理,以在所述硅基底表面形成具有稳定和均匀的目标厚度的SiO2栅氧化层；
步骤二：对步骤一中形成的所述SiO2栅氧化层通过等离子体氮化工艺进行氮的注入，使SiO2中的部分O原子由N原子取代形成Si-N键，从而将所述SiO2栅氧化层调整为具有一定氮浓度的SiON栅氧化层；
步骤三：对步骤二中形成的SiON栅氧化层在纯惰性气体气氛中进一步进行高温氮化处理，以修复晶格损伤并形成稳定的Si-N键，从而形成稳定的氮含量；
步骤四：对步骤三中经过高温氮化处理后的SiON栅氧化层在含氧气氛中进一步进行低温氧化处理，以修复SiO2/Si界面。
2.如权利要求1所述的栅介质等效氧化层厚度控制方法，其特征在于，步骤1中，所述热氧化处理和热处理工艺包括快速热处理工艺方式或垂直炉管工艺方式的其中之一。
3.如权利要求2所述的栅介质等效氧化层厚度控制方法，其特征在于，所述快速热处理工艺包括原位水蒸汽氧化工艺方式或快速热氧化工艺方式的其中之一。
4.如权利要求3所述的栅介质等效氧化层厚度控制方法，其特征在于，所述原位水蒸汽氧化工艺中的反应气体包括N2O与H2的混合气体、O2与H2的混合气体或者N2O、O2与H2的混合气体的其中之一。
5.如权利要求1所述的栅介质等效氧化层厚度控制方法，其特征在于，步骤二中，所述等离子体氮化工艺包括去耦等离子体氮化工艺方式、远程等离子体氮化工艺方式、快速热氮化工艺方式或垂直炉管氮化工艺方式的其中之一。
6.如权利要求5所述的栅介质等效氧化层厚度控制方法，其特征在于，所述垂直炉管氮化工艺中的反应气体包括NO、N2O或NH3。
7.如权利要求1所述的栅介质等效氧化层厚度控制方法，其特征在于，步骤三中，所述高温氮化处理的温度为1000～1180℃，反应时间为5～120sec。
8.如权利要求1或7所述的栅介质等效氧化层厚度控制方法，其特征在于，步骤三中，所述高温氮化处理的反应气体包括惰性气体N2或Ar或N2与Ar的混合气体的其中之一。
9.如权利要求1所述的栅介质等效氧化层厚度控制方法，其特征在于，步骤四中，所述低温氧化处理的温度为550～890℃，反应时间为5～120sec。
10.如权利要求1或9所述的栅介质等效氧化层厚度控制方法，其特征在于，步骤四中，所述低温氧化处理的反应气体包括纯O2或O2与H2的混合气体或N2O与H2的混合气体的其中之一。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104022018A (zh) * 2014-06-19 2014-09-03 无锡宏纳科技有限公司 一种干法刻蚀等离子损伤修复工艺
CN114068343A (zh) * 2022-01-11 2022-02-18 广州粤芯半导体技术有限公司 栅介质层的厚度的监控方法
CN114242578A (zh) * 2022-02-21 2022-03-25 威海银创微电子技术有限公司 SGT Mosfet中IPO厚度的可控方法、装置及介质

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1632922A (zh) * 2004-12-23 2005-06-29 上海华虹（集团）有限公司 一种新的超薄含氮栅介质制备方法
CN1967780A (zh) * 2005-10-20 2007-05-23 应用材料公司 用于制作场效应晶体管的栅极电介质的方法
CN101416286A (zh) * 2006-04-03 2009-04-22 应用材料股份有限公司 以多退火步骤形成氮氧化硅栅极介电层的方法
CN103346077A (zh) * 2013-07-09 2013-10-09 上海华力微电子有限公司 一种栅氧化层的制备方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1632922A (zh) * 2004-12-23 2005-06-29 上海华虹（集团）有限公司 一种新的超薄含氮栅介质制备方法
CN1967780A (zh) * 2005-10-20 2007-05-23 应用材料公司 用于制作场效应晶体管的栅极电介质的方法
CN101416286A (zh) * 2006-04-03 2009-04-22 应用材料股份有限公司 以多退火步骤形成氮氧化硅栅极介电层的方法
CN103346077A (zh) * 2013-07-09 2013-10-09 上海华力微电子有限公司 一种栅氧化层的制备方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
张红伟等: ""一种提高栅氧化物介电常数的方法"", 《中国集成电路》, no. 3, 5 March 2014 (2014-03-05) *

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104022018A (zh) * 2014-06-19 2014-09-03 无锡宏纳科技有限公司 一种干法刻蚀等离子损伤修复工艺
CN114068343A (zh) * 2022-01-11 2022-02-18 广州粤芯半导体技术有限公司 栅介质层的厚度的监控方法
CN114068343B (zh) * 2022-01-11 2022-03-29 广州粤芯半导体技术有限公司 栅介质层的厚度的监控方法
CN114242578A (zh) * 2022-02-21 2022-03-25 威海银创微电子技术有限公司 SGT Mosfet中IPO厚度的可控方法、装置及介质
CN114242578B (zh) * 2022-02-21 2022-06-17 威海银创微电子技术有限公司 SGT Mosfet中IPO厚度的可控方法、装置及介质

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