CN103839844B - 封装方法 - Google Patents
封装方法 Download PDFInfo
- Publication number
- CN103839844B CN103839844B CN201410085891.5A CN201410085891A CN103839844B CN 103839844 B CN103839844 B CN 103839844B CN 201410085891 A CN201410085891 A CN 201410085891A CN 103839844 B CN103839844 B CN 103839844B
- Authority
- CN
- China
- Prior art keywords
- groove
- wafer
- metal
- metal layer
- packing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/83385—Shape, e.g. interlocking features
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/146—Mixed devices
- H01L2924/1461—MEMS
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Pressure Welding/Diffusion-Bonding (AREA)
Abstract
本发明提供一种封装方法,包括:在第一晶圆的表面形成第一凹槽,在所述阻挡层的表面形成第一金属层,在所述第一金属层内形成第二凹槽;之后,在第二晶圆表面形成第二金属层,并在加热和加压条件下,位于所述第一金属层及第二金属层表面先被熔化的部分第一金属及第二金属先流入所述第二凹槽内,避免第一金属和第二金属过度流失;此外部分第一金属和第二金属融合后,位于所述第一凹槽内,从而提高所述第一晶圆表面的共晶金属的量,提高第一晶圆和第二晶圆的结合强度。
Description
技术领域
本发明涉及半导体领域,具体涉及一种封装方法。
背景技术
在半导体制备工艺中,共晶键合工艺是一种常用的封装技术,如在微机电系统(Micro-Electro-Mechanical-Systems,简称MEMS)制备过程中,多采用共晶键合实现两块晶圆连接。
参考图1所示,共晶键合基本工艺包括:在两片晶圆10和11的表面的既定区域内采用物理气相沉积工艺(Physical Vapor Deposition,PVD)形成两层共晶金属层12和13,如铝金属层-锗金属层、铝金属层-锡金属层、铜金属层-锡金属层等;之后,将金属层12和13相对贴合,挤压两块晶圆10和11,同时通过加热板等工艺向两块晶圆加热至共晶温度,金属层12和13熔解融合,以实现两块晶圆固定连接。
如上所述,在共晶温度下,金属层12和13熔化为液体,实现融合。但在实际操作过程中,在金属层12和13熔化的同时,向所述晶圆10和11施加压力,因而参考图2所示,在金属层12和13结合的界面会有大量的熔融态金属被挤出,过量被挤出的熔融态金属层会造成在晶圆10和11的结合界面出现空洞,造成晶圆10和11的结合界面平整度差等缺陷,降低共晶键合工艺后的键合密封性,影响晶圆10和11的结合强度;此外,过量流出的共晶金属流入晶圆其他区域,会损伤晶圆其他区域内的元器件,如流出的共晶金属会致使原先电隔绝的两条金属线互连,从而在使用过程中,致使半导体器件短路,降低半导体器件的性能。挤出材料和附近的金属连线会造成短路或缺陷问题,以及影响键合对空腔的封闭良率。
为此,在共晶键合工艺中,如何降低基于两块晶圆间的熔融态共晶金属的过度流失是本领域技术人员亟待解决的问题。
发明内容
本发明解决的问题是,提供一种封装方法,以降低两块晶圆之间流失的共晶金属的量,进而提高两块晶圆的连接强度,并避免基于共晶金属流失造成的晶圆上其他区域的元器件损伤。
为解决上述问题,本发明提供一种封装方法,包括:
提供第一晶圆和第二晶圆;
刻蚀所述第一晶圆,在所述第一晶圆内形成第一凹槽;
在所述第一晶圆表面形成第一金属层;
所述第一金属层的表面形成第二凹槽;
在所述第二晶圆内形成第二金属层;
将所述第二晶圆的第一金属层和第二晶圆的第二金属层键合。
可选地,所述第一金属层填充至少部分深度的所述第一凹槽。
可选地,所述第一金属层填充满所述第一凹槽;
在所述第一金属层内形成第二凹槽的步骤包括:
刻蚀所述第一凹槽内的部分厚度的所述第一金属层,在所述第一凹槽内的第一金属层中形成第二凹槽,使所述第二凹槽内的第一金属层表面高度小于所述第一晶圆的表面高度。
可选地,所述第一金属层填充满所述第一凹槽;在所述第一晶圆内,形成多条所述第一凹槽;
在所述第一金属层内形成第二凹槽的步骤包括:
去除所述第一晶圆表面部分厚度的所述第一金属层,使所述第一凹槽内的第一金属层的表面高度大于第一晶圆表面至少部分第一金属层的表面高度,在所述第一金属层内,在相邻两条第一凹槽之间形成所述第二凹槽。
可选地,刻蚀去除所述第一晶圆表面部分所述第一金属层,至露出部分所述第一晶圆表面。
可选地,在所述第一金属层表面,所述第二凹槽所占的面积比例为2/5至3/5。
可选地,所述第二凹槽的深度为
可选地,所述第一凹槽的开口宽度为10~30μm。
可选地,还包括:在形成所述第一金属层之前,在所述第一晶圆表面,以及所述第一凹槽的底部和侧壁形成阻挡层。
可选地,在所述第一晶圆内,形成多条所述第一凹槽。
与现有技术相比,本发明的技术方案具有以下优点:
在第一晶圆的表面形成第一凹槽,之后在所述第一晶圆的表面形成第一金属层,在所述第一金属层内形成第二凹槽;在第二晶圆表面形成第二金属层,将所述第二晶圆的第一金属层和第二晶圆的第二金属层键合。上述技术方案中,在键合工艺中,位于所述第一金属层及第二金属层表面先被熔化的部分的第一金属及第二金属流入所述第二凹槽内,避免第一金属和第二金属过度流失;当位于所述第一凹槽内的第一金属熔融后,位于第一凹槽内的熔融态金属与所述第一晶圆表面的熔融态金属之间的粘滞力,可有效缓解第一晶圆和第二晶圆之间熔融态金属的流失。上述技术方案可避免基于第一晶圆和第二晶圆之间的金属过度流失而造成的在第一晶圆和第二晶圆结合界面出现空洞,以及第一晶圆和第二晶圆结合界面平整度差等问题,进而提高第一晶圆和第二晶圆连接强度。
进一步,刻蚀去除所述第二凹槽内部分厚度的所述第一金属层,使所述第二凹槽的内剩余的第一金属层表面高度小于所述第一晶圆的表面高度。上述技术方案中,随着键合工艺进程的深入,第一金属层被熔化的量不断增多,第二凹槽深度不断变浅,当所述第二凹槽消失后,第一凹槽内的第一金属层被熔化会,此时,基于第一凹槽内的熔融态金属与第一晶圆表面的熔融态金属之间的粘滞力,可进一步缓解第一晶圆和第二晶圆间呈熔融态金属迅速流失。
附图说明
图1为现有的共晶键合的工艺过程示意图;
图2为现有的共晶键合工艺中,两片晶圆之间的共晶金属流失时结构的电镜图;
图3至图8,图11和图12是本发明封装方法一个实施例的结构示意图;
图9和图10是本发明另一个实施例中第一晶圆的结构示意图。
具体实施方式
如背景技术所述,现有共晶键合技术中,基于在两块晶圆之间的挤压力,两块晶圆之间的呈熔融态的共晶金属被挤出,造成共晶金属流失,从而影响共晶键合后两块晶圆之间连接强度的同时,流出的熔融态共晶金属还会损伤晶圆上的元器件,进而影响最终形成的半导体器件的质量。
为此,本发明提出一种封装方法,在需要共晶键合的晶圆的表面开设多条第一凹槽;之后在所述晶圆表面形成金属层,并在所述金属层的表面形成第二凹槽,在共晶键合过程中,在加热第一晶圆上的金属层过程中,位于表层先被熔融的金属流入所述第二凹槽内,从而有效缓解晶圆之间的熔融态金属过度流失;且在所述第一凹槽内的第一金属熔融后,位于第一凹槽内的熔融态金属与第一晶圆以及第二晶圆之间的熔融态金属之间的粘滞力,可进一步缓解第一晶圆和第二晶圆之间的共晶金属的流失。从而提高两块晶圆之间的结合力,提高共晶键合效果,并避免流失的共晶金属造成晶圆上的元器件损伤等问题。
为使本发明的上述目的、特征和优点能够更为明显易懂,下面结合附图对本发明的具体实施例做详细的说明。
图3至图12为本发明封装方法的一个实施例的结构示意图。
本实施例以MEMS的封装工艺为实施例,所述封装方法包括:
先参考图3和图4所示,其中图4为图3中A-A向剖面结构示意图。
提供第一晶圆20,所述第一晶圆20的表面开设有空腔60,所述第一晶圆20表面上,所述空腔60周边区域作为用于形成共晶金属的共晶键合区域;刻蚀所述第一晶圆20表面的共晶键合区域,在所述共晶键合区域开设第一凹槽21。
本实施例中,所述第一晶圆20可为硅材料晶圆。但除实施例外的其他实施中,所述第一晶圆20还可为形成有氧化硅层等多层半导体材料层的半导体晶圆,抑或是锗硅等其他半导体晶圆,其并不限定本发明的保护范围。
参考图4所示,所述第一晶圆20的表面为阶梯结构(图3中未显示),最上端的区域为共晶键合区域,后续用于形成金属层,但所述第一晶圆20的结构并不限定本发明的保护范围。
刻蚀所述第一晶圆20的工艺包括,先在所述第一晶圆20的表面涂覆光刻胶层,之后经曝光显影等工艺以后,在所述光刻胶层内形成光刻胶图案,并以光刻胶图案为掩模刻蚀所述第一晶圆20表面,从而形成所述第一凹槽21。在形成所述光刻胶层前,还可先在所述第一晶圆20表面形成一层或多层的硬掩模层,上述刻蚀工艺为本领域成熟工艺,在此不再赘述。
本实施例中,在所述第一晶圆20的表面形成有两条环绕所述空腔60,呈环形的第一凹槽21,但在除本实施例外的其他实施例中,在所述第一晶圆20的表面形成一条或大于或等于3条的多条呈封闭状的第一凹槽,所述第一凹槽21的数量以及形状并限定本发明的保护范围,其根据第一晶圆的结构确定。
可选地,在所述第一晶圆20的表面(即在共晶键合的区域内),两条所述第一凹槽21所占的面积比例为2/5至3/5。其有利于后续在所述第一晶圆20表面形成的共晶金属熔化后,均匀分布在所述第一晶圆20表面。
进一步可选地,所述第一凹槽21的开口宽度d2为10~30μm。
本实施例中,所述第一晶圆20的空腔60周边区域(共晶键合的区域)的宽度d1为50~150μm,两条所述第一凹槽21的开口宽度为10~30μm。所述第一凹槽21的数量,以及宽度根据第一晶圆20具体结构确定。
本实施例中,所述第一凹槽21的深度h1为
参考图5所示,在所述第一晶圆20的表面,以及所述第一凹槽21的侧壁和底部形成阻挡层22。后续在所述第一晶圆20的表面形成金属层后,所述阻挡层22用于阻止金属原子向所述晶圆20内部扩散。
本实施例中,所述阻挡层22的材料为TiN,形成工艺为PVD,厚度为。但所述阻挡层22的材料及厚度均不限定本发明的保护范围。本领域内,可有效防止金属原子向半导体器件内扩散的阻挡层材料均可用于本发明,所述阻挡层22的厚度也根据实际情况确定,其并不限定本发明的保护范围。
参考图6所示,在所述第一晶圆20的表面形成所述第一凹槽21后,在所述第一晶圆20的表面,以及第一凹槽21内形成第一金属层30。
本实施例中,所述第一晶圆20表面的第一金属层30的厚度为
本实施例中,所述第一金属层30填充满所述第一凹槽21,在除实施例外的其他实施例中,所述第一金属层30可仅填充部分深度的所述第一凹槽21,即,所述第一凹槽21内的第一金属30的表面第一所述第一晶圆20的表面。
本实施例中,所述第一金属层20的材料为铝。除本实施例外的其他实施例中,所述第一金属层30还可为铜等金属,现有共晶键合工艺适用的金属均可运用在本发明中,其并不限定本发明的保护范围。
本实施例中,形成第一金属层30的工艺为物理气相沉积工艺(PhysicalVapor Deposition,PVD),其为本领域的成熟工艺,在此不再赘述。
本实施例中,在所述第一晶圆20的表面已形成有第一凹槽21,在所述第一晶圆20表面形成的第一金属层30保型覆盖在所述第一晶圆20的表面,在所述第一金属层30的表面,与所述第一凹槽21对应位置处形成第二凹槽31。
结合参考图7和图8所示,其中,图8为图7中B-B向剖面结构示意图。
本实施例中,所述第一晶圆20的表面形成所述第一金属层30后,沿着所述第二凹槽31继续刻蚀所述第一金属层30,去除所述第一晶圆20的第一凹槽21内的部分厚度的第一金属层30,拓深所述第一金属层30内的第二凹槽31,形成新的第二凹槽32,直至所述第二凹槽32的表面高度h4小于所述第一晶圆20的表面高度h3。
本实施例中,所述第二凹槽32内的第一金属层30的厚度根据实际情况设定。但所述第一晶圆20上的第一金属层30中第一金属的总体积(包括位于所述第一凹槽21内的第一金属层以及第一晶圆20表面的第一金属层的体积之和)大于所述第一晶圆20内的各个第一凹槽21总的容积。
所述第二凹槽32数量以及的开口宽度取决于所述第一凹槽21的开口宽度和数量,后续在所述第一晶圆20表面形成金属层,并在第一晶圆20表面放置第二晶圆后,进行第一晶圆和第二晶圆共晶键合的工艺中,加热第一晶圆20至特定温度,使第一晶圆和第二晶圆上的金属层熔化,同时在第一晶圆和第二晶圆之间施加挤压力的过程中,位于顶部的金属层先熔化,呈熔融态的金属在所述第一晶圆表面扩散,并流入所述第二凹槽32内,从而有效避免呈熔融态的金属层迅速流失。若所述第二凹槽的开口过小,不利于熔融态金属进入,若所述第二凹槽的开口过大,则可在所述第一晶圆20表面开设的第二凹槽32的数量过少,不利于熔融态金属的均匀分布;在加热同时,位于表层的第一金属逐渐被熔化,熔融态金属不断增多而第二凹槽32深度不断减小,若第二凹槽32开口过浅,不利于熔融态金属停留在所诉第二凹槽32内,过深则需要提高沉积的第一金属厚度。
本实施例中,第二凹槽32的开口宽度为10~30μm,所述第二凹槽32的深度h5为
在本实施例外的另一个实施例中,甚至可完全去除所述第一凹槽21内第一金属层30直至露出所述阻挡层22。
在共晶键合的加热过程中,位于上层的第一金属先熔化,然后向第一晶圆20的表面扩散,并流入所述第二凹槽32内;随着加热进程深入,被熔化的第一金属量不断增加,所述第二凹槽32不断变浅,所述第二凹槽32周边的第一金属完全熔化后,第二凹槽32消失。此时,熔融态的金属均匀地分布在所述第一晶圆20表面,且第一凹槽21内的第一金属开始熔化,第一凹槽21内的熔融态金属与所述第一晶圆20表面的熔融态金属之间的粘滞力,可进一步降低第一晶圆20表面的熔融态金属的流失速率。
在另一个实施例中,基于所述第一金属层30保型覆盖在所述第一金属层30的表面,与所述第一凹槽21对应位置处形成第二凹槽31,若所述第二凹槽31符合实际操作需要,(如,所述第一金属层30内的金属量足够、且第二凹槽31的深度满足要求,所述第二凹槽31内的金属层表面高度小于所述第一晶圆20表面高度等)则不必进行刻蚀所述第一金属层的工艺。
参考图9和图10所示为本发明的另一个实施例的结构示意图,其中图10为图9中C-C向剖面示意图。
在该实施例中,若所述第一金属层30的厚度足够,且在所述第一晶圆20内形成有多条所述第一凹槽21,可刻蚀去除部分所述第一晶圆20的表面的部分厚度的第一金属层30,保留第一凹槽21内的第一金属层33,使得所述第一凹槽21内的第一金属层33的表面高度大于,所述第一凹槽21外的所述第一晶圆20的表面的第一金属层30的表面高度。第一金属层33内,位于相邻第一凹槽21之间形成第三凹槽34。在封装过程中,所述第三凹槽34相当于上述实施例中的第二凹槽32。
更进一步地,所述第三凹槽34直接露出所述阻挡层22表面。
上述技术方案中,共晶键合过程的加热过程中,位于顶部的金属层先熔化,呈熔融态的金属在所述第一晶圆表面扩散,并流入所述第三凹槽34内,随着加热进程深入,被熔化的第一金属量不断增加,所述第三凹槽34不断变浅,当位于所述第一晶圆20表面的第一金属层33完全熔化,第三凹槽34消失后,熔融态的金属均匀地分布在所述第一晶圆20表面,且第三凹槽34内的第一金属开始熔化,第三凹槽34内的熔融态金属与所述第一晶圆20表面的熔融态金属之间的粘滞力,可进一步降低第一晶圆20表面的熔融态金属的流失速率。
除上述两个实施例外的其他实施例中,在所述第一金属层30的其余位置可开设上述第二凹槽,所述第二凹槽的开设位置并不限定本发明的保护范围。
本实施例中,在刻蚀所述第一晶圆20的表面形成所述第一凹槽21的过程中,相邻第一凹槽21间的距离为大于10μm,进一步可选地为10~30μm。
可选地,该实施例中,所述第三凹槽34的深度为
上述改变可根据第一晶圆20的结构,以及封装要求确定,其都在本发明的保护范围内。
接着参考图11所示,提供第二晶圆40,在所述第二晶圆40的表面形成第二金属层41。所述第二金属层41内的金属材料与所述第一金属层30的金属材料相匹配,两者为共晶金属。
本实施例中,所述第二金属层41的材料为锗,形成工艺可选为PVD。
结合参考图12所示,将所述第二晶圆40置于所述第一晶圆20上方,且使所述第一晶圆20上的第一金属层30和第二金属层41相贴合。之后,加热所述第一晶圆20和第二晶圆40至第一金属(Al)和第二金属(Ge)的共晶温度(430℃左右);同时,在所述第一晶圆20和第二晶圆40上下两端施加压力,使得所述第一金属和第二金属融合,在40第一晶圆20和第二晶圆40之间形成连接层50,以实现所述第一晶圆20和第二晶圆40共晶键合。
在共晶键合工艺中,在所述第一金属层30和第二金属层41加热至共晶温度后,所述第一金属层30和第二金属层41表层开始变为熔融态。在压力作用下,第一晶圆20和第二晶圆40之间呈熔融态的金属向两侧扩散。此时,基于在所述第一金属层30内的第二凹槽32(或第三凹槽34),呈熔融态的金属首先流入第二凹槽32(或第三凹槽34)中,避免被迅速地挤压出所述共晶键合的区域,造成两种共晶金属的迅速流失;而且位于所述第一凹槽21内的熔融态金属和位于所述第一晶圆20表面的熔融态的金属之间的粘滞力,可进一步缓解第一晶圆20和第二晶圆40之间呈熔融态金属的流失。此外,避免第一晶圆20和第二晶圆40之间呈熔融态的金属迅速流失的同时,提供了足够时间使得所述第一金属和第二金属充分融合,进而解决基于共晶金属流失而造成的第一晶圆20和第二晶圆40间融合的共晶金属内出现大量的空洞,和第一晶圆20和第二晶圆40平整度差等问题,提高共晶键合的效果,加强第一晶圆20和第二晶圆40间的结合力,以及密封效果,同时缓解共晶金属流至所述第一晶圆20其他区域而损伤晶圆上其他元器件,从而降低半导体器件的性能等缺陷。
在本实施例中,提高所述第一晶圆和第二晶圆的键合的密封效果,进而有效提高所述空腔60的密封效果。
虽然本发明披露如上,但本发明并非限定于此。任何本领域技术人员,在不脱离本发明的精神和范围内,均可作各种更动与修改,因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (8)
1.一种封装方法,其特征在于,包括:
提供第一晶圆和第二晶圆;
刻蚀所述第一晶圆,在所述第一晶圆内形成第一凹槽;
在所述第一晶圆表面形成第一金属层;
所述第一金属层的表面形成第二凹槽;
在所述第二晶圆内形成第二金属层;
将所述第一晶圆的第一金属层和第二晶圆的第二金属层键合;
其中,所述第一金属层填充满所述第一凹槽;
在所述第一金属层内形成第二凹槽的步骤包括:
刻蚀所述第一凹槽内的部分厚度的所述第一金属层,在所述第一凹槽内的第一金属层中形成第二凹槽,使所述第二凹槽内的第一金属层表面高度小于所述第一晶圆的表面高度。
2.如权利要求1所述的封装方法,其特征在于,在所述第一晶圆内,形成多条所述第一凹槽;
在所述第一金属层内形成第二凹槽的步骤包括:
去除所述第一晶圆表面部分厚度的所述第一金属层,使所述第一凹槽内的第一金属层的表面高度大于第一晶圆表面至少部分第一金属层的表面高度,在所述第一金属层内,在相邻两条第一凹槽之间形成所述第二凹槽。
3.如权利要求2所述的封装方法,其特征在于,刻蚀去除所述第一晶圆表面部分所述第一金属层,至露出部分所述第一晶圆表面。
4.如权利要求1所述的封装方法,其特征在于,在所述第一金属层表面,所述第二凹槽所占的面积比例为2/5至3/5。
5.如权利要求1所述的封装方法,其特征在于,所述第二凹槽的深度为
6.如权利要求1所述的封装方法,其特征在于,所述第一凹槽的开口宽度为10~30μm。
7.如权利要求1所述的封装方法,其特征在于,还包括:在形成所述第一金属层之前,在所述第一晶圆表面,以及所述第一凹槽的底部和侧壁形成阻挡层。
8.如权利要求1所述的封装方法,其特征在于,在所述第一晶圆内,形成多条所述第一凹槽。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201410085891.5A CN103839844B (zh) | 2014-03-10 | 2014-03-10 | 封装方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201410085891.5A CN103839844B (zh) | 2014-03-10 | 2014-03-10 | 封装方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN103839844A CN103839844A (zh) | 2014-06-04 |
CN103839844B true CN103839844B (zh) | 2016-09-14 |
Family
ID=50803224
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201410085891.5A Active CN103839844B (zh) | 2014-03-10 | 2014-03-10 | 封装方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN103839844B (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107658282A (zh) * | 2016-07-26 | 2018-02-02 | 中芯国际集成电路制造(北京)有限公司 | 一种键合结构及其制造方法 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104401929B (zh) * | 2014-11-20 | 2016-05-11 | 上海华虹宏力半导体制造有限公司 | 用于融合键合晶片的键合结构及锚点结构 |
CN104535084A (zh) * | 2014-12-30 | 2015-04-22 | 上海华虹宏力半导体制造有限公司 | 封装方法 |
CN107104060A (zh) * | 2016-02-22 | 2017-08-29 | 映瑞光电科技(上海)有限公司 | 用于图形化表面的金锡键合方法 |
CN110085528B (zh) * | 2019-05-31 | 2020-09-18 | 苏州福唐智能科技有限公司 | 一种晶圆键合的激光加工方法 |
CN112649076A (zh) * | 2020-12-21 | 2021-04-13 | 合肥京东方显示技术有限公司 | 一种标准流量元件及其制备方法、标准流量系统 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101197297A (zh) * | 2006-12-05 | 2008-06-11 | 中芯国际集成电路制造(上海)有限公司 | 晶片压焊键合方法及其结构 |
CN102130026A (zh) * | 2010-12-23 | 2011-07-20 | 中国科学院半导体研究所 | 基于金锡合金键合的圆片级低温封装方法 |
CN102593087A (zh) * | 2012-03-01 | 2012-07-18 | 江苏物联网研究发展中心 | 一种用于三维集成混合键合结构及其键合方法 |
CN103107128A (zh) * | 2013-01-14 | 2013-05-15 | 陆伟 | 一种三维芯片结构的金属键合的方法及键合结构 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
SE537499C2 (sv) * | 2009-04-30 | 2015-05-26 | Silex Microsystems Ab | Bondningsmaterialstruktur och process med bondningsmaterialstruktur |
-
2014
- 2014-03-10 CN CN201410085891.5A patent/CN103839844B/zh active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101197297A (zh) * | 2006-12-05 | 2008-06-11 | 中芯国际集成电路制造(上海)有限公司 | 晶片压焊键合方法及其结构 |
CN102130026A (zh) * | 2010-12-23 | 2011-07-20 | 中国科学院半导体研究所 | 基于金锡合金键合的圆片级低温封装方法 |
CN102593087A (zh) * | 2012-03-01 | 2012-07-18 | 江苏物联网研究发展中心 | 一种用于三维集成混合键合结构及其键合方法 |
CN103107128A (zh) * | 2013-01-14 | 2013-05-15 | 陆伟 | 一种三维芯片结构的金属键合的方法及键合结构 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107658282A (zh) * | 2016-07-26 | 2018-02-02 | 中芯国际集成电路制造(北京)有限公司 | 一种键合结构及其制造方法 |
Also Published As
Publication number | Publication date |
---|---|
CN103839844A (zh) | 2014-06-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN103839844B (zh) | 封装方法 | |
US20090309201A1 (en) | Lead frame, semiconductor device, method for manufacturing lead frame and method for manufacturing semiconductor device | |
US20100072555A1 (en) | Wafer bonding method and wafer stack formed thereby | |
US7425468B2 (en) | Method for making flip chip on leadframe package | |
JP5768975B2 (ja) | 接合部の構造及びその接合方法並びに電子部品 | |
JP2021158338A5 (zh) | ||
JP7197849B2 (ja) | 半導体デバイスにおけるリードフレーム | |
TWI564135B (zh) | 模造裝置及模造方法 | |
JP4502204B2 (ja) | 半導体装置 | |
CN113471159A (zh) | 一种金属凸块结构的制备方法 | |
TWI612266B (zh) | 均溫裝置之腔體之製造方法及其結構 | |
JP2021528845A (ja) | 埋め込みパッケージにおける応力緩衝層 | |
CN114420639B (zh) | 半导体结构及其制作方法 | |
JPH07321345A (ja) | マイクロメカニズム構造体を形成する方法 | |
CN104425525A (zh) | 半导体结构及其制造方法 | |
CN109585452B (zh) | 一种存储器及其制作方法 | |
TWI544588B (zh) | 半導體裝置封裝體及其形成方法 | |
US10811361B2 (en) | Seal ring bonding structures | |
US11152281B2 (en) | Method of manufacturing a cooling circuit on an integrated circuit chip using a sacrificial material | |
TWI578420B (zh) | 半導體結構及其製作方法 | |
TWI530449B (zh) | 複合微機電系統晶片及其製作方法 | |
US20040124546A1 (en) | Reliable integrated circuit and package | |
CN208738220U (zh) | 芯片内护城河结构 | |
CN106449449A (zh) | 一种晶圆键合结构的制造方法 | |
CN104900547A (zh) | 多元合金成分的微凸点制备工艺 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant |