CN103811457A - 多芯片sop封装结构 - Google Patents
多芯片sop封装结构 Download PDFInfo
- Publication number
- CN103811457A CN103811457A CN201410054186.9A CN201410054186A CN103811457A CN 103811457 A CN103811457 A CN 103811457A CN 201410054186 A CN201410054186 A CN 201410054186A CN 103811457 A CN103811457 A CN 103811457A
- Authority
- CN
- China
- Prior art keywords
- pin
- lead frame
- chip
- encapsulating structure
- sop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
- H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
本发明涉及一种多芯片SOP封装结构,它包括引线框架以及塑封于引线框架外的塑封体(11),引线框架上设置有七个引脚,七个引脚分别为位于引线框架左侧从上至下布置的第一引脚(1)、第二引脚(2)、第三引脚(3)、第四引脚(4)以及位于引线框架右侧从下至上布置的第五引脚(5)、第六引脚(6)、第七引脚(7),引线框架的中部设置有上下布置的第一基岛(9)以及第二基岛(10)。本发明多芯片SOP封装结构具有能够消除引脚之间电压干扰、提高产品散热效果、提高产品负载功率、提高产品使用寿命、降低产品生产成本的优点。
Description
技术领域
本发明涉及一种多芯片SOP封装结构,属于半导体封装领域。
背景技术
SOP(Small Out-Line Package小外形封装)是一种很常见的元器件形式。表面贴装型封装之一,引脚从封装两侧引出呈海鸥翼状(L 字形)。
目前市场上传统的多芯片SOP封装结构产品大家为了方便,基本都是采用SOP8(带有八个引脚的SOP封装结构)封装结构。
如图1所示为传统的多芯片SOP封装结构的俯视图,图2为图1的侧视图,传统的多芯片SOP封装结构包括多芯片集成电路引线框架,引线框架上贴合多芯片,然后进行键合,最后在外部进行塑封料塑封形成塑封体11,图3为传统多芯片SOP封装结构的引线框架结构示意图,引线框架上设置有八个引脚,分别为位于引线框架左侧从上至下布置的第一引脚1、第二引脚2、第三引脚3、第四引脚4以及位于引线框架右侧从下至上布置的第五引脚5、第六引脚6、第七引脚7、第八引脚8,引线框架的中部设置有上下等分布置的第一基岛9以及第二基岛10。
多芯片产品采用上述的SOP8封装结构存在一些先天的缺陷,如引脚之间的电压干扰(第六引脚6、第七引脚7、第八引脚8之间存在电压干扰)、产品的散热效果较差、产品负载功率较小,产品使用寿命较低、产品生产成本较高等。因此有很多客户对现有多芯片SOP8封装结构不满意。
因此寻求一种能够消除引脚之间电压干扰、提高产品散热效果、提高产品负载功率、提高产品使用寿命、降低产品生产成本的多芯片SOP封装结构尤为重要。
发明内容
本发明的目的在于克服上述不足,提供一种能够消除引脚之间电压干扰、提高产品散热效果、提高产品负载功率、提高产品使用寿命、降低产品生产成本的多芯片SOP封装结构。
本发明的目的是这样实现的:
一种多芯片SOP封装结构,它包括引线框架以及塑封于引线框架外的塑封体,引线框架上设置有七个引脚,七个引脚分别为位于引线框架左侧从上至下布置的第一引脚、第二引脚、第三引脚、第四引脚以及位于引线框架右侧从下至上布置的第五引脚、第六引脚、第七引脚,引线框架的中部设置有上下布置的第一基岛以及第二基岛,第一引脚、第二引脚、第三引脚以及第四引脚于引线框架左侧等分布置,第五引脚、第六引脚以及第七引脚布置于引线框架右侧,第五引脚、第六引脚以及第七引脚的横向位置分别与第四引脚、第三引脚以及第一引脚对应。
第一引脚的内端向上缩短0.3mm,第二引脚、第三引脚以及第四引脚的内端向上延伸0.3mm,第一基岛与第二基岛之间的间距为0.3mm。
与现有技术相比,本发明的有益效果是:
本发明多芯片SOP封装结构具有能够消除引脚之间电压干扰、提高产品散热效果、提高产品负载功率、提高产品使用寿命、降低产品生产成本的优点。
附图说明
图1为传统多芯片SOP封装结构的俯视图。
图2为图1的侧视图。
图3为传统多芯片SOP封装结构的引线框架结构示意图。
图4为本发明多芯片SOP封装结构的俯视图。
图5为本发明多芯片SOP封装结构的引线框架结构示意图。
图6为实施例1的SOP8封装结构装片键合配线图。
图7为实施例1的SOP7封装结构装片键合配线图。
图8为实施例2的SOP8封装结构装片键合配线图。
图9为实施例2的SOP7封装结构装片键合配线图。
图10为实施例3的SOP8封装结构装片键合配线图。
图11为实施例3的SOP7封装结构装片键合配线图。
其中:
第一引脚1
第二引脚2
第三引脚3
第四引脚4
第五引脚5
第六引脚6
第七引脚7
第八引脚8
第一基岛9
第二基岛10
塑封体11。
具体实施方式
参见图4和图5,本发明涉及的一种多芯片SOP封装结构,它包括引线框架以及塑封于引线框架外的塑封体11,引线框架上设置有七个引脚,分别为位于引线框架左侧从上至下布置的第一引脚1、第二引脚2、第三引脚3、第四引脚4以及位于引线框架右侧从下至上布置的第五引脚5、第六引脚6、第七引脚7,引线框架的中部设置有上下高度约为7:9布置的第一基岛9以及第二基岛10。第一基岛9以及第二基岛10上贴合多芯片,多芯片与引脚键合,引线框架外部进行塑封料塑封形成塑封体11,外引脚进行SOP形式弯折形成多芯片SOP封装结构。第一引脚1、第二引脚2、第三引脚3以及第四引脚4于引线框架左侧等分布置,第五引脚5、第六引脚6以及第七引脚7布置于引线框架右侧,第五引脚5、第六引脚6以及第七引脚7的横向位置分别与第四引脚4、第三引脚3以及第一引脚1对应,第一引脚1的内端向上缩短0.3mm,第二引脚2、第三引脚3以及第四引脚4的内端向上延伸0.3mm。由于本发明设置有七个引脚,我们可以称本发明多芯片SOP封装结构为SOP7封装结构。第一基岛9与第二基岛10之间的间距由传统的0.2mm增加至0.3mm。
实施例:
实施例1的SOP8封装结构以及SOP7封装结构装片键合配线图见图6以及图7。
实施例2的SOP8封装结构以及SOP7封装结构装片键合配线图见图8以及图9。
实施例3的SOP8封装结构以及SOP7封装结构装片键合配线图见图10以及图11。
由以上实施例可以看出本发明多芯片SOP封装结构具有以下几个优点:
1、封装后的产品,从外形上与传统SOP8差异不大,客户上机不需要对原来的电路板设计进行变动,可以直接使用,减少使用端重新设计电路板的浪费;
2、传统的多芯片SOP8外形封装,对多芯片产品的性能有一定的影响(两脚之间存在电压干扰),即使后期将不需要的外引脚切掉,由于切掉的管脚还是有部分裸露在外面,对产品的性能还是存在这种影响。新的SOP7封装结构直接从引线框架上根本的去除了原先的第七引脚,这样在塑封过程中塑封料从外面直接把里面的管脚全部包住,对外绝缘,直接从根本上根除了管脚间干扰,新的SOP7封装结构的第六引脚以及第七引脚不存在电压干扰,消除引脚之间电压干扰,从而提高产品的性能、质量和长期可靠性。
3、新的SOP7封装结构在引线框架结构上进行根本性改变,第一基岛9用于粘贴控制芯片,控制芯片功率小无散热要求,第二基岛10用于粘贴功率器件,功率器件功率大,散热要求高。新的SOP7封装结构的引线框架从根本上去除了原先的第七引脚,解决了引脚间的电压干扰,也节省了第七引脚的材料,降低产品生产成本;同时对基岛的大小也进行了调整,缩小了第一基岛9,增大了第二基岛10,从而增加SOP7封装结构的产品适用性(控制芯片面积小,功率小,功率芯片面积大,功率大、散热要求高),功率器件便于散热,从而提高产品散热效果,基岛的调整使SOP7封装结构能封装的产品品种和性能都大大提高,提高产品负载功率,功率提高了5-20W,提高产品散热效果,工作温度增加3-5度;对引线框架的内端(内引脚)也进行了调整,第一引脚1、第二引脚2、第三引脚3以及第四引脚4都向第一基岛9位置进行了延伸,这样可以减少控制芯片与第一引脚1、第二引脚2、第三引脚3以及第四引脚4之间的距离,从而缩短键合金丝的长度,节约金丝材料的消耗,再次降低产品生产成本,同时键合金丝的缩短,可以有效的减少塑封过程中的冲丝(塑封料对键合金丝的冲击),提高产品的可靠性,提高产品使用寿命。
Claims (2)
1.一种多芯片SOP封装结构,它包括引线框架以及塑封于引线框架外的塑封体(11),引线框架上设置有七个引脚,七个引脚分别为位于引线框架左侧从上至下布置的第一引脚(1)、第二引脚(2)、第三引脚(3)、第四引脚(4)以及位于引线框架右侧从下至上布置的第五引脚(5)、第六引脚(6)、第七引脚(7),引线框架的中部设置有上下布置的第一基岛(9)以及第二基岛(10),第一引脚(1)、第二引脚(2)、第三引脚(3)以及第四引脚(4)于引线框架左侧等分布置,第五引脚(5)、第六引脚(6)以及第七引脚(7)布置于引线框架右侧,第五引脚(5)、第六引脚(6)以及第七引脚(7)的横向位置分别与第四引脚(4)、第三引脚(3)以及第一引脚(1)对应。
2.根据权利要求1所述的一种多芯片SOP封装结构,其特征在于第一引脚(1)的内端向上缩短0.3mm,第二引脚(2)、第三引脚(3)以及第四引脚(4)的内端向上延伸0.3mm,第一基岛(9)与第二基岛(10)之间的间距为0.3mm。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201410054186.9A CN103811457A (zh) | 2014-02-18 | 2014-02-18 | 多芯片sop封装结构 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201410054186.9A CN103811457A (zh) | 2014-02-18 | 2014-02-18 | 多芯片sop封装结构 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN103811457A true CN103811457A (zh) | 2014-05-21 |
Family
ID=50708018
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201410054186.9A Pending CN103811457A (zh) | 2014-02-18 | 2014-02-18 | 多芯片sop封装结构 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN103811457A (zh) |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20090189264A1 (en) * | 2008-01-28 | 2009-07-30 | Renesas Technology Corp. | Semiconductor device and manufacturing method of the same |
CN201340853Y (zh) * | 2008-12-27 | 2009-11-04 | 无锡华润安盛科技有限公司 | 一种sop/msop/tssop的引线框结构 |
CN202558395U (zh) * | 2012-03-07 | 2012-11-28 | 山东野狼电器有限公司 | 卷簧收紧装置 |
CN202712172U (zh) * | 2012-07-25 | 2013-01-30 | 深圳市气派科技有限公司 | 一种多芯片双基岛的sop封装结构 |
US20130215585A1 (en) * | 2010-11-09 | 2013-08-22 | Mitsubishi Electric Corporation | Package |
CN103337489A (zh) * | 2013-07-12 | 2013-10-02 | 无锡红光微电子有限公司 | 一种sop-8l封装引线框架 |
CN203812869U (zh) * | 2014-02-18 | 2014-09-03 | 江阴苏阳电子股份有限公司 | 多芯片sop封装结构 |
-
2014
- 2014-02-18 CN CN201410054186.9A patent/CN103811457A/zh active Pending
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20090189264A1 (en) * | 2008-01-28 | 2009-07-30 | Renesas Technology Corp. | Semiconductor device and manufacturing method of the same |
CN201340853Y (zh) * | 2008-12-27 | 2009-11-04 | 无锡华润安盛科技有限公司 | 一种sop/msop/tssop的引线框结构 |
US20130215585A1 (en) * | 2010-11-09 | 2013-08-22 | Mitsubishi Electric Corporation | Package |
CN202558395U (zh) * | 2012-03-07 | 2012-11-28 | 山东野狼电器有限公司 | 卷簧收紧装置 |
CN202712172U (zh) * | 2012-07-25 | 2013-01-30 | 深圳市气派科技有限公司 | 一种多芯片双基岛的sop封装结构 |
CN103337489A (zh) * | 2013-07-12 | 2013-10-02 | 无锡红光微电子有限公司 | 一种sop-8l封装引线框架 |
CN203812869U (zh) * | 2014-02-18 | 2014-09-03 | 江阴苏阳电子股份有限公司 | 多芯片sop封装结构 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9595503B2 (en) | Dual lead frame semiconductor package and method of manufacture | |
CN103811456A (zh) | 多芯片dip封装结构 | |
CN103824834A (zh) | 一种具有改进型封装结构的半导体器件及其制造方法 | |
CN105118818B (zh) | 一种方形扁平无引脚封装结构的功率模块 | |
CN203812869U (zh) | 多芯片sop封装结构 | |
CN203812871U (zh) | 多芯片dip封装结构 | |
CN103811457A (zh) | 多芯片sop封装结构 | |
CN203733785U (zh) | 一种具有改进型封装结构的半导体器件 | |
CN202585395U (zh) | 一种dip双岛引线框结构 | |
CN204011390U (zh) | 一种倒装安装芯片的陶瓷封装外壳 | |
CN204067351U (zh) | 双芯片封装体 | |
CN206412343U (zh) | 一种固定顶针内绝缘封装结构 | |
CN203085519U (zh) | 一种芯片引线框架 | |
TWI462238B (zh) | 無外引腳封裝結構 | |
CN201829477U (zh) | 塑料双列直排封装塑封体、塑封体阵列及封装器件 | |
CN203800034U (zh) | 一种半导体器件封装引线框架 | |
CN202423267U (zh) | 一种引线框架 | |
CN102376666B (zh) | 一种球栅阵列封装结构及其制造方法 | |
US9337240B1 (en) | Integrated circuit package with a universal lead frame | |
CN203617273U (zh) | 便于定位安装的引线框架 | |
CN203339154U (zh) | 交错管脚的引线框架结构 | |
CN208819864U (zh) | 一种芯片封装单元、引线框架及封装结构 | |
CN202871779U (zh) | 防塌丝多芯片集成电路引线框架 | |
CN202816930U (zh) | 一种msop8封装的引线框架结构 | |
CN101436576A (zh) | 用于无引线封装的引线框 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
RJ01 | Rejection of invention patent application after publication |
Application publication date: 20140521 |
|
RJ01 | Rejection of invention patent application after publication |