CN201829477U - 塑料双列直排封装塑封体、塑封体阵列及封装器件 - Google Patents

Abstract

本实用新型提供一种塑料双列直排封装塑封体、塑封体阵列及封装器件，属于芯片封装技术领域。该实用新型提供的塑封体在本体上设置有匹配于引线框外露小岛处的外露小岛口，从而能够使大功率芯片的所对应的小岛能够外露，适合于大功率芯片的散热要求；同时小功率芯片所对应的小岛不外露塑封，适合于小功率芯片的小信号芯片的保护要求。该塑封体具有散热效果好、适合于两种功率的芯片同时塑封。

Description

塑料双列直排封装塑封体、塑封体阵列及封装器件 

技术领域

本实用新型属于芯片封装技术领域，具体涉及用于PDIP(PlasticDouble In-line Package，塑料双列直排封装)封装形式的塑封体，尤其涉及一种匹配于双岛结构、单岛外露结构的引线框的塑封体、塑封体阵列及封装器件。 

背景技术

近几十年来，芯片封装技术一直追随着IC(集成电路)的发展而发展，一代IC就有相应的一代封装技术相配合。封装形式通俗地所是指安装半导体集成电路芯片用的外壳，其不仅起着安装、固定、密封、保护芯片及增强电热性能等方面的作用，而且还通过芯片上的接点用导线连接到封装外壳的内引脚上，这些内引脚又通过印刷电路板上的导线与其他器件相连接。因此，封装形式一般包括用于安装、固定以及引线等作用的引线框，同时还包括用于保护芯片、密封等作用的、与引线框相匹配的封装体(Package Body)。 

封装形式的发展大致经历了以下发展过程： 

1)在结构方面，DIP(Double In-line Package，双列直排封装)-＞LCC(Leaded Chip Carrier，无铅芯片载体封装)-＞QFP(Quad FlatPackage，四侧引脚扁平封装)-＞SOP(Small Outline Package，小外形封装)-＞BGA(Ball Grid Array Package，球栅阵列封装)-＞CSP(Chip ScalePackage，芯片级封装)； 

2)在材料方面：金属、陶瓷-＞陶瓷、塑料-＞塑料； 

3)在内引脚形状：长引线直插-＞短引线或无引线贴装-＞球状凸点； 

4)在装配方式方面：通孔插装-＞表面组装-＞直接安装。 

其中，PDIP技术在封装领域中广泛适用，并且形成了一些行业标准，例如关于塑封体(Plastic Package Body)的JEDEC国际标准。图1所示为应用PDIP(Plastic Double In-line Package，塑料双列直排封装)技术的集成电路元器件形状示意图。如图1所示，该封装形式是全覆盖的 形式。在某些情况下，由于需要满足IC芯片功耗所导致散热的要求，通常采用外露小岛(Expose PAD，EP)的结构形式，引线框上的PAD外露可以通过安装散热片等方法实现芯片更好地散热，这种结构通常应用于功率器件芯片，例如，电源管理芯片。 

由于外露小岛一般需要通过打凹步骤来实现，打凹的深度决定了向外露的高度。但是，打凹越深的情况下，引线框也越容易在小岛的边沿破裂而导致成品率低，因此，现有技术的基于SOP和PDIP技术的打凹深度一般不超过0.7毫米，从而决定只能应用于较薄的封装体(如果封装体太厚，小岛高度不够而不能导致完成外露)。因此，外露小岛结构通常见于集成电路薄型封装的较多，例如，PDIP、TSSOP(薄的缩小型SOP)、MSOP(Micro-Small Outline Package，微小型封装)等薄型封装(TSSOP、MSOP均为SOP的派生形式)。并且现有技术的外露小岛结构通常为单芯片封装的单岛外露接口，其对应的引线框也基本是单岛外露的单岛结构形式。图2所示为现有技术的TSSOP的单岛结构EP引线框结构示意图。如图2所示，其中给出了引线框的一半的结构形式，110为EP，120为引线框的内引脚(图中一共10个)。为实现小岛，通过在110区域构图往下打凹一定深度，所需封装的芯片置于该外露小岛上。图3所示为图2所示引线框的C-C截面的小岛结构示意图，其中D为该引线框形成EP时的打凹深度。现有技术中，由于受封装体的限制，打凹深度不深，一般不超过0.7毫米，在该实施例中，D为0.45毫米，这样，工艺上实现容易。但是，由于打凹深度不深，在封装过程可能导致小岛外露不全，从而不适用于更大功率芯片的要求。 

然而，现有封装技术领域中，经常要求对两种不同功率两个芯片在同一引线框中进行封装。为满足大功率芯片散热的要求，对其中功率较大的芯片要求使用EP结构；同时，小功率芯片通常也是小信号芯片，其没有散热的要求。现有技术的PDIP封装技术的引线框中，均不适用于这两种芯片同时封装的要求；现有技术相应的PDIP封装形式塑封体中，也不适用于这两个芯片同时封装的要求。 

实用新型内容

本实用新型要解决的技术问题是，解决现有PDIP封装形式塑封体结构不适合于大功率芯片和小功率芯片同时封装的问题。 

为解决以上技术问题，本实用新型提供一种塑料双列直排封装塑封体，用于塑封引线框，所述引线框包括用于对应封装第一功率芯片的外露小岛和用于对应封装第二功率芯片的非外露小岛，所述第一功率芯片的功率大于所述第二功率芯片的功率，所述塑封体包括本体和外引脚，其特征在于，所述本体上设置有匹配于引线框外露小岛的外露小岛口。 

根据本实用新型所提供的塑封体，其中，所述外露小岛口的形状与所述外露小岛的形状相同，所述外露小岛口的面积与所述外露小岛的面积相等。 

根据本实用新型所提供的塑封体，其中，所述外引脚包括三个连接于第一功率芯片的第一外引脚和四个连接于第二功率芯片的第二外引脚。 

根据本实用新型所提供的塑封体，其中，所述塑封体的厚度匹配于引线框的外漏小岛的打凹深度。所述塑封体的厚度可以为2.3毫米左右。 

本实用新型同时提供一种塑料双列直排封装塑封体阵列，其包括多个按行和列排列的、以上所述及的塑封体。。 

本实用新型同时提供一种封装器件，其中，包括由权利要求1至5任一所述塑封体、所封装的大芯片芯片和小功率芯片、以及结构匹配于所述塑封体的引线框，所述第一功率芯片的功率大于所述第二功率芯片的功率，大功率芯片紧贴引线框的外露小岛，小功率芯片紧贴引线框的非外露小岛。 

本实用新型的技术效果是，塑料双列直排封装塑封体通过在本体上开口设置有匹配于引线框外露小岛处的外露小岛口，从而能够使大功率芯片的所对应的小岛能够外露，适合于大功率芯片的散热要求；同时小功率芯片所对应的小岛不外露塑封，适合于小功率芯片的小信号芯片的保护要求。该塑封体具有散热效果好、适合于两种功率的芯片同时塑封。 

附图说明

图1是应用PDIP封装技术的集成电路元器件形状示意图； 

图2是现有技术的TSSOP的单岛结构EP引线框结构示意图； 

图3是图2所示引线框的C-C截面的小岛结构示意图； 

图4是PDIP-EP引线框结构实施例示意图； 

图5是图4所示引线框的D-D截面的小岛结构示意图； 

图6是本实用新型提供的PDIP-EP塑封体结构实施例示意图； 

图7是图6所提供的PDIP-EP塑封体的后视图； 

图8是图6所提供的PDIP-EP塑封体的左视图。 

具体实施方式

现将参照附图更加完全地描述本发明，附图中示出了本发明的示例性实施例。但是，本发明可按照很多不同的形式实现，并且不应该被理解为限制于这些阐述的实施例。相反，提供这些实施例使得本公开变得彻底和完整，并将本发明的构思完全传递给本领域技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度。在附图中，相同的标号指代相同的元件或部件，因此将省略对它们的描述。 

以下实施例中，以PDIP封装形式的引线框结构作详细描述以具体说明本实用新型的思想。 

图4所示为的PDIP-EP引线框结构实施例示意图。该引线框用来封装两个芯片，其中一个为大功率芯片，其工作电压较高、发热大；另一个为相对小功率芯片，其工作电压相对较低、工作电流较大，发热小。同时，小功率芯片通常也是小信号芯片，其没有散热的要求。该实用新型中所述及的“大功率芯片”是指需要通过额外散热方式(例如增加散热片、散热器等)封装处理的芯片，本实用新型所述及的“小功率芯片”是指不需要通过额外散热方式封装处理的小信号芯片，“小功率芯片”是相对“大功率芯片”而言的。如图4所示，引线框200为双岛结构，其包括外露小岛210和非外露小岛220。通常情况下，外露小岛210的面积大于非外露小岛220的面积，外露小岛210的面积可以占到整个引线框面积的50％-80％，外露小岛210所占的面积越大，散热效果越好。其中，封装应用时，在PDIP形式中，大功率芯片置于外露小岛210的下方，小功率芯片置于非外露小岛220的下方。需要说明的是，本实用新型所述及的“外露”是“小岛”相对于封装体来说的。 

图5所示为图4所示引线框的D-D截面的小岛结构示意图。结合图4和图5所示，在该实施例中，该引线框的结构类型相对现有技术图1所示的单岛外露结构的打凹深度，对外露小岛210的打凹深度D1进行了加深，以使外露小岛210在塑封后能够与塑封体外表面基本持平，从 而便于散热片的安装。在该实施例中，打凹深度D1为1毫米左右，可以通过两次打凹达到这个深度。外露小岛210和非外露小岛220的位置排列可以根据封装形式以及封装本身的要求来设计。需要说明的是，打凹深度D1以能够使封装后外露小岛210能够与塑封体外表面基本持平为准，其具体尺寸不受本实用新型限制。 

继续如图5所示，外露小岛210的打凹深度D1大于非外露小岛220的打凹深度D2，外露小岛210和非外露小岛220不在同一平面上。但是，D1和D2的落差高度差不能够太大，其高度落差必须能够满足封装工艺中装片键合的要求。在该实施例中，D1比D2大0.2-0.5毫米，装片工序的装片键合工艺在此实施例下能够保证实现。需要说明的是，打凹深度D1和打凹深度D2的高度差以能够满足封装工艺中装片键合的要求为准，其具体的尺寸不受本实用新型限制。其中，大功率芯片20置于外露小岛210正下方，小功率芯片30置于非外露小岛220正下方。 

请参阅图4，引线框200还包括七个内引脚231、232、233、234、235、236、237，该内引脚用于封装后引出外引脚。在该实施例中，对传统的PDIP封装形式的8个内引脚进行改变设计。这是由于所封装的大功率芯片通常需要使用较大的工作电压(相对小功率芯片的工作电压)；大功率芯片所使用的内引脚231、237、236中，其中引脚231需要相对使用较高的工作电压；而小功率芯片所使用的内引脚232、233、234、235中，所输入的工作电压较低。如果内引脚231和内引脚232之间相隔太近，内引脚231所输入的高工作电压将对内引脚232的电压信号等产生信号串扰。因此，在该实施例中，大功率芯片只需要三个内引脚的情况下，将引线框200的一边只设计3个引脚，以增大高工作电压内引脚231和低工作电压内引脚232之间的距离，防止信号串扰的发生。这种串扰的情况对单一芯片封装的结构中，由于工作电压都是相同的，所以是基本不需要考虑的问题。在该实施例中，232、233、234、235、236、237内引脚的位置和大小设计复合PDIP8的标准要求。需要另外说明的是，大功率芯片所对应外露小岛的高工作电压内引脚与小功率芯片所对应非外露小岛的低工作电压内引脚之间距离设置以不产生串扰为准，其具体距离大小不受本实用新型限制。 

请参阅图4，外露小岛210上设置有支撑脚241、242、243。由于外露小岛210的外露特性，在封装工作过程中，外露小岛210上表面会 受到外力的作用而使外露小岛210在水平面上产生倾斜；对于非外露小岛220，由于其在塑封体的保护作用下，在封装过程中不会受到外力作用。因此，对外露小岛210增加有支撑作用的支撑脚、以避免其在水平方向产生倾斜；对非外露小岛220则不需要增加支撑脚。在该实施例中，支撑脚243设置在所减少的内引脚处。具体支撑脚的数量、设置的位置不受本实用新型限制。 

图4所示实例的引线框可实现对大功率芯片以外露的形式封装，同时也可以对另一小功率芯片以非外露的形式封装。因此即能够满足大功率芯片的散热要求，也能够满足小功率芯片的小信号保护要求。 

需要指出的是，以上只是以PDIP封装形式的具体引线框结构作具体说明，对于SOP封装形式的具体引线框结构，其相对于PDIP封装形式的引线框的主要差异在于小岛打凹的方向差异(如图3所示)。因此，本领域技术人员可以将图4和图5所示的发明思想同样也适用于SOP所派生出的SOJ(J型引脚小外形封装)、TSOP(薄小外形封装)、VSOP(甚小外形封装)、SSOP(缩小型SOP)、TSSOP(薄的缩小型SOP)及SOT(小外形晶体管)、SOIC(小外形集成电路)等封装形式的引线框。 

本实用新型提供对应于图4所示引线框的塑封体。塑封体和引线框结合应用，可以实现PDIP封装形式。 

图6所示为本实用新型提供的PDIP-EP塑封体结构实施例示意图。在该实施例中，该塑封体通过对8引脚结构改进设计形成。通过在塑封体300的本体320上匹配于引线框外露小岛处开口形成外露小岛口310。外露小岛口310的面积大于或者等于外露小岛的面积，较佳地，外露小岛口310的形状与引线框的外露小岛的形状相同，其面积也大约相等。大功率芯片置于外露小岛口310的正下方，从而可以在外露小岛上安装散热片等。小功率芯片所对应的非外露小岛受塑封体所包封。塑封体300还包括连接在本体320上的外引脚311、312、313、314、315、316、317。所有外引脚设置于本体320四周。外引脚311、316、317对应连接于大功率芯片，用于向大功率芯片输入信号；外引脚312、313、314、315对应连接于小功率芯片，用于向小功率芯片输入信号。在该实施例中，同样对原来8个外引脚的结构进行了改进设计，由于在对应引线框中， 为使外露小岛的高工作电压内引脚与小功率芯片所对应非外露小岛的低工作电压内引脚之间不产生串扰，通过去掉外露小岛的高工作电压内引脚与小功率芯片所对应非外露小岛的低工作电压内引脚之间的一个内引脚，如图4所示，引线框中包括7个内引脚。同样，塑封体300为同样为实现避免高功率芯片所连接的高工作电压外引脚和低功率芯片所连接的低工作电压外引脚之间的串扰问题，对应在外引脚311和外引脚312之间去掉其中一个外引脚，外引脚311和外引脚312之间距离得以增大，从而避免串扰的问题。 

图7所示为图6所提供的PDIP-EP塑封体的后视图，图8所示为图6所提供的PDIP-EP塑封体的左视图。如以上所述及，引线框的打凹深度和塑封体的厚底是必须匹配的，当外露小岛的打凹深度加深至能够使封装后外露小岛达到或者稍微凸出于塑封体外表面的深度的情况下，相对能更好地实现散热。因此，在该实施例塑封体的设计中，塑封体的厚度H匹配于引线框的外漏小岛的打凹深度D1，以使塑封体和引线框匹配封装后外露小岛与塑封体外表面基本持平。相对于塑封形式国际JEDEC标准所规定的塑封体厚度尺寸，对塑封体的厚度尺寸H进行减小，例如，标准的PDIP8的塑封体的厚度为3.5毫米左右，图6所示的PDIP塑封体的厚度为2.3毫米左右，该塑封体能够对应塑封打凹深度为1毫米左右的引线框。通过减小塑封体的厚度H，可以相应减小对引线框的打凹深度的要求，从而可以使图4所示的引线框的深度得以降低，降低引线框的加工难度，降低其制作成本，提供成品率。 

本实用新型同时提供由多个图6所示塑封体组成的塑封体阵列。在实际封装过程中，是多个芯片同时封装形成。因此，可以将图6所示的塑封体按多行多列排列的形式形成塑封体阵列。 

本实用新型进一步提供一种封装器件，该封装器件是由以上所述及的塑封体、引线框、大功率芯片、小功率芯片匹配封装后形成的器件。该引线框与封装体的结构相匹配，大功率芯片紧贴引线框的外露小岛，小功率芯片紧贴引线框的非外露小岛，所述引线框和所述封装体组合用来封装所述第一芯片和第二芯片。 

在不偏离本实用新型的精神和范围的情况下还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本实用新型不限于在说明书中所述的具体实施例。 

Claims (7)

1.一种塑料双列直排封装塑封体，用于塑封引线框，所述引线框包括用于对应封装第一功率芯片的外露小岛和用于对应封装第二功率芯片的非外露小岛，所述第一功率芯片的功率大于所述第二功率芯片的功率，所述塑封体包括本体和外引脚，其特征在于，所述本体上设置有匹配于引线框外露小岛的外露小岛口。

2.如权利要求1所述的塑料双列直排封装塑封体，其特征在于，所述外露小岛口的形状与所述外露小岛的形状相同，所述外露小岛口的面积与所述外露小岛的面积相等。

3.如权利要求1所述的塑料双列直排封装塑封体，其特征在于，所述外引脚包括三个连接于第一功率芯片的第一外引脚和四个连接于第二功率芯片的第二外引脚。

4.如权利要求1所述的塑料双列直排封装塑封体，其特征在于，所述塑封体的厚度匹配于引线框的外漏小岛的打凹深度。

5.如权利要求4所述的塑料双列直排封装塑封体，其特征在于，所述塑封体的厚度为2.3毫米左右。

6.一种塑料双列直排封装塑封体阵列，其特征在于，包括多个按行和列排列的、权利要求1至5任一所述的塑封体。

7.一种封装器件，其特征在于，包括由权利要求1至5任一所述塑封体、所封装的第一功率芯片和第二功率芯片、以及结构匹配于所述塑封体的引线框，所述第一功率芯片的功率大于所述第二功率芯片的功率，大功率芯片紧贴引线框的外露小岛，小功率芯片紧贴引线框的非外露小岛。

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