CN103805950A - 用于溅镀工艺的夹具与溅镀半导体封装件的方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 77
- 238000000034 method Methods 0.000 title claims abstract description 74
- 230000008569 process Effects 0.000 title claims abstract description 42
- 238000004544 sputter deposition Methods 0.000 title claims abstract description 41
- 239000000853 adhesive Substances 0.000 claims description 27
- 230000001070 adhesive effect Effects 0.000 claims description 27
- 238000000576 coating method Methods 0.000 claims description 27
- 239000011248 coating agent Substances 0.000 claims description 26
- 238000007747 plating Methods 0.000 abstract description 8
- 238000004806 packaging method and process Methods 0.000 abstract description 3
- 239000012790 adhesive layer Substances 0.000 abstract 3
- 230000005611 electricity Effects 0.000 description 6
- 239000002184 metal Substances 0.000 description 5
- 239000002002 slurry Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 230000007812 deficiency Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- 230000036299 sexual function Effects 0.000 description 2
- 229920002472 Starch Polymers 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000000084 colloidal system Substances 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
- 235000019698 starch Nutrition 0.000 description 1
- 239000008107 starch Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- Physical Vapour Deposition (AREA)
Abstract
一种用于溅镀工艺的夹具与溅镀半导体封装件的方法，该夹具包括：承载板，其具有凹槽；粘着层，其形成于该凹槽的底面上，并定义有一对象设置区于该粘着层的顶面；以及治具板，其结合于该粘着层上，并嵌入于该承载板的凹槽，且具有对应外露该对象设置区的第一开口，该治具板的第一开口的截面呈底窄顶宽的锥形，而该对象设置区的边缘与该第一开口的底端间并间隔有一预定距离。借由本发明可防止溢镀至半导体封装件的底部，进而增进半导体封装件的良率。
Description
技术领域
本发明涉及一种治具结构及半导体封装件的制法，尤指一种用于溅镀工艺的夹具与溅镀半导体封装件的方法。
背景技术
一般半导体封装件的制作通过将半导体芯片电性连接于一例如导线架或者封装基板的承载件上，再于该承载件上借由封装胶体包覆该半导体芯片，以避免该半导体芯片与外界大气接触，进而避免受到水气或污染物的侵害。不过，于半导体封装件于运作时，多少会遭受到外界的电磁干扰（Electromagnetic interference，EMI），进而导致该半导体封装件的电性运作功能不正常，因此影响整体该半导体封装件的电性效能。有鉴于前述电磁干扰的问题，传统上于半导体封装件的顶表面与侧表面溅镀上金属。
请参阅图1，其为现有溅镀半导体封装件的方法的示意图。
如图1所示，其于电浆处理室15中提供一具有静电夹盘101的承载板10，而该静电夹盘101借由静电挟持力将半导体封装件11固定于该承载板10上，并于该半导体封装件11上方设有电极13，而该半导体封装件11与该电极13间形成有电浆区域14，该电浆区域14内的气体被射频（RF）激发后产生溅镀用电浆，并溅镀该半导体封装件11，然而，前述的溅镀方法容易溢镀至该半导体封装件11的底面112，导致不良品的产生。
还请参阅图2，其为另一种现有溅镀半导体封装件的方式的示意图。
如图2所示，提供一表面具有多个凹槽200的承载板20，且该凹槽200的侧壁201与底面202呈90度直角，并于各该凹槽200中设有一半导体封装件21，而各该凹槽200的深度高于该半导体封装件21的顶面211，并于溅镀过程中左右往返移动该承载板20，不过，此溅镀方法仅少数溅镀金属进入该半导体封装件21与该凹槽的侧壁201间，使得该半导体封装件21的侧表面212上的金属层厚度不足。
因此，如何克服现有技术的种种问题，实为一重要课题。
发明内容
为解决上述现有技术的种种问题，本发明的主要目的在于揭露一种用于溅镀工艺的夹具与溅镀半导体封装件的方法，其可防止溢镀至半导体封装件的底部，进而增进半导体封装件的良率。
本发明的用于溅镀工艺的夹具包括：承载板，其具有凹槽；粘着层，其形成于该凹槽的底面上，且该粘着层的顶面定义有一对象设置区；以及治具板，其结合于该粘着层上，并嵌入于该承载板的凹槽，且具有对应外露该对象设置区的第一开口，该治具板的第一开口的截面呈底窄顶宽的锥形，该对象设置区的边缘与该第一开口的底端间并间隔有一预定距离。
此外，本发明提供另一种用于溅镀工艺的夹具，其包括：承载板，其具有第一凹槽，该第一凹槽的底面定义有一对象设置区，于该第一凹槽的对象设置区内具有第二凹槽，于该第二凹槽内并形成有贯穿孔；以及治具板，其设于该第一凹槽的底面上，并嵌入于该承载板的第一凹槽，且具有对应外露该对象设置区的第一开口，该治具板的第一开口的截面呈底窄顶宽的锥形，该对象设置区的边缘与该第一开口的底端间并间隔有一预定距离。
本发明提供一种溅镀半导体封装件的方法，其包括：提供具有贯穿的第一开口的治具板，该治具板的第一开口的截面呈底窄顶宽的锥形；于该治具板的底面上贴附粘着层，且该粘着层封盖该第一开口；于该第一开口中的粘着层上设置半导体封装件，该半导体封装件的边缘与该第一开口的底端间并间隔有一预定距离；将该治具板嵌入于一承载板的凹槽中，使该粘着层接置于该凹槽的底面上；进行溅镀工艺；以及移除该承载板、粘着层与治具板。
本发明又提供一种溅镀半导体封装件的方法，其包括：提供一用于溅镀工艺的夹具，其包括：承载板，其具有第一凹槽，该第一凹槽的底面定义有一对象设置区，于该第一凹槽的对象设置区内具有第二凹槽，且该第二凹槽内具有贯穿孔；以及治具板，其设于该第一凹槽的底面上，并嵌入于该承载板的第一凹槽，且具有对应外露该对象设置区的第一开口，该治具板的第一开口的截面并呈底窄顶宽的锥形；于该第一凹槽的对象设置区上设置半导体封装件，该半导体封装件的底面上设有多个导电组件，该导电组件的高度小于该第二凹槽的深度，该半导体封装件的边缘与该第一开口的底端间并间隔有一预定距离；进行溅镀工艺；以及移除该承载板与治具板。
依上所述，本发明的用于溅镀工艺的夹具与溅镀半导体封装件的方法能改善半导体封装件等物品的侧边的溅镀金属层厚度不足所导致后续的问题，例如电磁干扰对于内部电性功能的影响，此外，本发明的夹具可避免溅镀至半导体封装件的底部。
附图说明
图1为显示现有溅镀半导体封装件的方法的示意图。
图2为显示另一种现有溅镀半导体封装件的方式的示意图。
图3A至图3E为本发明的溅镀半导体封装件的方法及用于溅镀工艺的夹具的第一实施例的剖面示意图。
图4为本发明的溅镀半导体封装件的方法及用于溅镀工艺的夹具的第二实施例的剖面示意图。
图5为本发明的溅镀半导体封装件的方法及用于溅镀工艺的夹具的第三实施例的剖面示意图。
图6A至图6C为本发明的溅镀半导体封装件的方法及用于溅镀工艺的夹具的第四实施例的剖面示意图。
主要组件符号说明
10、20、33、40 承载板
101 静电夹盘
211、322、352、361、423 顶面
200、331 凹槽
201 侧壁
212、321、422 侧表面
13 电极
14 电浆区域
15 电浆处理室
112、202、300、3311、4011、410、421 底面
11、21、32、36、42 半导体封装件
34、44 金属层
30、35、41 治具板
30a、41a 第一阶梯层
30b、41b 第二阶梯层
301、411 第一开口
302、412 第二开口
303、413 第三开口
304 底端
31 粘着层
401 第一凹槽
402 第二凹槽
4021 贯穿孔
43 导电组件
θ 角度
D 预定距离
R 对象设置区。
具体实施方式
以下借由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点及功效。
须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如「上」、「侧」、「顶」、「底」及「一」等用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
第一实施例
如图3A至图3E所示者，为本发明的溅镀半导体封装件的方法及用于溅镀工艺的夹具的第一实施例的剖面示意图。
如图3A所示，提供一治具板30，其具有贯穿该治具板30的第一开口301，而该治具板30的第一开口301的截面呈底窄顶宽的锥形，且该第一开口301的锥形斜面与该治具板30的底面所夹的角度θ的范围较佳介于10°与90°之间，而该治具板30还包括第一阶梯层30a与第二阶梯层30b，该第一阶梯层30a设于该治具板30顶面上，且具有对应外露该第一开口301的第二开口302，此外，该第二阶梯层30b设于该第一阶梯层30a的顶面上，且具有对应外露该第二开口302的第三开口303，接着，于该治具板30的底面300上贴附粘着层31，且该粘着层31封盖该第一开口301，该粘着层31的顶面定义有一对象设置区R。
如图3B所示，于该治具板30的第一开口301中的粘着层31的对象设置区R上设置半导体封装件32，且该半导体封装件32的边缘与该第一开口301的底端304间并间隔有一预定距离D，而该预定距离D的范围较佳介于0.2公厘与3公厘之间。
接着，如图3C至图3D所示，将该治具板30嵌入于一承载板33的凹槽331中，使该粘着层31接置于该凹槽331的底面3311上。
最后，图3E所示，进行溅镀工艺，且该承载板33可于溅镀过程中水平方向往返移动，以于该半导体封装件32的侧表面321与顶面322上形成金属层34。最后，移除该承载板33、粘着层31与治具板30（未图标此情况）。
第二实施例
图4为本发明的溅镀半导体封装件的方法及用于溅镀工艺的夹具的第二实施例的剖面示意图。
本实施例大致相同于第一实施例，其主要不同之处在于本实施例的治具板35不具有该第一阶梯层30a与第二阶梯层30b，且该半导体封装件32的顶面322与该治具板35的顶面352齐平。
第三实施例
图5为本发明的溅镀半导体封装件的方法及用于溅镀工艺的夹具的第三实施例的剖面示意图。
本实施例大致相同于第二实施例，其主要不同之处在于本实施例的半导体封装件36的顶面361高于该治具板35的顶面352。
第四实施例
如图6A至图6C所示者，其为本发明的溅镀半导体封装件的方法及用于溅镀工艺的夹具的第四实施例的剖面示意图。
如图6A所示，提供一用于溅镀工艺的夹具，而该夹具包括承载板40与治具板41，该承载板40具有第一凹槽401，该第一凹槽401的底面4011定义有一对象设置区R，于该第一凹槽401的对象设置区R内具有第二凹槽402，且该第二凹槽402内具有贯穿孔4021，该治具板41设于该第一凹槽401的底面4011上，并嵌入于该承载板40的第一凹槽401，且具有对应外露该对象设置区R的第一开口411，该治具板41的第一开口411的截面并呈底窄顶宽的锥形，且该第一开口411的锥形斜面与该治具板41的底面410所夹的角度θ的范围较佳介于10°与90°之间，而该治具板41还包括第一阶梯层41a与第二阶梯层41b，该第一阶梯层41a设于该治具板41的顶面上，且具有对应外露该第一开口411的第二开口412，该第二阶梯层41b设于该第一阶梯层41a的顶面上，且具有对应外露该第二开口412的第三开口413。
接着，图6B所示，于该第一凹槽401的对象设置区R上设置半导体封装件42，且于该半导体封装件42的底面421设有多个导电组件43，该导电组件43的高度小于该第二凹槽402的深度，该半导体封装件42（或该对象设置区R）的边缘与该第一开口411的底端间并间隔有一预定距离D，而该预定距离D的范围介于0.01公厘与0.05公厘之间。
最后，图6C所示，进行溅镀工艺，且该承载板40可于溅镀过程中水平方向往返移动，以于该半导体封装件42的侧表面422与顶面423上形成金属层44。最后，移除该承载板40与该治具板41（未图标此情况）。
要补充说明的是，该第二凹槽402主要是用来避免该导电组件43受到伤害，该贯穿孔4021主要是用来将溅镀气体排出。
本发明还提供一种用于溅镀工艺的夹具，包括：承载板33、粘着层31与治具板30，该承载板33具有凹槽331，于该凹槽331的底面3311上形成有该粘着层31，并定义有一对象设置区R于该粘着层31的顶面。
于上述的用于溅镀工艺的夹具中，该粘着层31上结合有该治具板30，而该治具板30嵌入于该承载板33的凹槽331，且具有对应外露该对象设置区R的第一开口301，此外，该治具板30的第一开口301的截面呈底窄顶宽的锥形，该第一开口301的锥形斜面与该治具板30的底面300所夹的角度θ的范围介于10°与90°之间，而该对象设置区R的边缘与该第一开口301的底端304间并间隔有一预定距离D，且该预定距离D的范围介于0.2公厘与3公厘之间。
更详而言之，该治具板30还包括设于其顶面上的第一阶梯层30a，其具有对应外露该第一开口301的第二开口302，另外，于该第一阶梯层30a的顶面上的第二阶梯层30b，其更具有对应外露该第二开口302的第三开口303。
本发明还提供另一种用于溅镀工艺的夹具，包括：承载板40与治具板41，而该承载板40具有第一凹槽401，该第一凹槽401的底面定义有一对象设置区R，于该第一凹槽401的对象设置区R内具有第二凹槽402，且该第二凹槽402内并形成有贯穿孔4021。
该治具板41设于该第一凹槽401的底面上，并嵌入于该承载板40的第一凹槽401，且具有对应外露该对象设置区R的第一开口411，该治具板41的第一开口411的截面呈底窄顶宽的锥形，而该第一开口411的锥形斜面与该治具板41的底面410所夹的角度θ的范围介于10°与90°之间，而该对象设置区R的边缘与该第一开口411的底端间并间隔有一预定距离D，且该预定距离D的范围介于0.01公厘与0.05公厘之间。
此外，该治具板41还包括设于其顶面上的第一阶梯层41a，其具有对应外露该第一开口411的第二开口412，另外，该治具板41还包括设于该第一阶梯层41a的顶面上的第二阶梯层41b，其更具有对应外露该第二开口412的第三开口413。
综上所述，本发明的用于溅镀工艺的夹具与溅镀半导体封装件的方法能改善半导体封装件等物品的侧边的溅镀金属层厚度不足所导致后续的问题，例如电磁干扰（EMI）对于内部电性功能的影响，此外，本发明的夹具可避免溅镀至半导体封装件的底部。
上述该些实施例仅例示性说明本发明的功效，而非用于限制本发明，任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述该些实施例进行修饰与改变。此外，在上述该些实施例中的组件的数量仅为例示性说明，也非用于限制本发明。因此本发明的权利保护范围，应如权利要求书所列。
Claims (20)
1.一种用于溅镀工艺的夹具，其包括：
承载板，其具有凹槽；
粘着层，其形成于该凹槽的底面上，且该粘着层的顶面定义有一对象设置区；以及
治具板，其结合于该粘着层上，并嵌入于该承载板的凹槽，且具有对应外露该对象设置区的第一开口，该治具板的第一开口的截面呈底窄顶宽的锥形，该对象设置区的边缘与该第一开口的底端间并间隔有一预定距离。
2.根据权利要求1所述的用于溅镀工艺的夹具，其特征在于，该治具板还包括设于其顶面上的第一阶梯层，其具有对应外露该第一开口的第二开口。
3.根据权利要求2所述的用于溅镀工艺的夹具，其特征在于，该治具板还包括设于该第一阶梯层的顶面上的第二阶梯层，其具有对应外露该第二开口的第三开口。
4.根据权利要求1所述的用于溅镀工艺的夹具，其特征在于，该预定距离的范围介于0.2公厘与3公厘之间。
5.根据权利要求1所述的用于溅镀工艺的夹具，其特征在于，该第一开口的锥形斜面与该治具板的底面所夹的角度的范围介于10°与90°之间。
6.一种用于溅镀工艺的夹具，其包括：
承载板，其具有第一凹槽，该第一凹槽的底面定义有一对象设置区，于该第一凹槽的对象设置区内具有第二凹槽，于该第二凹槽内并形成有贯穿孔；以及
治具板，其设于该第一凹槽的底面上，并嵌入于该承载板的第一凹槽，且具有对应外露该对象设置区的第一开口，该治具板的第一开口的截面呈底窄顶宽的锥形，该对象设置区的边缘与该第一开口的底端间并间隔有一预定距离。
7.根据权利要求6所述的用于溅镀工艺的夹具，其特征在于，该治具板还包括设于其顶面上的第一阶梯层，其具有对应外露该第一开口的第二开口。
8.根据权利要求7所述的用于溅镀工艺的夹具，其特征在于，该治具板还包括设于该第一阶梯层的顶面上的第二阶梯层，其具有对应外露该第二开口的第三开口。
9.根据权利要求6所述的用于溅镀工艺的夹具，其特征在于，该预定距离的范围介于0.01公厘与0.05公厘之间。
10.根据权利要求6所述的用于溅镀工艺的夹具，其特征在于，该第一开口的锥形斜面与该治具板的底面所夹的角度的范围介于10°与90°之间。
11.一种溅镀半导体封装件的方法，其包括：
提供具有贯穿的第一开口的治具板，该治具板的第一开口的截面呈底窄顶宽的锥形；
于该治具板的底面上贴附粘着层，且该粘着层封盖该第一开口；
于该第一开口中的粘着层上设置半导体封装件，该半导体封装件的边缘与该第一开口的底端间并间隔有一预定距离；
将该治具板嵌入于一承载板的凹槽中，使该粘着层接置于该凹槽的底面上；
进行溅镀工艺；以及
移除该承载板、粘着层与治具板。
12.根据权利要求11所述的溅镀半导体封装件的方法，其特征在于，该治具板还包括设于其顶面上的第一阶梯层，其具有对应外露该第一开口的第二开口。
13.根据权利要求12所述的溅镀半导体封装件的方法，其特征在于，该治具板还包括设于该第一阶梯层的顶面上的第二阶梯层，其具有对应外露该第二开口的第三开口。
14.根据权利要求11所述的溅镀半导体封装件的方法，其特征在于，该预定距离的范围介于0.2公厘与3公厘之间。
15.根据权利要求11所述的溅镀半导体封装件的方法，其特征在于，该第一开口的锥形斜面与该治具板的底面所夹的角度的范围介于10°与90°之间。
16.一种溅镀半导体封装件的方法，其包括：
提供一用于溅镀工艺的夹具，其包括：
承载板，其具有第一凹槽，该第一凹槽的底面定义有一对象设置区，于该第一凹槽的对象设置区内具有第二凹槽，且该第二凹槽内具有贯穿孔；以及
治具板，其设于该第一凹槽的底面上，并嵌入于该承载板的第一凹槽，且具有对应外露该对象设置区的第一开口，该治具板的第一开口的截面并呈底窄顶宽的锥形；
于该第一凹槽的对象设置区上设置半导体封装件，该半导体封装件的底面上设有多个导电组件，该导电组件的高度小于该第二凹槽的深度，该半导体封装件的边缘与该第一开口的底端间并间隔有一预定距离；
进行溅镀工艺；以及
移除该承载板与治具板。
17.根据权利要求16所述的溅镀半导体封装件的方法，其特征在于，该治具板还包括设于其顶面上的第一阶梯层，其具有对应外露该第一开口的第二开口。
18.根据权利要求17所述的溅镀半导体封装件的方法，其特征在于，该治具板还包括设于该第一阶梯层的顶面上的第二阶梯层，其具有对应外露该第二开口的第三开口。
19.根据权利要求16所述的溅镀半导体封装件的方法，其特征在于，该预定距离的范围介于0.01公厘与0.05公厘之间。
20.根据权利要求16所述的溅镀半导体封装件的方法，其特征在于，该第一开口的锥形斜面与该治具板的底面所夹的角度的范围介于10°与90°之间。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW101140675A TWI542722B (zh) | 2012-11-02 | 2012-11-02 | 用於濺鍍製程之夾具與濺鍍半導體封裝件之方法 |
| TW101140675 | 2012-11-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103805950A true CN103805950A (zh) | 2014-05-21 |
| CN103805950B CN103805950B (zh) | 2017-03-01 |
Family
ID=50703322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210457895.2A Active CN103805950B (zh) | 2012-11-02 | 2012-11-14 | 用于溅镀工艺的夹具与溅镀半导体封装件的方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN103805950B (zh) |
| TW (1) | TWI542722B (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107326332A (zh) * | 2016-04-28 | 2017-11-07 | 友威科技股份有限公司 | 镀膜设备的自动取放机构 |
| CN109055912A (zh) * | 2018-08-21 | 2018-12-21 | 环旭电子股份有限公司 | 一种溅镀载具及溅镀方法 |
| CN109457231A (zh) * | 2018-11-26 | 2019-03-12 | 武汉华星光电半导体显示技术有限公司 | 蒸镀载板及利用该蒸镀载板对基板进行蒸镀的方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI575639B (zh) * | 2016-04-15 | 2017-03-21 | Automatic screening mechanism for coating equipment |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10163305A (ja) * | 1996-11-29 | 1998-06-19 | Nippon Steel Corp | 成膜処理装置 |
| JP2002141389A (ja) * | 2000-10-31 | 2002-05-17 | Matsushita Electric Ind Co Ltd | 基板搬送用ブレードおよび半導体基板製造装置 |
| US20040105670A1 (en) * | 2002-11-28 | 2004-06-03 | Dainippon Screen Mfg. Co., Ltd. | Photoirradiation thermal processing apparatus and thermal processing susceptor employed therefor |
| JP2006299298A (ja) * | 2005-04-15 | 2006-11-02 | Seiko Epson Corp | 薄膜加工用マスク、及びその製造方法、並びに圧電振動片の製造方法 |
| KR20090103403A (ko) * | 2008-03-28 | 2009-10-01 | 주식회사 아토 | 경사진 오목한 표면을 갖는 척 히터 |
| CN101812669A (zh) * | 2010-05-10 | 2010-08-25 | 赫得纳米科技(昆山)有限公司 | 产品定位溅镀治具 |
| CN201593076U (zh) * | 2009-11-30 | 2010-09-29 | 中科晶电信息材料（北京）有限公司 | 晶片架 |
| CN202148350U (zh) * | 2011-07-12 | 2012-02-22 | 郴州市帝京化学科技有限公司 | 自动喷涂线夹具 |
| CN202401125U (zh) * | 2012-03-01 | 2012-08-29 | 祥达光学（厦门）有限公司 | 溅镀防绕射托盘 |
| CN102703883A (zh) * | 2012-05-25 | 2012-10-03 | 奥特斯维能源（太仓）有限公司 | 一种板式pecvd镀膜载板 |
-
2012
- 2012-11-02 TW TW101140675A patent/TWI542722B/zh active
- 2012-11-14 CN CN201210457895.2A patent/CN103805950B/zh active Active
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10163305A (ja) * | 1996-11-29 | 1998-06-19 | Nippon Steel Corp | 成膜処理装置 |
| JP2002141389A (ja) * | 2000-10-31 | 2002-05-17 | Matsushita Electric Ind Co Ltd | 基板搬送用ブレードおよび半導体基板製造装置 |
| US20040105670A1 (en) * | 2002-11-28 | 2004-06-03 | Dainippon Screen Mfg. Co., Ltd. | Photoirradiation thermal processing apparatus and thermal processing susceptor employed therefor |
| JP2006299298A (ja) * | 2005-04-15 | 2006-11-02 | Seiko Epson Corp | 薄膜加工用マスク、及びその製造方法、並びに圧電振動片の製造方法 |
| KR20090103403A (ko) * | 2008-03-28 | 2009-10-01 | 주식회사 아토 | 경사진 오목한 표면을 갖는 척 히터 |
| CN201593076U (zh) * | 2009-11-30 | 2010-09-29 | 中科晶电信息材料（北京）有限公司 | 晶片架 |
| CN101812669A (zh) * | 2010-05-10 | 2010-08-25 | 赫得纳米科技(昆山)有限公司 | 产品定位溅镀治具 |
| CN202148350U (zh) * | 2011-07-12 | 2012-02-22 | 郴州市帝京化学科技有限公司 | 自动喷涂线夹具 |
| CN202401125U (zh) * | 2012-03-01 | 2012-08-29 | 祥达光学（厦门）有限公司 | 溅镀防绕射托盘 |
| CN102703883A (zh) * | 2012-05-25 | 2012-10-03 | 奥特斯维能源（太仓）有限公司 | 一种板式pecvd镀膜载板 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107326332A (zh) * | 2016-04-28 | 2017-11-07 | 友威科技股份有限公司 | 镀膜设备的自动取放机构 |
| CN109055912A (zh) * | 2018-08-21 | 2018-12-21 | 环旭电子股份有限公司 | 一种溅镀载具及溅镀方法 |
| CN109457231A (zh) * | 2018-11-26 | 2019-03-12 | 武汉华星光电半导体显示技术有限公司 | 蒸镀载板及利用该蒸镀载板对基板进行蒸镀的方法 |
Also Published As
| Publication number | Publication date |
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