CN103601501B - 一种采用混合导体结构的低温共烧陶瓷的方法 - Google Patents

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Abstract

本发明是一种采用混合导体结构的低温共烧陶瓷的方法,包括如下工艺步骤:1)制出所需要的生瓷件;2)通过箱式低温烧结设备,采用复合型承烧板低温烧结成型出混合导体低温共烧陶瓷基板;3)在低温共烧陶瓷基板的表面采用金导体;4)在低温共烧陶瓷基板的内部采用银导体;5)在低温共烧陶瓷基板表面的金电极与内层银电极之间插入一层过渡金属材料,利用中和金银异种金属间高温扩散速率差异性能,在低温共烧过程中形成可靠的电连接。优点:通过采用混合导体低温共烧陶瓷方法,在不改变产品设计的前提下,有效降低产品的生产成本,同时产品的性能与可靠性与以往的全金低温共烧陶瓷基板相当,可广泛应用于微电子领域各类模块与组件。

Description

一种采用混合导体结构的低温共烧陶瓷的方法
技术领域
本发明是一种采用混合导体结构的低温共烧陶瓷的方法,属于半导体低温共烧陶瓷技术领域。
背景技术
低温共烧陶瓷(LTCC)技术是一种将低温烧结陶瓷粉制成厚度精确且致密的生瓷带,在生瓷带上利用激光打孔、微孔注浆、精密导体浆料印刷等工艺制出所需要的电路图形,并将多个无源元件埋入其中,然后叠压在一起,在900℃以下温度范围内烧结成型出所需形状的器件的工艺技术。作为一种新型微电子封装技术,它集多层电路互连、埋置无源元件和气密性封装于一体,高频性能优良,设计灵活多样,技术优势明显,在微电子领域具有广阔的应用市场和发展前景。
通常低温共烧陶瓷技术采用金或银作为导体电极与陶瓷材料共烧,实现一定功能的电路。其中全金系统可靠性较高,但由于黄金价格昂贵,通常应用于高附加值产品,材料成本在一定程度上限制了这一技术的广泛应用。全银系统成本较低,但是与后道封装工艺兼容性较差,存在“银迁移”问题,可靠性较低。
随着低温共烧陶瓷技术在移动通讯、汽车电子等商业电子领域的迅速拓展,成本问题引起人们的普遍重视,混合导体低温共烧陶瓷技术无疑是一种理想的降低成本的解决方案。它采用银作为基板内部导体材料,采用金和钯金作为基板表层导体材料,从而在确保性能和可靠性的前提下,有效地降低了材料成本。 
发明内容
本发明提出的是一种基于A6-M低温共烧陶瓷的混合导体工艺技术,采用特定的过渡金属材料连接表面金导体与内部银导体,并保证混合导体低温共烧陶瓷的可靠性。
本发明的技术解决方案:一种混合导体低温共烧陶瓷工的方法,包括如下工艺步骤:
1)按照设计规则完成低温共烧陶瓷基板的电路布线设计,要求在尺寸精确且致密的生瓷带上,利用激光打孔、微孔注浆、打平、填孔减薄、精密导体浆料印刷工艺制出所需要的电路图形,不同的陶瓷层按照工艺方案选用不同的金属化浆料,利用激光开腔、叠片工艺制出所需要的生瓷件;
2)通过箱式低温烧结设备(温度范围830~880℃),采用采用复合型(孔隙率20%~60%的氧化铝或氧化锆)承烧板低温烧结成型出混合导体低温共烧陶瓷基板,其翘曲度<2μm/mm,填孔凸起<10μm;
3)在低温共烧陶瓷基板的表面采用金导体;
4)在低温共烧陶瓷基板的内部采用银导体;
5)在低温共烧陶瓷基板表面的金电极与内层银电极之间插入一层过渡金属材料,所述的过渡金属材料为Pt-Au-Ag三元合金,其金属高温扩散率介于金和银导体之间,中和了金、银两种异种金属间的柯肯达尔效应,在低温共烧过程中形成可靠的电连接,使混合导体低温共烧陶瓷基板,经历500次温度循环(-65℃~+175℃)与1000小时的高温(150℃)贮存仍可保持电路正常逻辑功能。
本发明的有益效果:通过采用混合导体低温共烧陶瓷工艺技术,在不改变产品设计的前提下,有效降低产品的生产成本,同时产品的性能与可靠性与以往的全金低温共烧陶瓷基板相当,可广泛应用于微电子领域各类模块与组件。
附图说明
附图1是混合导体低温共烧陶瓷基板的结构示意图。 
图中的A区是低温共烧陶瓷布线区、B区是低温共烧陶瓷空腔区、1是表面可键合金焊盘、2是内层银电极、3是过渡金属孔、4是银孔、5是表面可焊金焊盘、6是表面集成电阻。
具体实施方式
对照附图1,混合导体低温共烧陶瓷基板的结构包括1表面可键合金焊盘,2内层银电极,3过渡金属孔,4银孔,5表面可焊金焊盘,6表面集成电阻, 这些元素共同作用,构成了满足设计要求的电路逻辑关系。
金导体与银导体间的金属高温扩散速率差异很大,如果混合导体低温共烧陶瓷基板内外金银导体之间不采用过渡层,接触界面会产生柯肯达尔孔隙导致电路开路,严重影响产品可靠性。因此本文所要求的混合导体低温共烧陶瓷工艺技术通过采用过渡金属连接内部银导体与外部金导体,形成如图1所示结构。针对不同导体浆料与低温共烧陶瓷收缩率差异问题,开发了填孔减薄工艺与复合板烧结工艺,实现实用化的混合导体低温共烧陶瓷基板。
一种混合导体低温共烧陶瓷工艺方法,包括如下工艺步骤:
1)按照设计规则完成低温共烧陶瓷基板的电路布线设计,要求在尺寸精确且致密的生瓷带上,利用激光打孔、微孔注浆、打平、填孔减薄、精密导体浆料印刷工艺制出所需要的电路图形,不同的陶瓷层按照工艺方案选用不同的金属化浆料,利用激光开腔、叠片工艺制出所需要的生瓷件;
2)通过箱式低温烧结设备(温度范围830~880℃),采用复合型(孔隙率20%~60%的氧化铝或氧化锆)承烧板低温烧结成型出混合导体低温共烧陶瓷基板,其翘曲度<2μm/mm,填孔凸起<10μm;
3)在低温共烧陶瓷基板的表面采用金导体;
4)在低温共烧陶瓷基板的内部采用银导体;
5)在低温共烧陶瓷基板表面的金电极与内层银电极之间插入一层过渡金属材料,所述的过渡金属材料为Pt-Au-Ag三元合金,其金属高温扩散率介于金和银导体之间,中和了金、银两种异种金属间的柯肯达尔效应,在低温共烧过程中形成可靠的电连接,使混合导体低温共烧陶瓷基板,经历500次温度循环(-65℃~+175℃)与1000小时的高温(150℃)贮存仍可保持电路正常逻辑功能。
所述的采用混合导体后低温共烧陶瓷的表面金电极经EDS检测不含银成分,满足微组装工艺中金丝键合或元器件焊接要求
所述的采用填孔减薄工艺为采用PET材质的微粘性薄膜(厚度0.02~0.1mm)在真空工作台上移除填孔工艺产生的凸起,通过调整薄膜的粘性防止填孔浆料被移除过多,保证可靠的通孔连接。
所述的复合板烧结工艺为通过将孔隙率从20%~60%不等孔的氧化铝或氧化锆不同形式的陶瓷材质承烧板结合使用,改善低温共烧陶瓷在排胶阶段的排气效果,降低其在烧结过程中的摩擦应力,使得混合导体低温共烧陶瓷的翘曲度。
本发明使用陶瓷生瓷带与金属化浆料为美国Ferro公司生产的商业化产品,某些型号的金属化浆料针对实际应用情况进行了组分与物理特性微调,以匹配混合导体低温共烧陶瓷基板烧结收缩率,防止基板烧结翘曲与通孔凸起。
实施例
1、产品加工前准备
根据产品的设计图纸开展加工所需网版、工装的设计加工(包括印刷网版、填孔网版、层压模板等)。
2、产品加工
产品的典型工艺流程如下:
1)冲孔
使用机械/激光加工设备按照加工文件在低温共烧陶瓷(LTCC)生瓷片上打出相应的通孔图形。
2)填孔
使用填孔设备以及相应的填孔网版将低温共烧陶瓷(LTCC)填孔浆料注入打孔工序加工的通孔中。
所述的采用填孔减薄工艺为采用PET材质的微粘性薄膜(厚度0.02~0.1mm)在真空工作台上移除填孔工艺产生的凸起,通过调整薄膜的粘性防止填孔浆料被移除过多,保证可靠的通孔连接。
对过渡金属化浆料填孔的触变性进行调制,改善其可填孔性。
3)印刷
使用印刷设备以及相应的印刷网版将LTCC印刷浆料印刷在LTCC生瓷带上。
4)叠片
使用叠片装置将前道工序加工的LTCC生瓷带按照设计给定的顺序堆叠起来,形成三维互联的电路结构。
5)层压
使用等静压机将叠片完成的LTCC生瓷带压合至紧密状态,以便控制其烧结过程中的收缩率。
6)烧结
将层压后的LTCC生瓷片按照工艺给定的程序在烧结炉中进行烧结,完成陶瓷的致密化以及硬化。
通过箱式低温烧结设备(温度范围830~880℃),采用采用复合型(孔隙率从20%~60%的氧化铝或氧化锆)承烧板低温烧结成型出混合导体低温共烧陶瓷基板,其翘曲度<2μm/mm,填孔凸起<10μm。
在低温共烧陶瓷基板的表面采用金导体。
在低温共烧陶瓷基板的内部采用银导体。
在低温共烧陶瓷基板表面的金电极与内层银电极之间插入一层过渡金属材料,所述的过渡金属材料为Pt-Au-Ag三元合金,其金属高温扩散率介于金和银导体之间,中和了金、银两种异种金属间的柯肯达尔效应,在低温共烧过程中形成可靠的电连接,使混合导体低温共烧陶瓷基板,经历500次温度循环(-65℃~+175℃)与1000小时的高温(150℃)贮存仍可保持电路正常逻辑功能。
采用孔隙率从20%~60%不等的孔、从孔隙率从40%~80%不等的网格、氧化铝、氧化锆等不同形式的陶瓷材质承烧板,降低低温共烧陶瓷在烧结过程中的摩擦应力,获得优于一般同类产品的翘曲度。
7)划片
使用划片机将烧结后LTCC产品切割至所需尺寸。
8)终检
完成产品的尺寸、外观以及电性能测试。

Claims (4)

1.一种采用混合导体结构的低温共烧陶瓷的方法,其特征是该方法包括如下工艺步骤:
1)按照设计规则完成低温共烧陶瓷基板的电路布线设计,要求在尺寸精确且致密的生瓷带上,利用激光打孔、微孔注浆、打平、填孔减薄、精密导体浆料印刷工艺制出所需要的电路图形,不同的陶瓷层按照工艺方案选用不同的金属化浆料,利用激光开腔、叠片工艺制出所需要的生瓷件;
2)步骤1)加工的生瓷件通过箱式低温烧结设备,采用复合型承烧板低温烧结成型出混合导体低温共烧陶瓷基板,复合型承烧板为孔隙率20%~60%的氧化铝或氧化锆,温度范围830~880℃,其翘曲度<2μm/mm,填孔凸起<10μm;
3)在低温共烧陶瓷基板的表面采用金导体;
4)在低温共烧陶瓷基板的内部采用银导体;
5)在低温共烧陶瓷基板表面的金导体与内层银导体之间插入一层过渡金属材料,所述的过渡金属材料为Pt-Au-Ag三元合金,其金属高温扩散率介于金和银导体之间,中和了金、银两种异种金属间的柯肯达尔效应,在低温共烧过程中形成可靠的电连接,使混合导体低温共烧陶瓷基板,经历-65℃~+175℃温度范围的500次温度循环,与1000小时的150℃高温贮存仍可保持电路正常逻辑功能。
2.如权利要求1所述的一种采用混合导体结构的低温共烧陶瓷的方法,其特征在于:所述的采用混合导体后低温共烧陶瓷的表面金导体经EDS检测不含银成分,满足微组装工艺中金丝键合或元器件焊接要求。
3.如权利要求1所述的一种采用混合导体结构的低温共烧陶瓷的方法,其特征在于:所述的填孔减薄工艺为采用PET材质的微粘性薄膜在真空工作台上移除填孔工艺产生的凸起,薄膜厚度0.02~0.1mm,通过调整薄膜的粘性防止填孔浆料被移除过多,保证可靠的通孔连接。
4.如权利要求1所述的一种采用混合导体结构的低温共烧陶瓷的方法,其特征在于:所述的复合型承烧板烧结工艺为通过将孔隙率从20%~60%不等的氧化铝或氧化锆的陶瓷材质承烧板结合使用,改善低温共烧陶瓷在排胶阶段的排气效果,降低其在烧结过程中的摩擦应力,使得混合导体低温共烧陶瓷的翘曲度。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106145914A (zh) * 2016-06-24 2016-11-23 中国电子科技集团公司第三十八研究所 一种超薄型低温共烧陶瓷基板的快速成型与烧结方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105330312A (zh) * 2015-11-30 2016-02-17 中国电子科技集团公司第五十五研究所 一种应用于低温共烧陶瓷烧结的承烧板
CN106316412A (zh) * 2016-08-18 2017-01-11 北方电子研究院安徽有限公司 基于银体系材料超厚大尺寸ltcc基板的烧结工艺
CN106405152A (zh) * 2016-10-19 2017-02-15 北京大学深圳研究生院 一种微加速度计及制造方法
CN106370958B (zh) * 2016-10-25 2019-08-13 北京大学深圳研究生院 一种内嵌微流道的ltcc基板测试方法和装置
CN107492519A (zh) * 2017-08-07 2017-12-19 中国电子科技集团公司第二十九研究所 一种多层共烧陶瓷基板高密度金属化通孔的制作方法
CN108831869A (zh) * 2018-06-06 2018-11-16 江苏省宜兴电子器件总厂有限公司 一种共烧陶瓷外壳焊盘制备的方法
CN110610927A (zh) * 2019-08-02 2019-12-24 安徽国晶微电子有限公司 多芯片封装互联结构
CN113495191B (zh) * 2020-04-01 2022-10-14 中国科学院上海硅酸盐研究所 一种七电极电导率传感器的制备方法
CN114062419B (zh) * 2021-10-12 2023-05-26 中国电子科技集团公司第二十九研究所 一种多层共烧陶瓷基板收缩失配度的测试方法
CN116031172B (zh) * 2023-01-09 2024-02-13 上海泽丰半导体科技有限公司 大尺寸陶瓷基板制作方法及大尺寸陶瓷基板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101063637A (zh) * 2006-04-28 2007-10-31 中国科学院合肥物质科学研究院 一种双电容厚膜陶瓷感压元件的制备方法
CN102054585A (zh) * 2009-10-27 2011-05-11 北京有色金属研究总院 一种微型高压电容器及其制备方法
CN103295914A (zh) * 2012-02-29 2013-09-11 深圳光启创新技术有限公司 一种基于陶瓷基板的超材料及其制备方法
CN103351157A (zh) * 2013-06-26 2013-10-16 沈阳大学 一种控制低温共烧陶瓷基板烧结收缩及变形的工艺

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008204980A (ja) * 2007-02-16 2008-09-04 Matsushita Electric Ind Co Ltd 多層セラミック基板とその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101063637A (zh) * 2006-04-28 2007-10-31 中国科学院合肥物质科学研究院 一种双电容厚膜陶瓷感压元件的制备方法
CN102054585A (zh) * 2009-10-27 2011-05-11 北京有色金属研究总院 一种微型高压电容器及其制备方法
CN103295914A (zh) * 2012-02-29 2013-09-11 深圳光启创新技术有限公司 一种基于陶瓷基板的超材料及其制备方法
CN103351157A (zh) * 2013-06-26 2013-10-16 沈阳大学 一种控制低温共烧陶瓷基板烧结收缩及变形的工艺

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106145914A (zh) * 2016-06-24 2016-11-23 中国电子科技集团公司第三十八研究所 一种超薄型低温共烧陶瓷基板的快速成型与烧结方法
CN106145914B (zh) * 2016-06-24 2018-11-09 中国电子科技集团公司第三十八研究所 一种超薄型低温共烧陶瓷基板的快速成型与烧结方法

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