CN103531580A - 芯片封装结构 - Google Patents

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Abstract

本发明提供一种芯片封装结构，包括封装体、第一引脚线与第二引脚线。在封装体内包括核心电路有至少一个第一连接点结构、至少一静电放电保护电路有至少一个第二连接点结构、至少一个第三连接点结构、至少一内连线结构。内连线结构电性连接第二连接点结构与第三连接点结构。第一引脚线在该封装体上，电性连接该第二连接点结构以及外部电路。第二引脚线在该封装体上，电性连接对应的该第一连接点结构与该第三连接点结构。第二引脚线与该第一引脚线在结构上是分离的。

Description

芯片封装结构
技术领域
本发明是有关于一种芯片封装技术，且特别是有关于一种具有减少静电损坏的引脚线的芯片封装结构
背景技术
集成电路为程制造后，还需要通过封装的制程，将核心电路封装成芯片(chip)，仅露出对外部电路连接用的引脚(lead)。
现今有多种封装技术，其中例如覆晶薄膜(chip on film，COF)的封装技术为新的趋势，其引脚是薄膜引脚。集成电路的连接点结构，例如是凸垫(bumping pad)，其通过薄膜引脚电性连接到外部电路。
图1为传统COF封装的凸垫与薄膜引脚之间的连接结构俯视示意图。参阅图1，芯片的封装体100上有多个凸垫。每一个连接点结构102通过薄膜引脚104对外连接，其中例如以标示A、B、C、D、E、F的连接点结构102会由相同一条薄膜引脚104所连接，其一般例如是提供电源的引脚。
就一般的设计，因应静电放电(electrostatic discharge，ESD)的考量，每一个连接点结构102下都要有静电放电保护电路，且同一个薄膜引脚104可能对应多个连接点结构102。也就是说，其需要多个静电放电保护电路。在这样的方式下，集成电路面积会被静电放电保护电路占用，而无法有效利用有效面积。
发明内容
本发明提供一种芯片封装结构，可以减少静电放电保护电路的数量，而仍能维持静电放电保护效果。
本发明一实施例提供一种芯片封装结构，包括封装体、第一引脚线与第二引脚线。在封装体内的元件包括第一核心电路有至少一个第一连接点结构、至少一静电放电保护电路有至少一个第二连接点结构、至少一个第三连接点结构、至少一内连线结构。内连线结构电性连接第二连接点结构与第三连接点结构。第一引脚线在该封装体上，电性连接该第二连接点结构以及外部电路。第二引脚线在该封装体上，电性连接对应的该第一连接点结构与该第三连接点结构。第二引脚线与该第一引脚线在结构上是分离的。
本发明一实施例提供一种芯片封装结构包括封装体、第一引脚线、第二引脚线。在该封装体内的元件包括至少一个第一连接点结构，通过第一内连线结构与至少一个核心电路电性连接；至少一个第二连接点结构，通过第二内连线结构与一静电放电保护电路电性连接；一第一引脚线，在该封装体上与该第二连接点结构电性连接，且用以电性连接外部电路；以及一第二引脚线，在该封装体上与该第一引脚线在结构上是分离的，用于该第一连接点结构的内部连接。
本发明一实施例提供一种芯片封装结构包括第一芯片、第二芯片、内引脚线、外引脚线。内引脚线在该封装体上用以电性连接该第一芯片与该第二芯片。外引脚线在该封装体上，用于该第一芯片与该第二芯片电性连接到一外部电路。内引脚线与外引脚线在结构上是分离的。第一芯片与第二芯片的至少其一包括一封装体。在封装体内的元件包括：一第一核心电路，其上有至少一个第一连接点结构；一静电放电保护电路，其上有至少一个第二连接点结构，电性连接该外引脚线；至少一个第三连接点结构，其中该内引脚线电性连接对应的该第一连接点结构与该第三连接点结构；以及至少一内连线结构，电性连接该第二连接点结构与该第三连接点结构。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1为传统COF封装的凸垫与薄膜引脚之间的连接结构俯视示意图；
图2为本发明所探讨的传统芯片封装结构的剖面示意图；
图3为本发明所探讨的传统芯片封装结构的剖面示意图；
图4为本发明一实施例的芯片封装结构剖面示意图；
图5为本发明一实施例的芯片封装结构剖面示意图；
图6为本发明一实施例的芯片封装结构剖面示意图；
图7为本发明一实施例的芯片封装结构剖面示意图；
图8为本发明一实施例的芯片封装结构的俯视图。
附图标记说明：
100：封装体；
102：连接点结构；
102’：中继连接结构；
104：薄膜引脚；
109：内连线结构；
110：ESD保护电路；
112、112’：核心电路；
150、160、170、180：封装体；
190：封胶层；
200、202：引脚线；
204、204’：凸块；
206、206’：连接垫；
207、209、209’：连接点结构；
208、208’：内连线结构；
210：ESD保护电路；
300：保护层。
具体实施方式
本发明实施例提出以引脚线(lead)搭配集成电路内部的布线(routing)方式以达到一个引脚线可以只需要有一组ESD保护电路，可以以达到集成电路面积的有效使用并兼顾ESD能力。本发明可以应用于覆晶薄膜的封装，或是可相容的其它封装结构。
首先本发明先对传统的芯片封装结构关于ESD的现象探讨。图2为本发明所探讨的传统芯片封装结构的剖面示意图。
参阅图2，以图1的芯片封装结构为例，芯片的封装体100内部有核心电路(core circuit)112、ESD保护电路110、连接点结构109、内连线结构(interconnection structure)108。连接点结构109是由连接垫(connection pad)106与凸块(bump)所构成，也可以称为凸垫。以图1的结构为例，内连线结构109连接ESD保护电路110与核心电路112。相同的引脚线104会电性连接到多个连接点结构109，例如由标示为A的连接点结构109延伸到标示为B、C、D、E或F的多个连接点结构109。
在图2的封装结构下，例如ESD发生在标示为A的连接点结构109时，其ESD的电流路径如箭头线所示会同时进入ESD保护电路110，因此核心电路112可以避免受ESD的损坏。然而其需要多个ESD保护电路110。如果为了增加集成电路的面积，而减少ESD保护电路110，核心电路112可能会被ESD的损坏，其如图3所示。
图3为本发明所探讨的传统芯片封装结构的剖面示意图。参阅图3，以图2的封装结构为基础，但是移除标示为B、C、D、E或F的多个连接点结构109所对应的ESD保护电路110，则ESD电流会进入核心电路112，而可能造成核心电路112的损坏。因此，以图2的封装结构为例，在连接点结构109下面的ESD保护电路110是需要的，也因此无法省去ESD保护电路110所占用的面积。
本发明以下提出实施例来说明，在减少ESD保护电路110的数量下，ESD保护电路仍可以维持的封装方式。然而，本发明不仅仅限于所举的多个实施例。
图4为本发明一实施例的芯片封装结构剖面示意图。参阅图4，芯片封装结构包括封装体150、第一引脚线200与第二引脚线202。在封装体150内的元件包括核心电路112，其上有至少一个连接点结构209、至少一静电放电(ESD)保护电路210，其上有至少一个第二连接点结构207、至少一个第三连接点结构209’、至少一内连线结构208’。连接点结构207、209、209’一般例如是由连接垫206与凸块204所构成。连接垫206是由电路通过内连线结构208或是内连线结构208’所完成。凸块204是在封装过程中形成在接垫206、206’上。
本发实施例的内连线结构208’电性连接对应ESD保护电路210设置的第二连接点结构207与独立的第三连接点结构209’。第三连接点结构209’不与核心电路112直接电性连接。换句话说，第三连接点结构209’与核心电路112在结构上是分离的。第二连接点结构207通过内部的内连线结构208’与第三连接点结构209’电性连接。本实施例的内连线结构208’也没有直接与核心电路112电性连接。
第一引脚线200在封装体150上，电性连接第二连接点结构207以及外部电路(未示出)，但是以ESD的进入路径为代表。第二引脚线202在封装体150上，电性连接对应的在核心电路112上的第一连接点结构209以及独立的第三连接点结构209’。
在此要注意的是，第二引脚线202与第一引脚线200在结构上是分离的。通过第一引脚线200进入ESD保护电路210的ESD电流不会直接进入到核心电路112，而是会先经过ESD保护电路210，而残余的ESD电流或是正常操作的信号会通过第三连接点结构209’与第二引脚线202进入核心电路112。因此，在第二引脚线202与第一引脚线200所连接的连接点结构209，实际上仅需要一个ESD保护电路210就已足够。但是依照实际ESD能力的需要，也可以由多个组成。
本实施例的第三连接点结构209’与内连线结构208’电性连接，构成在结构上是独立的中继连接结构102’。
基于中继连接结构102’的相同技术概念下，第三连接点结构209’可以不是独立的。图5为本发明一实施例的芯片封装结构剖面示意图。
参阅图5，本实施例予图4的实施例的变化是在封装体160内的内连线结构208’例如也与核心电路112连接。内连线结构208’例如电性连接到标示A、B、C、D、E的连接点结构209也同时电性连接到第三连接点结构209’。换句话说，连接点结构209’也可以是在核心电路112上的连接点结构209。在此结构下，第二引脚线202与第一引脚线200仍是断开的结构，ESD电流主要流经ESD保护电路210，而不会进入核心电路112。
图6为本发明一实施例的芯片封装结构剖面示意图。参阅图6，芯片封装结构的另一种变化是在封装体170内的连接点结构209’是属于另一个核心电路112’的连接点结构，其通过内连线结构208’电性连接，但是与核心电路112的电性连接是通过第二引脚线202完成。在此结构下，第二引脚线202与第一引脚线200仍是断开的结构，ESD电流主要流经ESD保护电路210，而不会进入核心电路112、112’。
从另一个观点，以连接点结构来分类，其基上也可以分为属于ESD保护电路210的连接点结构207，以及核心电路112、112’上的连接点结构209、209’。
换句话说，芯片封装结构包括封装体、第一引脚线、第二引脚线。在该封装体内的元件包括至少一个第一连接点结构209、209’，通过第一内连线结构208与至少一个核心电路112、112’电性连接。至少一个第二连接点结构207，通过第二内连线结构208’与一静电放电保护电路210电性连接。第一引脚线200，在封装体150、160、170上与在静电放电保护电路210上的第二连接点结构电性连接，且用以电性连接外部电路。第二引脚线202在封装体上与第一引脚线200在结构上是分离的，用于在核心电路112、112’上的第一连接点结构209、209’的内部连接。
就图4～6的实施例，其例如第一连接点结构的至少其一连接点结构209’与核心电路112在结构上是分离的。
封装体内例如可以包含个别的两个以上的核心电路112、112’，而连接点结构209’是在核心电路112’上。
以上是关于针对一个芯片的封结构。然而如果有多个芯片需要由引脚线连接而达到多芯片封装，前述的结构也可以应用。
图7为本发明一实施例的芯片封装结构剖面示意图。参阅图7，其是关于多芯片封装的结构。本实施例以包含两个芯片的封装为例，然而实际上可以包含有更多的芯片。芯片的封装体180内有ESD保护电路210以及核心电路112，其例如以图5的架构为基础，然而也可以以其它如图4与图6的芯片为基础。
又，本实施例所封装的两个芯片其内部可以都是以图5的相同基础，但是实际上也可以由图4与图6的实施例的不同架构。在ESD保护电路210上的连接点结构207仍是与引脚线200电性连接，而与外部的电路连接。ESD电流也可能从引脚线200进入，其又称为外引脚线。然而在本实施例中，由于ESD电流会先经过ESD保护电路210后才通过内连线结构进入核心电路112。引脚线202，其又称为内引脚线，可以用于向外连接到另一个芯片，但是与另一个芯片的引脚线200是分离的。因此，ESD保护电路210个别保护相对应的核心电路，且ESD电流也不会直接传递到其它芯片。
整体而言，一种芯片封装结构包括第一芯片、第二芯片、内引脚线202、外引脚线200。内引脚线202在封装体180上用以电性连接第一芯片与第二芯片。外引脚线200在封装体180上，用于第一芯片与第二芯片电性连接到一外部电路(未示出)。内引脚线202与外引脚线200在结构上是分离的。
第一芯片与第二芯片的至少其一包括一封装体180。在封装体180内的元件包括核心电路112，其上有至少一个如图4～6所示的连接点结构209、209’。ESD保护电路210上有至少一个第二连接点结构207，电性连接外引脚线200。内引脚线202电性连接对应的第一连接点结构209、209’。至少一内连线结构电性连接该第二连接点结构207与连接点结构209’。
又，如果有必要的话，在外部还有一封胶层190，将二个芯片封装成一个结构体。
图8为本发明一实施例的芯片封装结构的俯视图。参阅图8，对于芯片的封装体180，其如图4所示会包含中继连接结构102’，其也是连接点结构209’。因此ESD电流从引脚线104进入后，不会在封装体180表面直接继续延伸连接到连接点结构102，而是往下如虚线的内连线结构的路径，在通过中继的连接结构102’与内引脚线接到连接点结构102，如此对于一条路径，仅需要在第一个连接点结构102设置ESD保护电路210即可，无需在每一个连接点结构102都设置ESD保护电路210。
另外，中继的连接结构102’可能会使表面增加不平整面而甚至增加很少可能的电性问题。然而，一般在其表面也会有保护层300，其会覆盖连接结构102、102’，因此增加连接结构102’不会影响原本的电路。
本发明提出薄膜引线的绕线设计，在通过ESD保护电路后以集成电路内部的内连线结构搭配内引薄膜脚线，其取代传统采用完全都是通过薄膜引线的绕线。如此，本发明可以避免ESD经过上一个连接点结构后，又直接进入下一个连接点结构。在这样的方式下，ESD电流会先经过ESD保护电路后被阻断，而阻断ESD电流直接流入下一个连接点结构，其下方会在核心电路连接。如此，节省用于制作ESD保护电路的面积，可以用于制作更多的核心电路。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (19)

1.一种芯片封装结构，包括：
一封装体，在该封装体内的元件包括：
一第一核心电路，其上有至少一个第一连接点结构；
一静电放电保护电路，其上有至少一个第二连接点结构；
至少一个第三连接点结构；以及
至少一内连线结构，电性连接该第二连接点结构与该第三连接点结构；
一第一引脚线，在该封装体上，电性连接该第二连接点结构以及一外部电路；以及
一第二引脚线，在该封装体上，电性连接对应的该第一连接点结构与该第三连接点结构，
其中该第二引脚线与该第一引脚线相互分离。
2.根据权利要求1所述的芯片封装结构，其中与该第三连接点结构连接的该内连线结构与该第一核心电路相互分离。
3.根据权利要求1所述的芯片封装结构，其中该第三连接点结构也通过该内连线结构与该第一核心电路电性连接。
4.根据权利要求3所述的芯片封装结构，其中该内连线结构连接该第一连接点结构、该第二连接点结构以及该第三连接点结构。
5.根据权利要求1所述的芯片封装结构，其中该封装体内还包括一第二核心电路，通过该内连线结构与该第三连接点结构电性连接。
6.根据权利要求1所述的芯片封装结构，其中该第一连接点结构、该第二连接点结构以及该第三连接点结构，分别包括一连接垫以及在该连接垫上的一电性凸块。
7.根据权利要求1所述的芯片封装结构，其中与该第三连接点结构有间接电性连接的该第一引脚线是用以传送电源的电源引脚线。
8.一种芯片封装结构，包括：
一封装体，在该封装体内的元件包括：
至少一个第一连接点结构，通过第一内连线结构与至少一个核心电路电性连接；以及 
至少一个第二连接点结构，通过第二内连线结构与一静电放电保护电路电性连接；
一第一引脚线，在该封装体上与该第二连接点结构电性连接，且用以电性连接外部电路；以及
一第二引脚线，在该封装体上与该第一引脚线相互分离，用于该第一连接点结构的内部连接。
9.根据权利要求8所述的芯片封装结构，其中该第一连接点结构的至少其一与该核心电路相互分离。
10.根据权利要求8所述的芯片封装结构，其中与该第一连接点结构都设置在该核心电路上。
11.根据权利要求8所述的芯片封装结构，其中该封装体内的该至少一个核心电路是包含个别的两个核心电路。
12.根据权利要求8所述的芯片封装结构，其中该第一连接点结构、第二连接点结构以及该第三连接点结构，分别包括一连接垫以及在该连接垫上的一电性凸块。
13.一种芯片封装结构，包括：
一第一芯片；
一第二芯片；
一内引脚线，在该封装体上用以电性连接该第一芯片与该第二芯片；以及
一外引脚线，在该封装体上，用于该第一芯片与该第二芯片电性连接到一外部电路，其中该内引脚线与该外引脚线在结构上是分离的，
其中该第一芯片与该第二芯片的至少其一包括一封装体，在该封装体内的元件包括：
一第一核心电路，其上有至少一个第一连接点结构；
一静电放电保护电路，其上有至少一个第二连接点结构，电性连接该外引脚线；
至少一个第三连接点结构，其中该内引脚线电性连接对应的该第一连接点结构与该第三连接点结构；以及
至少一内连线结构，电性连接该第二连接点结构与该第三连接点结构。
14.根据权利要求13所述的芯片封装结构，其中与该第三连接点结构连接的该内连线结构与该第一核心电路相互分离。
15.根据权利要求13所述的芯片封装结构，其中该第三连接点结构也通过该内连线结构与该第一核心电路电性连接。
16.根据权利要求13所述的芯片封装结构，其中该内连线结构连接该第一连接点结构、该第二连接点结构以及该第三连接点结构。
17.根据权利要求13所述的芯片封装结构，其中该封装体内还包括一第二核心电路，通过该内连线结构与该第三连接点结构电性连接。
18.根据权利要求13所述的芯片封装结构，其中该第一连接点结构、该第二连接点结构以及该第三连接点结构，分别包括一连接垫以及在该连接垫上的一电性凸块。
19.根据权利要求13所述的芯片封装结构，其中与该第三连接点结构有间接电性连接的该第一引脚线是用以传送电源的电源引脚线。 
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107895722A (zh) * 2016-10-04 2018-04-10 英飞凌科技股份有限公司 用于制造电子装置的方法和电子装置
CN111066143A (zh) * 2019-06-03 2020-04-24 深圳市汇顶科技股份有限公司 封装结构及封装方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110376610A (zh) * 2019-06-17 2019-10-25 柴圣 一种用于动物的微型追踪控制装置及其控制方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1466210A (zh) * 2002-06-19 2004-01-07 ��ͳ�Ƽ��ɷ����޹�˾ 覆晶封装集成电路的静电放电保护机制及具有静电放电保护机制的晶片
US20090154038A1 (en) * 2007-12-11 2009-06-18 Dunnihoo Jeffrey C Impedance compensated esd circuit for protection for high-speed interfaces and method of using the same
US20100321842A1 (en) * 2009-06-23 2010-12-23 International Business Machines Corporation Electrostatic Discharge Structures and Methods of Manufacture
CN201956679U (zh) * 2011-01-14 2011-08-31 苏州英诺迅科技有限公司 一种改进片外esd保护电路射频性能的连接结构

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5917220A (en) * 1996-12-31 1999-06-29 Stmicroelectronics, Inc. Integrated circuit with improved overvoltage protection
US6459343B1 (en) * 1999-02-25 2002-10-01 Formfactor, Inc. Integrated circuit interconnect system forming a multi-pole filter
US6476472B1 (en) * 2000-08-18 2002-11-05 Agere Systems Inc. Integrated circuit package with improved ESD protection for no-connect pins

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1466210A (zh) * 2002-06-19 2004-01-07 ��ͳ�Ƽ��ɷ����޹�˾ 覆晶封装集成电路的静电放电保护机制及具有静电放电保护机制的晶片
US20090154038A1 (en) * 2007-12-11 2009-06-18 Dunnihoo Jeffrey C Impedance compensated esd circuit for protection for high-speed interfaces and method of using the same
US20100321842A1 (en) * 2009-06-23 2010-12-23 International Business Machines Corporation Electrostatic Discharge Structures and Methods of Manufacture
CN201956679U (zh) * 2011-01-14 2011-08-31 苏州英诺迅科技有限公司 一种改进片外esd保护电路射频性能的连接结构

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107895722A (zh) * 2016-10-04 2018-04-10 英飞凌科技股份有限公司 用于制造电子装置的方法和电子装置
US10622346B2 (en) 2016-10-04 2020-04-14 Infineon Technologies Ag Method for manufacturing an electronic device and electronic device
CN107895722B (zh) * 2016-10-04 2021-07-27 英飞凌科技股份有限公司 用于制造电子装置的方法和电子装置
CN111066143A (zh) * 2019-06-03 2020-04-24 深圳市汇顶科技股份有限公司 封装结构及封装方法
WO2020243880A1 (zh) * 2019-06-03 2020-12-10 深圳市汇顶科技股份有限公司 封装结构及封装方法
US11646278B2 (en) 2019-06-03 2023-05-09 Shenzhen GOODIX Technology Co., Ltd. Package structure and packaging method

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