CN103426766A - Pmos晶体管及其形成方法 - Google Patents
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Abstract
一种PMOS晶体管及其形成方法，其中，所述PMOS晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底上形成有栅极结构，所述栅极结构的两侧侧壁形成有偏移侧墙；刻蚀所述栅极结构和偏移侧墙两侧的半导体衬底，形成第一凹槽；在所述第一凹槽内填充满第一硅锗层；对所述第一硅锗层进行第一离子注入，形成轻掺杂区；在所述偏移侧墙两侧形成主侧墙；刻蚀所述栅极结构和主侧墙两侧的第一硅锗层和半导体衬底，形成第二凹槽，第二凹槽的深度大于第一凹槽的深度；在所述第二凹槽内填充满第二硅锗层。在所述第一硅锗层中形成轻掺杂区，有易于抑制杂质离子的扩散，从而有效减轻短沟道效应。
Description
技术领域
本发明涉及半导体制作领域，特别涉及一种PMOS晶体管及其形成方法。
背景技术
现有半导体器件制作工艺中，由于应力可以改变硅材料的能隙和载流子迁移率，因此通过应力来提高MOS晶体管的性能成为越来越常用的手段。具体地，通过适当控制应力，可以提高载流子（NMOS晶体管中的电子，PMOS晶体管中的空穴）迁移率，进而提高驱动电流，以此极大地提高MOS晶体管的性能。
目前，采用嵌入式硅锗（Embedded SiGe）技术以提高PMOS晶体管沟道区空穴的迁移率，即在需要形成源区和漏区的区域先形成硅锗材料，然后再进行掺杂形成PMOS晶体管的源区和漏区；形成所述硅锗材料是为了引入硅和硅锗（SiGe）之间晶格失配形成的压应力，以提高PMOS晶体管的性能。
图1~图5为现有具有硅锗源漏区的PMOS晶体管形成过程的剖面结构示意图。
参考图1，提供半导体衬底100，所述半导体衬底100上形成有栅极结构101，所述栅极结构101包括位于半导体衬底100上的栅介质层和位于栅介质层上的栅电极，所述栅极结构101的侧壁形成有偏移侧墙102，所述半导体衬底100内形成有用于隔离有源区的浅沟道隔离结构103。
参考图2，以所述栅极结构101和偏移侧墙102为掩膜，对栅极结构101和偏移侧墙102两侧的半导体衬底100进行第一离子注入，形成轻掺杂区104。
参考图3，在所述偏移侧墙102的两侧形成主侧墙105。
参考图4，以所述栅极结构101、偏移侧墙102和主侧墙105为掩膜，刻蚀栅极结构101和主侧墙105两侧的半导体衬底100，形成凹槽106。所述凹槽106的形状为sigma形状。
参考图5，在所述凹槽106（参考图4）内填充满硅锗层107；以所述栅极结构101、偏移侧墙102和主侧墙105为掩膜，对所述硅锗层107进行第二离子注入，形成源/漏区（图中未示出）；第二离子注入后还包括对所述半导体衬底100进行退火。
现有形成的具有硅锗源漏区的PMOS晶体管易引起短沟道效应。
更多关于硅锗源漏区的PMOS晶体管的制作方法请参考专利号为US7569443的美国专利。
发明内容
本发明解决的问题是提供一种PMOS晶体管及其形成方法，有效减轻短沟道效应。
为解决上述问题，本发明实施例提供了一种PMOS晶体管的形成方法，包括：
提供半导体衬底，所述半导体衬底上形成有栅极结构，所述栅极结构的两侧侧壁形成有偏移侧墙；
刻蚀所述栅极结构和偏移侧墙两侧的半导体衬底，形成第一凹槽；
在所述第一凹槽内填充满第一硅锗层；
对所述第一硅锗层进行第一离子注入，形成轻掺杂区；
在所述偏移侧墙两侧形成主侧墙；
刻蚀所述栅极结构和主侧墙两侧的第一硅锗层和半导体衬底，形成第二凹槽，第二凹槽的深度大于第一凹槽的深度；
在所述第二凹槽内填充满第二硅锗层。
可选的，所述第一凹槽的深度为10~28纳米。
可选的，所述第一硅锗层中锗原子的摩尔百分比浓度为5%~20%。
可选的，所述第一离子注入的离子为硼离子、镓离子或铟离子。
可选的，所述第一离子注入的注入的剂量范围为2E14atom/cm2~2E15atom/cm2，注入的能量范围为0.5KeV~6KeV。
可选的，所述第二沟槽的深度为40~80纳米。
可选的，所述第二硅锗层中锗原子的摩尔百分比浓度大于第一硅锗层中锗原子的摩尔百分比浓度。
可选的，所述第二硅锗层中锗原子的摩尔百分比浓度为15%~60%。
可选的，所述第二沟槽的形状为sigma形状。
可选的，所述sigma形状的第二沟槽的形成过程为：干法刻蚀所述栅极结构和主侧墙两侧的第一硅锗层和半导体衬底，形成第三沟槽，第三沟槽的形状为矩形，第三沟槽的深度大于第一硅锗层的厚度；湿法刻蚀所述第三凹槽暴露的第一硅锗层和半导体衬底，形成sigma形状的第二沟槽，第二沟槽的深度大于第一沟槽的深度。
可选的，还包括：对所述第二硅锗层进行离子注入，形成掺杂区。
本发明实施例还提供了一种PMOS晶体管，包括：
半导体衬底，位于半导体衬底上的栅极结构，位于栅极结构两侧侧壁的偏移侧墙；
位于栅极结构和偏移侧墙两侧的半导体衬底内的第一沟槽，所述第一沟槽内填充满第一硅锗层；
位于第一硅锗层内的轻掺杂区；
位于偏移侧墙两侧的主侧墙；
位于栅极结构和主侧墙两侧的第一硅锗层和半导体衬底内的第二沟槽，第二沟槽的深度大于第一沟槽的深度，所述第二沟槽内填充满第二硅锗层。
可选的，所述第一凹槽的深度为10~28纳米。
可选的，所述第一硅锗层中锗原子的摩尔百分比浓度为5%~20%。
可选的，所述第二沟槽的深度为40~80纳米。
可选的，所述第二硅锗层中锗原子的摩尔百分比浓度大于第一硅锗层中锗原子的摩尔百分比浓度。
可选的，所述第二硅锗层中锗原子的摩尔百分比浓度为15%~60%。
可选的，所述第二沟槽的形状为sigma形状。
可选的，还包括：位于所述第二硅锗层内的掺杂区。
与现有技术相比，本发明技术方案具有以下优点：
在形成偏移侧墙后，在栅极结构和偏移侧墙两侧的半导体衬底内形成第一硅锗层，对所述第一硅锗层进行第一离子注入，形成轻掺杂区，第一硅锗层中的硅锗材料有易于抑制杂质离子的扩散，从而有效减轻短沟道效应。
进一步，所述第一硅锗层中锗原子的摩尔百分比浓度为5%~20%，抑制第一离子注入注入的杂质离子的扩散的效果最佳，并且有利于后续刻蚀第一硅锗层和半导体衬底形成sigma形状的第二沟槽时，减小刻蚀第一硅锗层和半导体衬底的刻蚀均匀性之间的差异，使两者的刻蚀均匀性基本保持一致，从而形成较规则的sigma形状的第二沟槽。
更进一步，所述第二硅锗层中锗原子的摩尔百分比浓度大于第一硅锗层中锗原子的摩尔百分比浓度，所述第二硅锗层中锗原子的摩尔百分比浓度为15%~60%，减小了第二硅锗层与沟道区的硅衬底直接接触带来的晶格错位，有效的增强了第二硅锗层施加在沟道区的应力；所述轻掺杂区位于第一硅锗层中，掺杂区位于第二硅锗层中，第一硅锗层和第二硅锗层均只进行一次离子注入，防止现有两次离子注入时对硅锗层的两次非晶化带来的应力的损害。
附图说明
图1~图5为现有具有硅锗源漏区的PMOS晶体管形成过程的剖面结构示意图；
图6为本发明实施例PMOS晶体管形成方法的流程示意图；
图7~图14为本发明实施例PMOS晶体管形成过程的剖面结构示意图。
具体实施方式
现有形成的具有硅锗源/漏区的PMOS晶体管，偏移侧墙和主侧墙底部的轻掺杂区的离子由于硅锗层的应力作用容易向PMOS晶体管的沟道区扩散，引起短沟道效应，影响PMOS晶体管的稳定性。
为解决上述问题，发明人提出一种PMOS晶体管及其形成方法，其中，所述PMOS晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底上形成有栅极结构，所述栅极结构的两侧侧壁形成有偏移侧墙；刻蚀所述栅极结构和偏移侧墙两侧的半导体衬底，形成第一凹槽；在所述第一凹槽内填充满第一硅锗层；对所述第一硅锗层进行第一离子注入，形成轻掺杂区；在所述偏移侧墙两侧形成主侧墙；刻蚀所述栅极结构和主侧墙两侧的第一硅锗层和半导体衬底，形成第二凹槽，第二凹槽的深度大于第一凹槽的深度；在所述第二凹槽内填充满第二硅锗层。在形成偏移侧墙后，在栅极结构和偏移侧墙两侧的半导体衬底内形成第一硅锗层，对所述第一硅锗层进行第一离子注入，形成轻掺杂区，第一硅锗层中的硅锗材料有易于抑制杂质离子的扩散，从而有效减轻短沟道效应。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
参考图6，图6为本发明实施例PMOS晶体管形成方法的流程示意图，包括：
步骤S201，提供半导体衬底，所述半导体衬底上形成有栅极结构，所述栅极结构的两侧侧壁形成有偏移侧墙；
步骤S202，刻蚀所述栅极结构和偏移侧墙两侧的半导体衬底，形成第一凹槽；
步骤S203，在所述第一凹槽内填充满第一硅锗层；
步骤S204，对所述第一硅锗层进行第一离子注入，形成轻掺杂区；
步骤S205，在所述偏移侧墙两侧形成主侧墙；
步骤S206，干法刻蚀所述栅极结构和主侧墙两侧的第一硅锗层和半导体衬底，形成第三沟槽，第三沟槽的形状为矩形，第三沟槽的深度大于第一硅锗层的厚度；
步骤S207，湿法刻蚀所述第三沟槽暴露的第一硅锗层和半导体衬底，形成sigma形状的第二沟槽，第二沟槽的深度大于第一沟槽的深度；
步骤S208，在所述第二凹槽内填充满第二硅锗层；
步骤S209，对所述第二硅锗层进行离子注入，形成掺杂区。
图7~图14为本发明实施例PMOS晶体管形成过程的剖面结构示意图。
参考图7，提供半导体衬底300，所述半导体衬底300上形成有栅极结构，所述栅极结构包括位于半导体衬底300上的栅介质层301和位于栅介质层301上的栅电极302；所述栅极结构两侧的侧壁上形成有偏移侧墙303。
所述半导体衬底300为硅衬底或者绝缘体上硅（SOI）衬底；所述栅介质层301为氧化硅，所述栅介质层301也可以为氧化铪等高K介质层；所述栅电极302为多晶硅栅极或金属栅极。
所述偏移侧墙303的材料为氧化硅或氮化硅。
所述半导体衬底300内还形成有浅沟道隔离结构，用于隔离有源区。
参考图8，刻蚀所述栅极结构和偏移侧墙303两侧的半导体衬底300，形成第一凹槽304，所述第一凹槽304的形状为矩形。
在刻蚀所述半导体衬底300之前所述栅极结构表面还形成有掩膜层。
刻蚀所述半导体衬底300采用的工艺为干法刻蚀工艺，所述干法刻蚀工艺采用的气体为HBr或者CF4。
所述第一凹槽304的深度为10~28纳米。
参考图9，在所述第一凹槽304（参考图8）填充满第一硅锗层305。
所述第一硅锗层305的形成工艺为选择性外延沉积工艺，温度是600~1100摄氏度，压强1~500托，硅源气体是SiH4或DCS，锗源气体是GeH4，还包括HCl气体以及氢气，氢气作为载气，HCl气体作为选择性气体，用于增加沉积的选择性，所述选择性气体也可以为氯气，其中硅源气体、锗源气体、HCl的流量均为1~1000sccm，氢气的流量是0.1~50slm。
形成所述第一硅锗层305的工艺的反应气体还包括硼源气体，所述硼源气体是B2H6或BH3，硼源气体的流量是1~1000sccm。
所述第一硅锗层305后续进行第一离子注入形成轻掺杂区，能有效的抑制掺杂离子的扩散，从而有效减轻短沟道效应，所述第一硅锗层305中锗原子的摩尔百分比浓度为5%~20%，抑制第一离子注入注入的杂质离子的扩散的效果最佳，并且有利于后续刻蚀第一硅锗层305和半导体衬底300形成sigma形状的第二沟槽时，减小刻蚀第一硅锗层305和半导体衬底300的刻蚀均匀性之间的差异，使两者的刻蚀均匀性基本保持一致，从而形成较规则的sigma形状的第二沟槽。
所述第一硅锗层305中锗原子的摩尔百分比浓度为5%~20%，小于后续形成的第二硅锗层中锗原子的摩尔百分比浓度，后续形成第二硅锗层时，减小了第二硅锗层的应力损失，有效的增强了第二硅锗层施加在沟道区的应力。
参考图10，对所述第一硅锗层305进行第一离子注入，形成轻掺杂区306。
所述第一离子注入的离子为硼离子、镓离子或铟离子。
所述第一离子注入的注入的剂量范围为2E14atom/cm2~2E15atom/cm2，注入的能量范围为0.5KeV~6KeV。
所述轻掺杂区306的深度小于或等于第一硅锗层305的厚度，第一硅锗层305对注入其中的杂质离子具有抑制其扩散的作用，从而有效的减轻短沟道效应的产生。
所述第一离子注入后还包括退火工艺以激活掺杂离子。
参考图11，在所述偏移侧墙303两侧形成主侧墙307。
所述主侧墙307为氧化硅层、氮化硅层或者两者的堆叠结构。
参考图12，干法刻蚀所述栅极结构和主侧墙307两侧的第一硅锗层305和半导体衬底300，形成第三沟槽308，第三沟槽308的形状为矩形，第三沟槽308的深度大于第一硅锗层305的厚度。
所述干法刻蚀采用的气体为HBr或者CF4。
第三沟槽308的深度大于第一硅锗层305的厚度以便后续形成sigma形状的第二沟槽，使形成的sigma形状的第二沟槽具有较好的形貌。
参考图13，湿法刻蚀所述第三沟槽308（参考图12）暴露的第一硅锗层305和半导体衬底300，形成sigma形状的第二沟槽309，第二沟槽309的深度大于第一沟槽304（参考图8）的深度。
所述第二沟槽309的深度为40~80纳米。
所述湿法刻蚀工艺采用的刻蚀溶液为TMAH（四甲基氢氧化氨）。由于第一硅锗层305中锗原子的锗原子的摩尔百分比浓度较低，为5%~20%，第一硅锗层305和半导体衬底300的刻蚀均匀性之间的差异较小，使两者的刻蚀均匀性基本保持一致，从而可以形成较规则的sigma形状的第二沟槽309。
参考图14，在所述第二凹槽309（参考图13）内填充满第二硅锗层310。
所述第二硅锗层310的形成工艺为选择性外延沉积工艺，温度是600~1100摄氏度，压强1~500托，硅源气体是SiH4或DCS，锗源气体是GeH4，还包括HCl气体以及氢气，氢气作为载气，HCl气体作为选择性气体，用于增加沉积的选择性，所述选择性气体也可以为氯气，其中硅源气体、锗源气体、HCl的流量均为1~1000sccm，氢气的流量是0.1~50slm。
形成所述第二硅锗层310的工艺的反应气体还包括硼源气体，所述硼源气体是B2H6或BH3，硼源气体的流量是1~1000sccm。
所述第二硅锗层310中锗原子的摩尔百分比浓度大于第一硅锗层305中锗原子的摩尔百分比浓度，所述第二硅锗层310中锗原子的摩尔百分比浓度为15%~60%，减小了第二硅锗层310与沟道区的硅衬底直接接触带来的晶格错位，有效的增强了第二硅锗层310施加在沟道区的应力。
在形成第二硅锗层310后，对所述第二硅锗层进行第二离子注入，形成PMOS晶体管的掺杂区，所述掺杂区和轻掺杂区306晶体管的源漏区；对所述半导体衬底300进行退火，激活掺杂离子。
所述第二离子注入的离子为硼离子、镓离子或铟离子。
本发明实施例中，所述轻掺杂区306位于第一硅锗层305中，掺杂区位于第二硅锗层310中，第一硅锗层305和第二硅锗层310均只进行一次离子注入，防止现有两次离子注入时对硅锗层的两次非晶化带来的应力的损害。
本发明实施例还提供了一种PMOS晶体管，具体请参考图14，包括：
半导体衬底300，位于半导体衬底300上的栅极结构，所述栅极结构包括位于半导体衬底300上的栅介质层301和位于栅介质层301上的栅电极302,位于栅极结构两侧侧壁的偏移侧墙303；
位于栅极结构和偏移侧墙两侧的半导体衬底300内的第一沟槽，所述第一沟槽内填充满第一硅锗层305；
位于第一硅锗层内的轻掺杂区306；
位于偏移侧墙303两侧的主侧墙307；
位于栅极结构和主侧墙307两侧的第一硅锗层305和半导体衬底300内的第二沟槽，第二沟槽的深度大于第一沟槽的深度，所述第二沟槽内填充满第二硅锗层310；
还包括：位于所述第二硅锗层内310的掺杂区（图中未示出），所述掺杂区和轻掺杂区306晶体管的源漏区。
所述第一凹槽的深度为10~28纳米。
所述第一硅锗层305中锗原子的摩尔百分比浓度为5%~20%。
所述第二沟槽的深度为40~80纳米。
所述第二硅锗层310中锗原子的摩尔百分比浓度大于第一硅锗层305中锗原子的摩尔百分比浓度。
所述第二硅锗层310中锗原子的摩尔百分比浓度为15%~60%。
所述第二沟槽的形状为sigma形状。
本发明实施例提供的PMOS晶体管及其形成方法，在形成偏移侧墙后，在栅极结构和偏移侧墙两侧的半导体衬底内形成第一硅锗层，对所述第一硅锗层进行第一离子注入，形成轻掺杂区，第一硅锗层中的硅锗材料有易于抑制杂质离子的扩散，从而有效减轻短沟道效应。
进一步，所述第一硅锗层中锗原子的摩尔百分比浓度为5%~20%，抑制第一离子注入注入的杂质离子的扩散的效果最佳，并且有利于后续刻蚀第一硅锗层和半导体衬底形成sigma形状的第二沟槽时，减小刻蚀第一硅锗层和半导体衬底的刻蚀均匀性之间的差异，使两者的刻蚀均匀性基本保持一致，从而形成较规则的sigma形状的第二沟槽。
更进一步，所述第二硅锗层中锗原子的摩尔百分比浓度大于第一硅锗层中锗原子的摩尔百分比浓度，所述第二硅锗层中锗原子的摩尔百分比浓度为15%~60%，减小了第二硅锗层与沟道区的硅衬底直接接触带来的晶格错位，有效的增强了第二硅锗层施加在沟道区的应力；所述轻掺杂区位于第一硅锗层中，掺杂区位于第二硅锗层中，第一硅锗层和第二硅锗层均只进行一次离子注入，防止现有多次离子注入时对硅锗层的多次非晶化带来的应力的损害。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (19)
1.一种PMOS晶体管的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上形成有栅极结构，所述栅极结构的两侧侧壁形成有偏移侧墙；
刻蚀所述栅极结构和偏移侧墙两侧的半导体衬底，形成第一凹槽；
在所述第一凹槽内填充满第一硅锗层；
对所述第一硅锗层进行第一离子注入，形成轻掺杂区；
在所述偏移侧墙两侧形成主侧墙；
刻蚀所述栅极结构和主侧墙两侧的第一硅锗层和半导体衬底，形成第二凹槽，第二凹槽的深度大于第一凹槽的深度；
在所述第二凹槽内填充满第二硅锗层。
2.如权利要求1所述的PMOS晶体管的形成方法，其特征在于，所述第一凹槽的深度为10~28纳米。
3.如权利要求1所述的PMOS晶体管的形成方法，其特征在于，所述第一硅锗层中锗原子的摩尔百分比浓度为5%~20%。
4.如权利要求1所述的PMOS晶体管的形成方法，其特征在于，所述第一离子注入的离子为硼离子、镓离子或铟离子。
5.如权利要求4所述的PMOS晶体管的形成方法，其特征在于，所述第一离子注入的注入的剂量范围为2E14atom/cm2~2E15atom/cm2，注入的能量范围为0.5KeV~6KeV。
6.如权利要求1所述的PMOS晶体管的形成方法，其特征在于，所述第二沟槽的深度为40~80纳米。
7.如权利要求1所述的PMOS晶体管的形成方法，其特征在于，所述第二硅锗层中锗原子的摩尔百分比浓度大于第一硅锗层中锗原子的摩尔百分比浓度。
8.如权利要求7所述的PMOS晶体管的形成方法，其特征在于，所述第二硅锗层中锗原子的摩尔百分比浓度为15%~60%。
9.如权利要求1所述的PMOS晶体管的形成方法，其特征在于，所述第二沟槽的形状为sigma形状。
10.如权利要求9所述的PMOS晶体管的形成方法，其特征在于，所述sigma形状的第二沟槽的形成过程为：干法刻蚀所述栅极结构和主侧墙两侧的第一硅锗层和半导体衬底，形成第三沟槽，第三沟槽的形状为矩形，第三沟槽的深度大于第一硅锗层的厚度；湿法刻蚀所述第三凹槽暴露的第一硅锗层和半导体衬底，形成sigma形状的第二沟槽，第二沟槽的深度大于第一沟槽的深度。
11.如权利要求1所述的PMOS晶体管的形成方法，其特征在于，还包括：对所述第二硅锗层进行离子注入，形成掺杂区。
12.一种PMOS晶体管，其特征在于，包括：
半导体衬底，位于半导体衬底上的栅极结构，位于栅极结构两侧侧壁的偏移侧墙；
位于栅极结构和偏移侧墙两侧的半导体衬底内的第一沟槽，所述第一沟槽内填充满第一硅锗层；
位于第一硅锗层内的轻掺杂区；
位于偏移侧墙两侧的主侧墙；
位于栅极结构和主侧墙两侧的第一硅锗层和半导体衬底内的第二沟槽，第二沟槽的深度大于第一沟槽的深度，所述第二沟槽内填充满第二硅锗层。
13.如权利要求12所述的PMOS晶体管，其特征在于，所述第一凹槽的深度为10~28纳米。
14.如权利要求12所述的PMOS晶体管，其特征在于，所述第一硅锗层中锗原子的摩尔百分比浓度为5%~20%。
15.如权利要求12所述的PMOS晶体管，其特征在于，所述第二沟槽的深度为40~80纳米。
16.如权利要求12所述的PMOS晶体管，其特征在于，所述第二硅锗层中锗原子的摩尔百分比浓度大于第一硅锗层中锗原子的摩尔百分比浓度。
17.如权利要求16所述的PMOS晶体管，其特征在于，所述第二硅锗层中锗原子的摩尔百分比浓度为15%~60%。
18.如权利要求12所述的PMOS晶体管，其特征在于，所述第二沟槽的形状为sigma形状。
19.如权利要求12所述的PMOS晶体管，其特征在于，还包括：位于所述第二硅锗层内的掺杂区。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201210165881.3A CN103426766B (zh) | 2012-05-24 | 2012-05-24 | Pmos晶体管及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103426766A true CN103426766A (zh) | 2013-12-04 |
| CN103426766B CN103426766B (zh) | 2016-04-20 |
Family
ID=49651337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210165881.3A Active CN103426766B (zh) | 2012-05-24 | 2012-05-24 | Pmos晶体管及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103426766B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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