CN103403867B - 非易失性电阻变化元件 - Google Patents

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Abstract

根据一个实施例，非易失性电阻变化元件包括第一电极、第二电极和第一层。第一电极包括金属元素。第二电极包括n型半导体。第一层形成在第一电极与第二电极之间，并包括半导体元素。第一层包括由金属元素形成的导体部分。导体部分与第二电极隔开。

Description

非易失性电阻变化元件
相关申请的交叉引用
本申请基于在2011年7月21日提交的在先日本专利申请No.2011-160209，并要求其优先权，其整体内容在此引入作为参考。
技术领域
本文所述实施例总体涉及非易失性电阻变化元件。
背景技术
近年来，正广泛地进行对两端子的非易失性电阻变化元件（诸如ReRAM（电阻随机存取存储器））的开发。该非易失性电阻变化元件可以执行低压工作和高速切换并且可以小型化，从而是取代浮栅型NAND闪存的下一代大容量存储装置的首选。特别是，从低电流工作、数据保持、耐久性和小型化的角度，使用非晶硅作为电阻变化层的非易失性电阻变化元件是有前途的。
已经提出一种具有交叉点结构的存储器作为利用该非易失性电阻变化元件作为存储单元的大容量存储装置。在该交叉点存储器中，当对选定单元执行写入、读取或擦除时，生成潜行到未选定单元的潜行电流（sneakcurrent）。
如果生成该潜行电流，在大容量存储装置中的功率消耗增大，并且对选定单元的写入和擦除变得困难。另外，由于电流的增大导致互联的断开等，阵列自身不再能够工作。从而，在交叉点结构中，必须通过结合二极管为两端子的非易失性电阻变化元件提供整流功能。
然而，将非易失性电阻变化元件与二极管结合增大了元件尺寸，并且这使得集成变得困难。为解决该问题，需要一种具有整流功能的非易失性电阻变化元件，并且目前已经出现了对该元件发展的需求。
非易失性电阻变化元件包括电阻变化层、金属电极、以及作为金属电极的反电极的半导体层。从金属电极生长的导电丝被短路到反电极并在金属电极中重建，从而改变电极之间的电阻并获得开关特性。在该电阻变化元件中，导电丝与半导体层直接接触。从而，界面中的化学反应可以改变肖特基（Schottky）特性，或者导电丝（金属）到半导体层的扩散可以形成再组合中心并改变电流，即，装置特性可以改变。
附图说明
图1A、1B、1C、1D和1E为示出根据实施例的非易失性电阻变化元件的结构和带图的视图；
图2A、2B、2C、2D和2E为示出根据实施例的非易失性电阻变化元件的结构和带图的视图；
图3A、3B、3C、3D和3E为示出根据对比实例的非易失性电阻变化元件的结构和带图的视图；
图4A、4B、4C、4D和4E为示出根据对比实例的非易失性电阻变化元件的结构和带图的视图；
图5是示出根据第一实施例的非易失性电阻变化元件的结构的截面图；
图6A和6B为分别示出根据第一实施例的非易失性电阻变化元件的低阻状态和高阻状态的截面图；
图7是示出根据第一实施例的非易失性电阻变化元件的电流电压特性的视图；
图8是示出根据第一实施例的另一个非易失性电阻变化元件的电流电压特性的视图；
图9是示出根据第二实施例的非易失性电阻变化元件的结构的截面图；
图10A和10B为分别示出根据第二实施例的非易失性电阻变化元件的低阻状态和高阻状态的截面图；
图10C是示出根据第二实施例的非易失性电阻变化元件的电流电压特性的视图；
图11是示出根据第三实施例的非易失性电阻变化元件的结构的截面图；
图12A和12B为分别示出根据第三实施例的非易失性电阻变化元件的低阻状态和高阻状态的截面图；
图13A、13B、13C、13D、13E、13F、13G和13H为示出根据第四实施例的存储单元阵列的布置的视图；
图14为示出当在根据第四实施例的存储单元阵列中的选定单元中写入数据时的电压设置方法的平面图；
图15为示出当在根据第四实施例的存储单元阵列中的选定单元中读取数据时的电压设置方法的平面图；以及
图16为示出当在根据第四实施例的存储单元阵列中的选定单元中擦除数据时的电压设置方法的平面图。
具体实施方式
将参考附图说明实施例的非易失性电阻变化元件。注意，在下文的说明中，以相同的附图标记表示具有相同功能和布置的构成元件，并且仅在需要时进行重复说明。
总体上，根据一个实施例，非易失性电阻变化元件包括第一电极、第二电极和第一层。第一电极包括金属元素。第二电极包括n型半导体。第一层形成在第一电极与第二电极之间，并包括半导体元素。第一层包括由金属元素形成的导体部分。导体部分与第二电极隔开。
[基本构思]
实施例的非易失性电阻变化元件包括：第一电极、与第一电极相对的第二电极、以及在第一和第二电极之间形成的电阻变化层。第一电极包含金属元素，第二电极包含n型半导体。电阻变化层由半导体层形成。
电阻变化层具有由第一电极中包含的金属元素制成的导体部分（下文中称为细丝（filament））。电阻变化层的细丝与第二电极隔开。
还可以在电阻变化层与第二电极之间形成反扩散层。反扩散层防止细丝从电阻变化层扩散到第二电极。这形成细丝与第二电极之间的间隔。
由于细丝从第一电极延伸并收回到第一电极，从而电阻变化层的电阻可以可逆地变化。通过电控制第一和第二电极、或者在电阻变化层与第二电极之间插入反扩散层，而形成电阻变化层的细丝与第二电极之间的间隔。
下面将描述实施例的非易失性电阻变化元件（包括反扩散层）的结构和带图。
图1A和2A示出实施例的非易失性电阻变化元件的结构。图1A示出高阻状态，图2A示出低阻状态。
如图1A和2A所示，在第一电极1与第二电极2之间形成电阻变化层3，并在电阻变化层3与第二电极2之间形成反扩散层4。在如图1A所示的高阻状态中，在电阻变化层3中不形成细丝，从而将非易失性电阻变化元件设置为高阻状态。在如图2A所示的低阻状态中，在电阻变化层3中形成从第一电极1延伸到反扩散层4的细丝3a，从而将非易失性电阻变化元件设置为低阻状态。第一电极1由金属制成，第二电极2由n型硅（Si）制成。
图1B、1C、1D和1E为图1A所示的高阻状态中的带图。图2B、2C、2D和2E为图2A所示的低阻状态中的带图。
当在其中不形成细丝的图1A所示的高阻状态中对作为离子提供源的
第一电极1施加正电压时，第二电极2的n型Si被设置为存储状态（图1B）。作为对比，当对第一电极1施加负电压时，在第二电极2中形成耗尽层（图1D）。当进一步施加高的负电压时，出现倒置（图1E）。
即使在其中形成细丝3a的如图2A所示的低阻状态中，当对第一电极1施加负电压时，由于形成反扩散层4，形成细丝3a的金属和第二电极2的n型Si不直接相互耦合，从而如同在高阻状态中一样形成耗尽层（图2D）。当形成耗尽层时，没有电流流动。从而，通过即使在低阻状态中也形成耗尽层的结构，获得整流效果，其使得电流电压曲线非对称。当对第一电极1进一步施加高的负电压时出现倒置。由于还对电阻变化层3施加足够的电压，出现将低阻状态切换到高阻状态的重置操作（图2E）。
另一方面，当在电阻变化层3与第二电极2之间未形成反扩散层、并且在细丝3a与第二电极2之间未形成间隔时，带图如下。
当在其中不形成细丝的图3A所示的高阻状态中对作为离子提供源的第一电极1施加正电压时，第二电极2的n型Si被设置为存储状态（图3B）。作为对比，当对第一电极1施加负电压时，在第二电极2中形成耗尽层（图3D），并且当施加高的负电压时出现倒置（图3E）。
然而，当在其中形成细丝的如图4A所示的低阻状态中对第一电极1施加负电压时，形成第一电极1的金属（细丝3a）和第二电极2的n型Si直接相互耦合。尤其是当第一电极1的金属的功函数小于n型Si时，获得欧姆接触。从而，即使当对第一电极1施加负电压时，未形成耗尽层，并且未获得整流效果（图4D）。
由于将使用n型半导体作为第二电极和在电阻变化层的细丝与第二电极之间形成间隔进行组合，可以形成一种非易失性电阻变化元件，相比于常规结构，其能够降低装置特性的损坏和变化，并且具有整流功能。
[第一实施例]
[1]非易失性电阻变化元件的结构
图5是示出根据第一实施例的非易失性电阻变化元件的结构的截面图。
如图5所示，非易失性电阻变化元件10包括上电极（第一电极）1、下电极（第二电极）2、以及电阻变化层（第一层）3。电阻变化层3形成在上电极1与下电极2之间。在电阻变化层3中形成由上电极1中包含的金属元素制成的细丝。在电阻变化层3中形成的细丝与下电极隔开。换句话说，电阻变化层3的细丝与下电极2隔离。
上电极1为包含金属的电极。可应用为上电极1的材料的实例为Ag、Co、Ni、Ti、Cu、Al、Au、Fe、Cr、W、Hf、Ta、Pt、Ru、Zr、Ir及其氮化物、碳化物、氧化物和硅化物。还可以使用包含任意这些金属的合金材料作为上电极1。
下电极2由例如n型半导体层制成。在n型半导体层中的n型杂质浓度期望地为1018cm-3或以下，在该浓度，n型半导体的耗尽变得显著。另外，下电极2的电阻值期望地为0.01Ω或以上。另外，还可以使用其中重度掺杂的硅作为下电极2。
电阻变化层3由例如半导体层形成。在半导体层中包含的半导体元素可以选自于例如Si、Ge、SiGe、GaAs、InP、GaP、GaInAsP、GaN和SiC。电阻变化层3还可以为非晶半导体、多晶半导体或单晶半导体。例如，可使用非晶硅、多晶硅或单晶硅作为电阻变化层3。另外，可以将氮（N）或氧（O）添加到电阻变化层3中包含的半导体元素。实例为氮化硅（SiNX）和氧化硅（SiOX）。
电阻变化层3的膜厚通常为1至300nm。膜厚优选较小，以减小电阻变化元件10的尺寸。然而，2至50nm的膜厚是更有利的，因为，如果膜厚过小，则不能获得均匀膜。通过电阻变化层的材料和电阻值确定电阻变化层3的最优膜厚。
当形成可变电阻层3时下电极2为用作底层的电极。上电极1将在形成可变电阻层3之后形成。
[2]制造非易失性电阻变化元件的方法
下文，将说明制造在第一实施例中公开的非易失性电阻变化元件的方法。
首先，以30keV的加速电压和4×1013cm-2的剂量将磷（P）离子注入到半导体衬底（例如，单晶硅衬底）中。然后，在硅衬底上执行活化退火，从而形成n型硅层作为下电极2。
然后，通过CVD（化学气相沉积）在下电极2上沉积非晶硅作为电阻变化层3。在该实施例中，通过使用PE-CVD（等离子体加强化学气相沉积）以250℃的沉积温度形成非晶硅膜。
随后，通过溅射等在电阻变化层3上形成Ag作为上电极1。如上所述制造图5所示的非易失性电阻变化元件10。
[3]非易失性电阻变化元件的特性
将参考图6A和6B说明通过上述制造方法制造的电阻变化元件10的切换原理。
图6A是示出如图5所示的非易失性电阻变化元件10的低阻状态的截面图。
在电阻变化层3中形成的细丝3a如下所述地生长。通过将上电极1的电位设置为高于下电极2的电位，从而对上电极1施加设置电压。当对上电极1施加设置电压时，上电极1中的金属元素被离子化，并且离子化的金属元素（金属离子）3b进入电阻变化层3，如图6A所示。同时，电子经下电极2被提供到电阻变化层3。
由于金属离子3b与电阻变化层3中的电子耦合，由上电极1的金属元素制成的细丝3a生长到电阻变化层3中。细丝3a在电阻变化层3中朝向下电极2生长，但是不到达下电极2，从而具有其中细丝3a与下电极2隔开的结构。由于这减少了上电极1与下电极2之间的电阻，从而将非易失性电阻变化元件10设置为低阻状态。
图6B是示出如图5所示的非易失性电阻变化元件10的高阻状态的截面图。
在电阻变化层3中形成的细丝3a如下消失。通过将上电极1的电位设置为低于下电极2的电位，从而对上电极1施加重置电压。当对上电极1施加重置电压时，空穴经下电极2被提供到电阻变化层3，并且在电阻变化层3中形成细丝3a的金属元素被离子化。由于细丝3a的金属元素会聚到上电极1，于是电阻变化层3中的细丝3a消失。从而，将非易失性电阻变化元件10重置为高阻状态。
通过电压施加的极性可以可逆地控制上述低阻状态和高阻状态。在该控制中，使得高阻状态和低阻状态分别对应于关（OFF）状态和开（ON）状态。当施加给定电压时，通过读取通过其流动的电流值来确定非易失性电阻变化元件10是处于开状态还是关状态。这使得非易失性电阻变化元件10可以作为存储器工作。另外，由于仅当施加电压时发生在高阻状态和低阻状态之间的跃迁，从而可以实现非易失性存储器。
注意，如图6A和6B所示，说明了这样的实例，其中通过在电阻变化层3中的细丝3a的生成和消失形成低阻状态和高阻状态。然而，还可以通过在整个电阻变化层3中扩散上电极1的金属元素而形成低阻状态和高阻状态。
图7为示出图5所示的非易失性电阻变化元件10的电流电压特性的视图，并且示出非易失性电阻变化元件10的切换特性。
在该实施例中，为了在细丝3a与下电极2之间形成间隔，通过利用DC测量设置上限电流限制（顺应电流）执行电流控制。在该实施例中，顺应电流为500nA。细丝3a的控制不限于上限电流限制，还可以为脉冲控制。脉冲控制方法的实例为优化脉冲宽度、脉冲时间和脉冲施加的次数的控制方法。
如图7所示，当施加到非易失性电阻变化元件的上电极1的电压在正方向增加时，高阻状态变化到低阻状态。另一方面，当在负方向扫描将被施加到低阻状态的非易失性电阻变化元件的上电极1的电压时，存在达到大约1V的其中不流动大电流的区域。当进一步在负向扫描电压时，电流急剧减小，并且低阻状态变化到高阻状态。
在高阻状态中，在其中将要施加到上电极1的电压在一定范围内高于重置电压V重置的范围中，几乎没有相对于该电压流动的电流。当从该状态在正向进一步扫描将施加到上电极1的电压时，高阻状态变化到低阻状态。
即，该非易失性电阻变化元件在高阻状态与低阻状态之间可逆地变化，并且可以存储一位数据。
另外，如图7所示的电流电压特性示出，当在上电极1与下电极2之间从0V到重置电压扫描电压时，在0V与重置电压的1/2电压之间的电流改变量的最大值小于在重置电压的1/2电压与重置电压之间的电流改变量的最大值。
图8是示出另一个非易失性电阻变化元件的电流电压特性的视图。
如图8所示，当从0V到正电压扫描将要施加到上电极（其作为离子供应源）的电压时，在电阻变化层中形成细丝，并且非易失性电阻变化元件从高阻状态变化到低阻状态（箭头A）。由于电阻变化元件处于低阻状态，如果大电流流过，则毁坏元件。从而，为防止该情况，通过使用测量装置的电流限制功能防止大于设置电流的电流。
然后，从正电压到0V执行扫描（箭头B）。另外，在从0V开始施加负电压之后（箭头C），从负电压到0V执行扫描（箭头D）。当施加负电压时，在下电极中形成耗尽层，这抑制了在上和下电极之间流动的电流。在该电流电压曲线上，当形成耗尽层时，出现将低阻状态改变为高阻状态的重置操作。由于元件的电阻状态在高阻状态与低阻状态之间可逆地变化，即使具有该电流电压特性的非易失性电阻变化元件也可以存储一位数据。
另外，如图8所示的电流电压特性示出，当在上电极1与下电极2之间从0V到重置电压扫描电压时，在重置电压的1/10电压与重置电压之间的电流改变量的最大值在一个数量级或以下。
在该实施例的非易失性电阻变化元件中，在细丝3a与下电极2之间形成间隔，并且使用n型半导体作为下电极2。由于使用该组合，当对上电极1施加正电压时，n型半导体被设置为存储状态。作为对比，当对上电极1施加负电压时，在n型半导体中形成耗尽层，并且当施加高电压时出现倒转。作为下电极2的n型半导体的状态根据电压的极性和电压的幅度之差而变化。通过将该n型半导体作为电极结合到非易失性电阻变化元件自身中，元件自身的电流电压特性根据极性变为非对称的，从而实现具有整流功能的非易失性电阻变化元件。
另外，在开状态，细丝3a既不与下电极2直接接触也不进入下电极2。如果金属扩散到下电极2中，则金属形成再组合中心，并且当对上电极1施加负电压时电流增大，从而损坏装置特性。该实施例可以防止这种情况。
[第二实施例]
第二实施例的非易失性电阻变化元件在电阻变化层3与下电极2之间包括反扩散层4。该布置的其它部分与第一实施例相同。
[1]非易失性电阻变化元件的结构
图9是示出根据第二实施例的非易失性电阻变化元件的结构的截面图。
如图9所示，非易失性电阻变化元件20包括上电极（第一电极）1、下电极（第二电极）2、电阻变化层（第一层）3、以及反扩散层（第二层）4。电阻变化层3形成在上电极1与下电极2之间。反扩散层4形成在电阻变化层3与下电极2之间。在电阻变化层3中形成由上电极1中包含的金属元素制成的细丝。反扩散层4防止细丝扩散到下电极2。换句话说，在电阻变化层3与下电极2之间形成反扩散层4，以在电阻变化层3的细丝与下电极2之间形成间隔。
反扩散层4期望地由这样的材料制成，通过该材料使得形成细丝的金属的扩散系数小于电阻变化层3的扩散系数。另外，优选这样的材料，其在金属被离子化的状态中所具有的迁移率小于电阻变化层3。例如，使用具有高介电常数（高k）的材料作为反扩散层4。另外，使用硅氧化物膜（SiOX）、硅氧氮化物膜（SiOXNY）、硅氮化物膜（SiNX）等作为反扩散层4。例如，优选使用硅氧化物膜或硅氮化物膜作为针对Ag、Ni或Co的反扩散层。
电阻变化层3由例如半导体层形成。电阻变化层3的材料的实例为Si、Ge、SiGe、GaAs、InP、GaP、GaInAsP、GaN、SiC及其氧化物、氮化物、氧氮化物和碳化物。这些材料还可以是非晶的、多晶的或单晶的。例如，可使用非晶硅、多晶硅或单晶硅。由于在反扩散层4和电阻变化层3中使用具有相同成分的材料，通过结合两个层确定反扩散层4和电阻变化层3的材料。
[2]制造非易失性电阻变化元件的方法
下文，将说明制造在第二实施例中公开的非易失性电阻变化元件的方法。
首先，以30keV的加速电压和4×1013cm-2的剂量将磷（P）离子注入到半导体衬底（例如，单晶硅衬底）中。然后，在硅衬底上执行活化退火，从而形成n型硅层作为下电极2。
然后，通过CVD在下电极2上沉积反扩散层4，例如硅氮化物膜。另外，通过CVD在反扩散层4上沉积非晶硅作为电阻变化层3。在该实施例中，通过使用PE-CVD（等离子体加强化学气相沉积）以250℃的沉积温度形成非晶硅膜。
随后，通过溅射等在电阻变化层3上形成Ag作为上电极1。如上所述制造图9所示的非易失性电阻变化元件20。
[3]非易失性电阻变化元件的特性
图10A是示出如图9所示的非易失性电阻变化元件20的低阻状态的截面图。
在下电极2与电阻变化层3之间形成由这样的材料形成的反扩散层4，在该材料中，相比于在电阻变化层中，细丝3a更难移动和扩散。因此，当对上电极1施加设置电压时，细丝3a的生长停止于在反扩散层4与电阻变化层3之间的界面中或反扩散层4的内部。这使得，即使在使用n型半导体作为下电极2并且在电阻变化层3中形成细丝3a时，仍可以在细丝3a与下电极2之间形成间隔。
当使用绝缘材料作为反扩散层4时，细丝3a、反扩散层4和下电极（n型半导体）2形成MIS（金属-绝缘体-硅）结构。当对该MIS结构上的上电极1施加正电压时，作为下电极2的n型半导体被设置为存储状态。另一方面，当对上电极1施加负电压时，下电极2的n型半导体被耗尽。当进一步施加高的负电压时，出现倒转。由于在耗尽状态几乎没有电流流动，当对上电极1施加电位和当对下电极2施加电位时，在上电极1和下电极2之间流动的电流的值之间产生差。从而，为电阻变化元件20赋予整流功能，而没有增加任何二极管。
图10C为示出图9所示的非易失性电阻变化元件20的电流电压特性的视图，并且示出非易失性电阻变化元件20的切换特性。
在非易失性电阻变化元件20中，使用具有1018cm-3的n型杂质浓度的n型硅电极作为下电极2，使用硅氮化物膜作为反扩散层4，使用非晶硅作为电阻变化层3，并使用Ag作为上电极1。
如图10C所示，当将要施加到非易失性电阻变化元件20的上电极1的电压在正方向增大时，高阻状态变化到低阻状态。另一方面，当在负向扫描将被施加到低阻状态的非易失性电阻变化元件20的上电极1的电压时，存在其中不流动大电流的区域。当进一步在负向扫描电压时，电流急剧减小，并且低阻状态变化到高阻状态。
另外，如图10C所示的电流电压特性示出，当在上电极1与下电极2之间从0V到重置电压扫描电压时，在0V与重置电压的1/2电压之间的电流改变量的最大值小于在重置电压的1/2电压与重置电压之间的电流改变量的最大值。
在如上所述的实施例的非易失性电阻变化元件中，反扩散层（绝缘体）4在细丝3a与下电极2之间形成间隔，并且使用n型半导体作为下电极2。由于使用该组合，当对上电极1施加正电压时，n型半导体被设置为存储状态。作为对比，当对上电极1施加负电压时，在n型半导体中形成耗尽层，并且当施加高电压时出现倒转。作为下电极2的n型半导体的状态根据电压的极性和电压的幅度之差而变化。通过将该n型半导体作为电极结合到非易失性电阻变化元件自身中，元件自身的电流电压特性根据极性变为非对称的，从而实现具有整流功能的非易失性电阻变化元件。
[第三实施例]
第三实施例的非易失性电阻变化元件包括在不同的沉积条件下形成的两种非晶硅膜作为电阻变化层3。该布置的其它部分与第一实施例相同。
[1]非易失性电阻变化元件的结构
图11是示出根据第三实施例的非易失性电阻变化元件的结构的截面图。
如图11所示，非易失性电阻变化元件30包括上电极（第一电极）1、下电极（第二电极）2、以及电阻变化层（半导体层）3。电阻变化层3包括第一电阻变化层3-1和第二电阻变化层3-2。在下电极2与上电极1之间，第一和第二电阻变化层3-1和3-2以第一电阻变化层3-1和第二电阻变化层3-2的顺序被层叠在下电极2上。在第二电阻变化层3-2中形成由上电极1中包含的金属元素制成的细丝。第一电阻变化层3-1防止细丝扩散到下电极2。换句话说，在第二电阻变化层3-2与下电极2之间形成第一电阻变化层3-1，以在第二电阻变化层3-2与下电极2之间形成间隔。
在该实施例中，将采用这样的布置作为实例，其中使用n型Si层作为下电极2，使用在不同沉积条件下形成的两种非晶硅膜作为电阻变化层3，以及使用Ag作为上电极1。
[2]制造非易失性电阻变化元件的方法
下文，将说明制造在该实施例中公开的非易失性电阻变化元件的方法。
首先，以30keV的加速电压和4×1013cm-2的剂量将磷（P）离子注入到半导体衬底（例如，单晶硅衬底）中。然后，在硅衬底上执行活化退火，从而形成n型硅层作为下电极2。
然后，在下电极2上沉积第一非晶硅层作为第一电阻变化层3-1，并沉积第二非晶硅层作为第二电阻变化层3-2。即，通过使用LP-CVD（低压化学气相沉积）在400℃的沉积温度在下电极2上沉积第一非晶硅层3-1。随后，通过使用PE-CVD在250℃的沉积温度在第一非晶硅层3-1上沉积第二非晶硅层3-2。
第一非晶硅层3-1包含与第二非晶硅层3-2相同的元素，但是其密度、悬挂键（danglingbond）数目或缺陷数目与第二非晶硅层3-2不同。即使当使用相同的非晶硅时，如果膜质量根据沉积条件而改变，电阻变化元件30中的切换条件发生改变。例如，相比于第二非晶硅层3-2，第一非晶硅层3-1优选具有更高的密度、更大的悬挂键数目、以及更大的缺陷数目。
[3]非易失性电阻变化元件的特性
图12A是示出如图11所示的非易失性电阻变化元件30的低阻状态的截面图。图12B示出非易失性电阻变化元件30的高阻状态，其中细丝消失。
如图12A所示，当细丝3a生长时，第一非晶硅层3-1用作针对细丝3a的反扩散层。从而，可以在细丝3a与下电极2之间形成间隔。这使得可以获得与第二实施例相同的效果。
[第四实施例]
在第四实施例中，将说明其中应用了实施例的非易失性电阻变化元件的存储单元阵列。
图13A是示出根据第四实施例的存储单元阵列的布置的平面图。截面图图13B、13C和13D的每个示出如图13A所示的存储单元的交叉点部分的结构。截面图图13E、13F、13G和13H的每个示出存储单元阵列中的交叉点部分的结构。
如图13A所示，存储单元阵列11包括下互联12和与下互联12相交的上互联13。在下互联12和上互联13的交叉点部分中设置第一、第二或第三实施例中公开的非易失性电阻变化元件10（20或30）。即，如图13B所示，在下互联12与上互联13之间形成非易失性电阻变化元件10（20或30）。
图13C为示出图13A所示的交叉点部分的另一个结构的截面图。交叉点部分还可以具有如图13C所示的结构。在下互联12上形成电阻变化层3（或反扩散层4和电阻变化层3），并在电阻变化层3上形成上电极1。另外，在上电极1上形成上互联13。在该结构中，下互联12包括n型半导体层，并且下互联12、电阻变化层3（或反扩散层4和电阻变化层3）、以及上电极1形成非易失性电阻变化元件40。非易失性电阻变化元件40具有与在第一至第三实施例中描述的非易失性电阻变化元件相同的特性。
注意，当使用n型半导体层作为下互联12时，必须将n型半导体层的厚度制成为比将在n型半导体层中形成的耗尽层的厚度大得多，从而保持下互联12的导电性。例如，下互联12的厚度优选为50nm或以上。
图13D为示出图13A所示的交叉点部分的另一个结构的截面图。交叉点部分还可以具有如图13D所示的结构。
如图13D所示，还可以为下互联12赋予多层结构，并且在下互联12的上方和下方形成非易失性电阻变化元件10（20或30）。更具体地，可以为与电阻变化层3（或反扩散层4）接触的下互联12提供包括上层12-1、中间层12-2和下层12-3的三层结构，其中使用n型半导体层作为上层12-1和下层12-3，并使用金属层作为中间层12-2。在该结构中，n型半导体层和金属层的电阻相差几个数量级，从而大部分电流流过金属层。从而，即使n型半导体层完全耗尽时，仍可以提供电流。
另外，在图13B中，当上互联13与下互联12相交并且在上互联13与下互联12的交叉点部分中形成下电极（n型半导体）2和上电极1时，电阻变化层（或反扩散层和电阻变化层）还可以为在整个表面上形成的平坦膜。然而，期望地，电阻变化层（或反扩散层和电阻变化层）的膜厚度小于与上互联13之间的距离和与下互联12之间的距离。图13E和13F为其中布置多个如图13B所示的非易失性电阻变化元件10的截面图。图13E示出沿下互联12取得的截面图，图13F示出沿上互联13取得的截面图。如图13E和13F所示，电阻变化层3（或反扩散层4和电阻变化层3）是在多个非易失性电阻变化元件上的整个表面上形成的平坦膜。
另外，在图13C中，当上互联13与下互联（n型半导体）12相交并且在上互联13与下互联12的交叉点部分中形成上电极1时，电阻变化层（或反扩散层和电阻变化层）还可以为在整个表面上形成的平坦膜。然而，期望地，电阻变化层（或反扩散层和电阻变化层）的膜厚度小于与上互联13之间的距离和与下互联12之间的距离。图13G和13H为其中布置多个如图13C所示的非易失性电阻变化元件10的截面图。图13G示出沿下互联12取得的截面图，以及图13H示出沿上互联13取得的截面图。如图13G和13H所示，电阻变化层3（或反扩散层4和电阻变化层3）是在多个非易失性电阻变化元件上的整个表面上形成的平坦膜。
图14为示出当在如图13A所示的存储单元阵列中的选定单元中写入数据时的电压设置方法的平面图。
如图14所示，在存储单元阵列11的周边形成控制器14和15，用于对下互联12和上互联13施加电位。当在选定单元10中写入数据时，对与选定单元连接的上互联13施加设置电压V设置，并对其它上互联施加设置电压V设置的1/2电压。另一方面，对与选定单元10连接的下互联12施加0V，并对其它下互联施加设置电压V设置的1/2电压。
从而，对选定单元10施加设置电压V设置，并在其中写入数据。另一方面，对通过上互联13和下互联12的未选定线和选定线指定的半选定单元施加设置电压V设置的1/2电压，从而禁止数据写入。另外，对由上互联13和下互联12的未选定线指定的未选定单元施加0V，从而禁止数据写入。
图15为示出当从如图13A所示的存储单元阵列中的选定单元中读取数据时的电压设置方法的平面图。
当如图15所示从选定单元10读取数据时，对与选定单元10连接的上互联13施加读取电压V读取的1/2电压，并对其它上互联施加0V。另外，对与选定单元10连接的下互联12施加读取电压V读取的“-1/2”电压，并对其它下互联施加0V。
从而，对选定单元10施加读取电压V读取，并从其读取数据。另一方面，对通过上互联13和下互联12的未选定线和选定线指定的半选定单元施加读取电压V读取的1/2电压，从而禁止数据读取。另外，对由上互联13和下互联12的未选定线指定的未选定单元施加0V，从而禁止数据读取。
图16为示出当从如图13A所示的存储单元阵列中的选定单元中擦除数据时的电压设置方法的平面图。
当如图16所示从选定单元10擦除数据时，对与选定单元10连接的上互联13施加重置电压V重置，并对其它上互联施加重置电压V重置的1/2电压。另外，对与选定单元10连接的下互联12施加0V，并对其它下互联施加重置电压V重置的1/2电压。
从而，对选定单元10施加重置电压V重置，并从其擦除数据。另一方面，对通过上互联13和下互联12的未选定线和选定线指定的半选定单元施加重置电压V重置的1/2电压，从而禁止数据擦除。另外，对由上互联13和下互联12的未选定线指定的未选定单元施加0V，从而禁止数据擦除。
当执行对选定单元10的写入、读取和擦除时，在上互联13与下互联12的选定线和未选定线之间的电位差经半选定单元和未选定单元生成潜行电流。然而，如在第一至第三实施例中所述，该实施例的非易失性电阻变化元件具有整流功能并可以防止该潜行电流。
另外，该实施例涉及单个存储单元的技术，不依赖于存储单元连接方法，因此该实施例可应用于任何电路。
如上所述，该实施例可提供这样的非易失性电阻变化元件，其能够降低装置特性的损害和变化，并具有整流功能。
尽管描述了特定实施例，这些实施例仅以实例的方式示出，而不限制本发明的范围。实际上，这里所述的新颖的实施例可以以多种其它方式实施；另外，在不偏离本发明精神的情况下，可以进行在这里所述的实施例的形式中的各种省略、替换和变化。所附权利要求及其等同物旨在包括将落入本发明范围和精神内的这样的形式或修改。

Claims (21)

1.一种非易失性电阻变化元件，包括：
第一电极，其包括金属元素；
第二电极，其包括n型半导体；以及
第一层，形成在第一电极与第二电极之间，并包括半导体元素，所述第一层包括由与所述第一电极中包括的所述金属元素相同的金属元素制成的导体部分，并且所述导体部分与所述第二电极隔开。
2.根据权利要求1所述的元件，还包括在所述第一层与所述第二电极之间形成的第二层，其抑制所述导体部分的侵入。
3.根据权利要求1所述的元件，还包括在所述第一层和所述第二电极之间形成的第二层，所述第二层包括硅氧化物膜、硅氧氮化物膜以及硅氮化物膜之一。
4.根据权利要求2所述的元件，其中所述金属元素在所述第二层中的扩散系数小于第一层的扩散系数。
5.根据权利要求2所述的元件，其中所述第二层包括与所述第一层相同的材料，并且其在密度、悬挂键数目和缺陷数目之一中与包括半导体元素的所述第一层不同。
6.根据权利要求1所述的元件，其中所述第二电极中包括的n型半导体的杂质浓度不大于1×1018cm-3。
7.根据权利要求1所述的元件，其中所述第一层包括非晶硅、多晶硅、硅氧化物和硅氮化物中的一种。
8.根据权利要求1所述的元件，其中在所述第一电极中包含的所述金属元素包括Ag、Co、Ni、Ti、Cu和Al中的至少一种。
9.根据权利要求1所述的元件，还包括：
互联层，形成在所述第二电极的这样的表面上，该表面与其上形成包含所述半导体元素的所述第一层的表面相对；以及
第三电极，形成在所述互联层的与其上形成第二电极的表面相对的表面上，并包括n型半导体。
10.一种非易失性电阻变化元件，包括：
第一电极，其包括金属元素；
第二电极；以及
第一层，包含半导体元素，形成在所述第一电极与所述第二电极之间，所述第一层包括由与所述第一电极中包含的所述金属元素相同的金属元素制成的导体部分，并且所述导体部分与所述第二电极隔开，
其中，通过在所述第一电极与第二电极之间施加的重置电压执行将低阻状态变化到高阻状态的重置操作，以及
当在所述第一电极与所述第二电极之间从0V到重置电压扫描电压时，满足如下至少一条：
(1)在重置电压的1/10电压与重置电压之间的电流变化量的最大值不大于一数量级，以及
(2)在0V与重置电压的1/2电压之间的电流变化量的最大值小于在重置电压的1/2电压与重置电压之间的电流变化量的最大值。
11.根据权利要求10所述的元件，其中所述第二电极包括n型半导体。
12.根据权利要求10所述的元件，还包括在所述第一层与所述第二电极之间形成的第二层，
其中所述第一层包括由所述金属元素制成的导体部分，并且所述第二层抑制所述导体部分的侵入。
13.根据权利要求11所述的元件，还包括在所述第一层与所述第二电极之间形成的第二层，
其中所述第二层包括硅氧化物膜、硅氧氮化物膜以及硅氮化物膜中的一种。
14.根据权利要求12所述的元件，其中所述金属元素在所述第二层中的扩散系数小于第一层的扩散系数。
15.根据权利要求12所述的元件，其中所述第二层包括与所述第一层相同的材料，并且其在密度、悬挂键数目和缺陷数目之一中与所述第一层不同。
16.根据权利要求11所述的元件，其中所述第二电极中包括的n型半导体的杂质浓度不大于1×1018cm-3。
17.根据权利要求10所述的元件，其中所述第一层包括非晶硅、多晶硅、硅氧化物和硅氮化物中的一种。
18.根据权利要求10所述的元件，其中在所述第一电极中包含的所述金属元素包括Ag、Co、Ni、Ti、Cu和Al中的至少一种。
19.根据权利要求10所述的元件，还包括：
互联层，形成在所述第二电极的这样的表面上，该表面与其上形成半导体层的表面相对；以及
第三电极，形成在所述互联层的与其上形成第二电极的表面相对的表面上。
20.一种非易失性电阻变化元件，包括：
第一互联层；
第二互联层，其被形成为与所述第一互联层相交，并且其中在所述第二互联层的至少一侧上形成第一n型半导体层；
第一电极，形成在所述第一互联层与所述第二互联层之间，并包括金属元素；以及
第一层，形成在第一电极与第二互联层之间，并包括半导体元素，所述第一层包括由所述金属元素制成的导体部分，并且所述导体部分与所述第二互联层隔开。
21.根据权利要求20所述的元件，还包括第二n型半导体层，形成在所述第二互联层的与其上形成第一n型半导体层的表面相对的表面上。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6218388B2 (ja) * 2012-02-06 2017-10-25 アイメックＩｍｅｃ 自己絶縁型導電性ブリッジメモリデバイス
JP5937033B2 (ja) * 2013-03-22 2016-06-22 株式会社東芝 半導体装置、半導体装置の製造方法、および半導体装置の製造装置
US9018068B2 (en) * 2013-04-24 2015-04-28 Intermolecular, Inc. Nonvolatile resistive memory element with a silicon-based switching layer
US9000407B2 (en) * 2013-05-28 2015-04-07 Intermolecular, Inc. ReRAM materials stack for low-operating-power and high-density applications
JP6273184B2 (ja) 2014-09-03 2018-01-31 東芝メモリ株式会社 抵抗変化型記憶装置及びその製造方法
JP6386349B2 (ja) * 2014-11-19 2018-09-05 東芝メモリ株式会社 不揮発性記憶装置
JP2018163987A (ja) * 2017-03-24 2018-10-18 東芝メモリ株式会社 半導体記憶装置およびその製造方法
US11532786B2 (en) * 2018-11-16 2022-12-20 Tetramem Inc. Large-scale crossbar arrays with reduced series resistance

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101872836A (zh) * 2009-04-22 2010-10-27 中国科学院微电子研究所 一种电阻式非易失存储器件及其制作方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004281913A (ja) * 2003-03-18 2004-10-07 Sharp Corp 抵抗変化機能体およびその製造方法
JP4608875B2 (ja) * 2003-12-03 2011-01-12 ソニー株式会社 記憶装置
KR101051704B1 (ko) * 2004-04-28 2011-07-25 삼성전자주식회사 저항 구배를 지닌 다층막을 이용한 메모리 소자
NL1026379C2 (nl) * 2004-06-10 2005-12-14 Visser S Gravendeel Holding Houder voor het opkweken van biologisch materiaal.
JP4783070B2 (ja) * 2005-06-24 2011-09-28 シャープ株式会社 半導体記憶装置及びその製造方法
US20070008865A1 (en) * 2005-07-08 2007-01-11 Nanochip, Inc. High density data storage devices with polarity-dependent memory switching media
KR20070075812A (ko) * 2006-01-16 2007-07-24 삼성전자주식회사 스토리지 노드에 비정질 고체 전해질층을 포함하는 저항성메모리 소자
KR101275800B1 (ko) * 2006-04-28 2013-06-18 삼성전자주식회사 가변 저항 물질을 포함하는 비휘발성 메모리 소자
KR101159075B1 (ko) * 2006-06-27 2012-06-25 삼성전자주식회사 ｎ+ 계면층을 구비한 가변 저항 랜덤 액세스 메모리 소자
KR100738116B1 (ko) 2006-07-06 2007-07-12 삼성전자주식회사 가변 저항 물질을 포함하는 비휘발성 메모리 소자
US10134985B2 (en) 2006-10-20 2018-11-20 The Regents Of The University Of Michigan Non-volatile solid state resistive switching devices
JP2009141225A (ja) * 2007-12-07 2009-06-25 Sharp Corp 可変抵抗素子、可変抵抗素子の製造方法、不揮発性半導体記憶装置
US8097902B2 (en) * 2008-07-10 2012-01-17 Seagate Technology Llc Programmable metallization memory cells via selective channel forming
JP2010165950A (ja) * 2009-01-16 2010-07-29 Toshiba Corp 不揮発性半導体メモリ及びその製造方法
JP2010287683A (ja) * 2009-06-10 2010-12-24 Toshiba Corp 不揮発性記憶装置及びその製造方法
JP2011014640A (ja) * 2009-06-30 2011-01-20 Toshiba Corp 不揮発性半導体記憶装置
JP4908555B2 (ja) * 2009-08-05 2012-04-04 株式会社東芝 情報記録再生装置
JP4951044B2 (ja) * 2009-08-28 2012-06-13 株式会社東芝 不揮発性メモリ装置及びその製造方法
JP5543819B2 (ja) 2010-03-26 2014-07-09 株式会社東芝 抵抗変化素子、メモリセルアレイ、及び抵抗変化装置
US8558212B2 (en) * 2010-09-29 2013-10-15 Crossbar, Inc. Conductive path in switching material in a resistive random access memory device and control
US8487289B2 (en) * 2010-10-06 2013-07-16 Hewlett-Packard Development Company, L.P. Electrically actuated device
JP5547111B2 (ja) 2011-02-15 2014-07-09 株式会社東芝 不揮発性抵抗変化素子および不揮発性抵抗変化素子の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101872836A (zh) * 2009-04-22 2010-10-27 中国科学院微电子研究所 一种电阻式非易失存储器件及其制作方法

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