KR20190026959A - 전류 제한 엘리먼트를 갖는 비휘발성 메모리 디바이스 - Google Patents

전류 제한 엘리먼트를 갖는 비휘발성 메모리 디바이스 Download PDF

Info

Publication number
KR20190026959A
KR20190026959A KR1020197006413A KR20197006413A KR20190026959A KR 20190026959 A KR20190026959 A KR 20190026959A KR 1020197006413 A KR1020197006413 A KR 1020197006413A KR 20197006413 A KR20197006413 A KR 20197006413A KR 20190026959 A KR20190026959 A KR 20190026959A
Authority
KR
South Korea
Prior art keywords
layer
current
impedance
switching
resistive
Prior art date
Application number
KR1020197006413A
Other languages
English (en)
Other versions
KR102055531B1 (ko
Inventor
윤 왕
임란 하심
토니 치앙
Original Assignee
인터몰레큘러 인코퍼레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인터몰레큘러 인코퍼레이티드 filed Critical 인터몰레큘러 인코퍼레이티드
Publication of KR20190026959A publication Critical patent/KR20190026959A/ko
Application granted granted Critical
Publication of KR102055531B1 publication Critical patent/KR102055531B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • H01L27/2409—
    • H01L27/2436—
    • H01L27/2463—
    • H01L45/08—
    • H01L45/1233—
    • H01L45/1253—
    • H01L45/146—
    • H01L45/148—
    • H01L45/1616—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H10N70/023—Formation of switching materials, e.g. deposition of layers by chemical vapor deposition, e.g. MOCVD, ALD
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/884—Switching materials based on at least one element of group IIIA, IVA or VA, e.g. elemental or compound semiconductors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/50—Resistive cell structure aspects
    • G11C2213/56—Structure including two electrodes, a memory active layer and a so called passive or source or reservoir layer which is NOT an electrode, wherein the passive or source or reservoir layer is a source of ions which migrate afterwards in the memory active layer to be only trapped there, to form conductive filaments there or to react with the material of the memory active layer in redox way
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/76—Array using an access device for each cell which being not a transistor and not a diode

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

내부에 배치된 전류 제한 컴포넌트의 추가로 인해, 향상된 디바이스 스위칭 성능 및 수명을 갖는 저항성 스위칭 메모리 엘리먼트를 포함하는 비휘발성 메모리 디바이스를 형성하는 방법. 전류 제한 컴포넌트는 형성된 저항성 스위칭 메모리 엘리먼트의 스위칭 성능 및 수명을 향상시키도록 구성된 적어도 하나의 저항성 재료의 레이어를 포함한다. 형성된 전류 제한 레이어, 또는 저항성 레이어의 전기적 특성들은 비휘발성 메모리 디바이스에서 발견되는 형성된 저항성 스위칭 메모리 엘리먼트에서 고정된 직렬 저항을 부가함으로써 논리 상태 프로그래밍 ("설정" 및 "재설정") 단계들 동안 가변 저항 레이어를 통해 흐르는 전류를 낮추도록 구성된다. 저항성 스위칭 메모리 엘리먼트는 디지털 카메라들, 모바일 전화기들, 핸드헬드 컴퓨터들, 및 뮤직 플레이어들과 같은 다양한 전자 디바이스들에서 사용되는 고용량 비휘발성 메모리 집적 회로의 일부로서 형성될 수도 있다.

Description

전류 제한 엘리먼트를 갖는 비휘발성 메모리 디바이스{NONVOLATILE MEMORY DEVICE HAVING A CURRENT LIMITING ELEMENT}
이 출원은 2011년 7월 29일 출원된 "Nonvolatile Memory Device Having A Current Limiting Element" 라는 제목의 미국 가특허출원 제 61/513,355 호의 이익을 주장하고, 이는 참조에 의해 본원에 통합된다.
본 발명은 비휘발성 메모리 엘리먼트들에 관한 것이고, 보다 구체적으로는, 비휘발성 메모리 디바이스들에 사용되는 저항성 스위칭 메모리 엘리먼트들을 형성하는 방법들에 관한 것이다.
비휘발성 메모리 엘리먼트들은 지속성 저장이 요구되는 시스템에서 사용된다. 예를 들어, 디지털 카메라는 이미지들을 저장하기 위해 비휘발성 메모리 카드들을 사용하고, 디지털 뮤직 플레이어들은 오디오 데이터를 저장하기 위해 비휘발성 메모리를 사용한다. 비휘발성 메모리는 또한 컴퓨터 환경들에서 데이터를 지속적으로 저장하기 위해 사용된다.
비휘발성 메모리는 종종 전기적으로 소거가능한 프로그래머블 판독 전용 메모리 (EEPROM) 기술을 이용하여 형성된다. 이 유형의 비휘발성 메모리는 단자들에 대한 적합한 전압들의 인가에 의해 선택적으로 프로그래밍되거나 소거될 수 있는 플로팅 게이트 트랜지스터들을 포함한다.
제조 기술들이 향상됨에 따라, 점점 더 작은 치수들로 비휘발성 메모리 엘리먼트들을 제조하는 것이 가능하게 되고 있다. 하지만, 디바이스 치수들이 작아짐에 따라, 스케일링 이슈들 (scaling issues) 들이 전통적인 비휘발성 메모리 기술에 대해 시련들을 부과하고 있다. 이것은, 저항성 스위칭 비휘발성 메모리를 포함하는, 대안적인 비휘발성 메모리 기술들의 연구로 이끌었다.
저항성 스위칭 비휘발성 메모리는 상이한 저항들을 갖는 2 이상의 안정 상태들을 갖는 메모리 엘리먼트들을 사용하여 형성된다. 쌍안정 메모리는 2 개의 안정 상태들을 갖는다. 쌍안정 메모리 엘리먼트는 적합한 전압들 또는 전류들의 인가에 의해 고 저항 상태 또는 저 저항 상태에 놓일 수 있다. 메모리 엘리먼트를 하나의 저항 상태로부터 다른 저항 상태로 스위칭하기 위해 전압 펄스들이 통상적으로 사용된다. 메모리 셀에 저장된 데이터 비트의 값을 확인하기 위해 비파괴 판독 동작들이 수행될 수 있다.
금속 산화물 (MO) 막들로 형성된 천이 금속 산화물 스위칭 엘리먼트들에 기초한 저항성 스위칭 (resistive switching) 이 선보였다. 비록 이들과 같은 금속 산화물 (MO) 막들은 쌍안정성을 보이지만, 이들 막들의 저항 및/또는 고-대-저 저항 상태들의 비율은 종종 실용적인 비휘발성 메모리 디바이스 내에서의 이용에 불충분하다. 예를 들어, 금속 산화물 막의 저항 상태들은, 저항 상태 변화에서의 임의의 변화가 지각 가능하도록 시스템 (예를 들어, 메모리 디바이스 및 연관된 회로) 의 것에 비해 되도록이면 현저하여야 한다. 저항성 상태들에서의 차이에서의 변화는 저항성 스위칭 레이어의 저항에 관련되기 때문에, 신뢰가능한 비휘발성 메모리 디바이스를 형성하기 위해 저 저항 금속 산화물 막을 이용하기가 종종 어렵다. 예를 들어, 텅스텐과 같은 비교적 높은 저항 금속으로 형성된 도전성 라인들 (conductive lines) 을 갖는 비휘발성 메모리에서, 도전성 라인들의 저항은 금속 산화물 저항성 스위칭 엘리먼트의 저항이 충분히 높지 않은 경우 금속 산화물 저항성 스위칭 엘리먼트의 저항을 압도할 수도 있다. 이것은 쌍안정 금속 산화물 저항성 스위칭 엘리먼트의 상태를 감지하는 것이 어렵게 또는 불가능하게 만들 수도 있다. 유사한 이슈들이 다이오드들 및/또는 저항기들과 같은, 전류 스티어링 엘리먼트들 (current steering elements) 을 갖는 저항 스위칭 메모리 엘리먼트들의 통합으로부터 발생할 수도 있다. 저항성 스위칭 메모리 엘리먼트의 저항은 (적어도 그것의 고 저항 상태에서), 전류 스티어링 엘리먼트들의 저항에 비해 가급적이면 현저하여, 전류 스티어링 엘리먼트의 변화하지 않는 저항이 스위칭 메모리 엘리먼트의 저항보다 우세하지 않고, 따라서, 형성된 메모리 디바이스의 "온 (on)" 및 "오프 (off)" 상태들 (즉, 디바이스의 논리 상태들) 사이의 측정가능한 차이를 감소시키도록 하는 것이 바람직하다. 하지만, 직렬의 저항성 스위칭 메모리 엘리먼트들 및 전류 스티어링 엘리먼트들을 포함하는 회로에 전달될 수 있는 전력은 대부분의 종래 비휘발성 메모리 디바이스들 (예를 들어, CMOS 구동 디바이스들) 에서 통상적으로 제한되기 때문에, 회로에서 저항성 스위칭 메모리 엘리먼트들 및 전류 스티어링 엘리먼트들의 각각을, 이들 엘리먼트들의 각각에 걸친 전압 강하가 작고, 따라서 직렬 연결된 엘리먼트들의 저항이 전류로 하여금 고정되어 인가되는 전압 (예를 들어, ~2-5 볼트) 으로 인해 바람직하지 않은 레벨까지 감소하게 하지 않도록, 형성하는 것이 바람직하다.
비휘발성 메모리 디바이스 사이즈들이 축소됨에 따라, 메모리 칩의 전체 전력 소모 및 디바이스의 저항성 발열 및 인접 디바이스들 사이의 크로스-토크를 최소화하기 위해, 신뢰가능하게 "설정 (set)", "재설정 (reset)" 하고, 및/또는, 디바이스의 원하는 "온" 및 "오프" 상태들을 결정하기 위해 필요한 요구되는 전류들 및 전압들을 감소시키는 것이 중요하다.
또한, 비휘발성 메모리 디바이스 사이즈들이 축소됨에 따라, 메모리 엘리먼트들의 상태를 변화시키기 위해 사용되는 "설정" 및 "재설정" 전류들이, 칩 제어 회로를 위해 보다 높은 전압 트랜지스터들을 필요로 하도록 너무 크지 않을 필요성, 및 형성된 메모리 디바이스에서 발견되는 하나 이상의 레이어들의 전기적 또는 물리적 특성들을 변경하거나 그 특성들에 대한 손상을 최소화하할 필요성이 점점 증가하고 있다. 메모리 어레이에서 전류 운반 라인들을 통해 흐르는 큰 전류는 또한, 다른 상호연결된 디바이스들의 메모리 상태를 바람직하지 않게 변경 또는 방해하거나 어쩌면 인접하여 연결된 디바이스들의 부분들을 손상시킬 수 있고, 이는 저항성 열 이송으로 인해 그들 사이에 형성되는 상당한 양의 "크로스-토크 (cross-talk)" 로 인한 것이다.
따라서, 칩 전체 전력 소모를 감소시킬 뿐만 아니라 디바이스 수명을 향상시키고 인접하여 연결된 디바이스들 사이에 크로스-토크하는 가능성을 감소시키기 위한 노력으로 상호연결된 디바이스들의 각각의 논리 상태들을 감지 및 프로그래밍하기 위해 사용되는 필요한 전류를 제한 및/또는 감소시킬 필요성이 존재한다. 따라서, 디바이스를 "온" 및 "오프" 상태들 사이에서 변화시키기 위해 낮은 프로그래밍 전류들을 필요로 하는 비휘발성 메모리 디바이스를 형성하는 것이 바람직하다.
본 발명의 실시형태들은 일반적으로, 비휘발성 메모리 디바이스에 형성된 가변 저항 레이어와 전극들 중 적어도 하나 사이에 배치된 인터페이스 레이어 구조를 갖는 저항성 스위칭 비휘발성 메모리 디바이스에 관한 것이다. 저항성 스위칭 메모리 엘리먼트들은, 디지털 카메라들, 모바일 전화기들, 핸드헬드 컴퓨터들, 및 뮤직 플레이어들과 같은, 다양한 전자 디바이스들에서 사용될 수 있는, 고-용량 비휘발성 메모리 집적 회로의 부분으로서 형성될 수도 있다. 저항성 스위칭 비휘발성 메모리 디바이스는, 형성된 디바이스의 스위칭 전류들을 낮추는 것 및 디바이스의 형성 전압을 감소시키는 것, 및 하나의 형성된 디바이스로부터 다른 것으로의 성능 변화를 감소시키는 것과 같은, 비휘발성 메모리 디바이스의 성능을 조정하도록 구성되는, 패시베이션 구역, 인터페이스 커플링 구역, 및/또는 가변 저항 레이어 인터페이스 구역을 포함한다.
본 발명은 비휘발성 메모리 엘리먼트를 제공할 수도 있고, 이 비휘발성 메모리 엘리먼트는 제 1 전극 레이어, 제 2 전극 레이어, 제 1 전극 레이어와 제 2 전극 레이어 사이에 배치된 가변 저항 레이어를 포함하며, 여기서, 가변 저항 레이어의 전기적 저항의 크기는, 제 1 전압이 제 1 및 제 2 전극들에 걸쳐 인가될 때 가변 저항 레이어를 통해 제 1 전류가 전달될 때 저 저항 값에 대해 비교된 고 저항 값으로부터 적어도 5 배 만큼 감소되고, 가변 저항 레이어의 전기적 저항의 크기는, 가변 저항 레이어를 통해 제 1 전류보다 적은 전류가 전달될 때, 고 저항 값으로부터 상당히 변화되지 않으며, 제 1 전극 레이어와 가변 저항 레이어 사이에 배치된 저항성 레이어 및 제 1 전극 레이어와 제 2 전극 레이어 사이에 배치된 전류 스티어링 디바이스를 포함하고, 전류 스티어링 디바이스는 디바이스 저항을 가지고, 우선적으로 (preferentially) 전류가 제 1 전극 레이어와 제 2 전극 레이어 사이에 흐르도록 허용하고, 저항성 레이어의 전기적 저항은 0 보다 크고 제 1 전압을 제 1 전류로 나눈 것에 전류 스티어링 디바이스의 디바이스 저항을 뺀 것보다 작다.
본 발명의 실시형태들은, 비휘발성 메모리 엘리먼트를 형성하는 방법을 더 제공할 수도 있고, 이 방법은, 기판의 표면 위에 제 1 전극 레이어를 형성하는 것, 기판의 표면 위에 제 2 전극 레이어를 형성하는 것, 가변 저항 재료를 포함하는 가변 저항 레이어를 형성하는 것을 포함하고, 가변 저항 레이어는 제 1 및 제 2 전극 레이어들 사이에 배치되고, 가변 저항 레이어의 전기적 저항의 크기는 제 1 전압이 제 1 및 제 2 전극들에 걸쳐 인가될 때 가변 저항 레이어를 통해 제 1 전류가 전달될 때 저 저항 상태 값에 대해 비교된 고 저항으로부터 적어도 5 배 만큼 감소되고, 가변 저항 레이어의 전기적 저항의 크기는, 가변 저항 레이어를 통해 제 1 전류보다 적은 전류가 전달될 때, 고 저항 값으로부터 상당히 변화되지 않으며, 기판의 표면 위에 그리고 제 1 및 제 2 전극 레이어들 사이에 전류 스티어링 디바이스를 형성하는 것을 포함하고, 전류 스티어링 디바이스는 디바이스 저항을 가지고, 우선적으로 전류가 제 1 전극 레이어와 제 2 전극 레이어 사이에 흐르도록 허용하고, 기판의 표면 위에 그리고 제 1 및 제 2 전극 레이어들 사이에 저항성 레이어 재료를 포함하는 저항성 레이어를 형성하는 것을 포함하며, 저항성 레이어를 형성하는 것은, 저항성 레이어의 전기적 저항이, 0 보다 크고, 제 1 전압을 제 1 전류로 나눈 것에 전류 스티어링 디바이스의 디바이스 저항을 뺀 것보다 적도록, 저항성 레이어 재료의 저항률 (resistivity) 및/또는 저항성 레이어의 두께를 조정하는 것을 더 포함한다.
본 발명의 상기 기재된 특징들이 자세히 이해될 수 있는 방식으로, 상기 간단하게 요약된 본 발명의 보다 구체적인 설명이 실시형태들을 참조하여 주어질 수도 있고, 실시형태들의 일부는 첨부된 도면들에서 도시된다. 하지만, 첨부된 도면들은 오직 이 발명의 전형적인 실시형태들을 예시하고 따라서 그것의 범위를 제한하는 것으로 고려되어서는 아니되고, 본 발명에 대해 다른 동등하게 유효한 실시형태들을 인정할 수도 있다는 것을 유의하여야 한다.
도 1 은 본 발명의 일 실시형태에 따른, 저항성 스위칭 메모리 엘리먼트의 어레이를 나타낸다.
도 2a 는 본 발명의 일 실시형태에 따른, 메모리 디바이스의 개략적 표현이다.
도 2b 는 본 발명의 일 실시형태에 따른, 다이오드 타입 전류 스티어링 엘리먼트를 갖는 메모리 디바이스의 개략적 표현이다.
도 2c 는 본 발명의 일 실시형태에 따른, 메모리 디바이스의 어레이의 개략적 표현이다.
도 2d 는 본 발명의 일 실시형태에 따른, 메모리 디바이스의 어레이의 개략적 표현이다.
도 3a 는 비휘발성 메모리 디바이스에 배치된 표준 메모리 엘리먼트의 개략적 측단면도이다.
도 3b 는 도 3a 에 도시된 표준 메모리 엘리먼트에 형성된 전기 회로의 개략적 표현이다.
도 4a 는 본 발명의 일 실시형태에 따른, 가변 저항 레이어의 고 및 저 저항 I-V 커브들의 전류 (I) 대 전압 (V) 특성들을 나타내는 그래프이다.
도 4b 는 본 발명의 일 실시형태에 따른, 메모리 엘리먼트를 통해 바이폴라 타입 스위칭 펄스들을 전달하는 효과를 나타내는 전류 대 시간 플롯이다.
도 5a 는 본 발명의 일 실시형태에 따른, 비휘발성 메모리 디바이스에 배치된 메모리 엘리먼트의 개략적 측단면도이다.
도 5b 는 본 발명의 일 실시형태에 따른, 도 5a 에 도시된 메모리 엘리먼트에 형성된 전기 회로의 개략적 표현이다.
도 6 은 본 발명의 일 실시형태에 따른, 스위칭 또는 감지 전류가 저항성 레이어를 통해 전달될 때 전력 손실 대 저항성 레이어 임피던스의 크기를 나타내는 그래프이다.
도 7 은 본 발명의 일 실시형태에 따른, 스위칭 메모리 디바이스를 형성하는 프로세스의 개략적 묘사이다.
전술한 것은 본 발명의 실시형태들을 지향하지만, 본 발명의 다른 그리고 추가적인 실시형태들이 그것의 기본 범위로부터 벗어남이 없이 고안될 수도 있고, 그것의 범위는 첨부된 청구항들에 의해 결정된다.
본 발명의 실시형태들은 일반적으로, 내부에 배치된 전류 제한 컴포넌트의 추가로 인해, 향상된 디바이스 스위칭 성능 및 증가된 사용가능 수명을 갖는 저항성 스위칭 메모리 엘리먼트를 포함하는 비휘발성 메모리 디바이스를 형성하는 방법을 포함한다. 일 실시형태에서, 전류 제한 컴포넌트는 비휘발성 스위칭 메모리 디바이스에서, 형성된 저항성 스위칭 메모리 엘리먼트 내에 배치되는 적어도 하나의 저항성 재료의 레이어를 포함한다. 형성된 전류 제한 레이어, 또는 저항성 레이어의 전기적 특성들은 형성된 비휘발성 저항성 스위칭 메모리 디바이스에서 고정된 직렬 저항 (fixed series resistance) 을 부가함으로써 가변 저항 레이어를 통해 흐르는 전류를 낮추도록 구성된다. 저항성 레이어의 재료 및 전기적 특성들이, "전기적 형성 (electrical forming)" 프로세스와 같은 종종 고 전류 "번-인 (burn-in)" 타입 디바이스 준비 단계들 동안, 그리고 또한, 비휘발성 저항성 스위칭 메모리 디바이스의 정규 반복 동작 동안, 열화 또는 브레이크다운 (breakdown) 되지 않도록, 저항성 레이어를 형성하는 것이 일반적으로 바람직하다. 통상적으로, 비휘발성 저항성 스위칭 메모리 디바이스들은, 디지털 카메라들, 모바일 전화기들, 핸드헬드 디바이스들, 및 뮤직 플레이어들과 같은, 다양한 전자 디바이스들에서 사용될 수 있는, 고-용량 비휘발성 메모리 집적 회로의 부분으로서 형성될 수도 있다.
적어도 하나의 저항성 스위칭 메모리 엘리먼트 (112) 를 각각 일반적으로 포함하는, 비휘발성 저항성 스위칭 메모리 디바이스들 (200) (이하, 스위칭 메모리 디바이스 (200)) 의 예시적인 메모리 어레이 (100) 가 도 1 에 도시된다. 메모리 어레이 (100) 는 보다 큰 메모리 디바이스 또는 시스템 온 칩 타입 디바이스와 같은 다른 집적 회로 구조의 부분일 수도 있다. 판독 (read) 및 기입 (write) 회로는, 본원에서 일반적으로 전극들 (102 및 118) 로서 지칭되고 메모리 엘리먼트 (200) 로부터 데이터를 판독하고 메모리 엘리먼트 (200) 에 데이터를 기입하기 위해 사용되는, 워드-라인들 및 직교하는 비트-라인들을 이용하여 스위칭 메모리 디바이스 (200) 에 연결된다. 전극들 (102 및 118) 은 일반적으로, 스위칭 메모리 디바이스들 (200) 의 어레이에서 원하는 기능을 각각 갖는 하나 이상의 도전성 레이어들 (conductive layers) 을 포함한다. 일부 구성들에서, 전극들 (102 및 118) 은 각각 2 이상의 도전성 레이어들을 포함하고, 여기서, 제 1 도전성 레이어는 다중 스위칭 메모리 디아비스 (200) 를 상호연결하기 위해 사용되고 제 2 도전성 레이어는 각각의 스위칭 메모리 디바이스 (200) 에 배치되어 스위칭 메모리 디바이스 (200) 에서 인접하는 컴포넌트들에 대한 바람직한 전기적 인터페이스 (예를 들어, 바람직한 일 함수) 를 제공한다. 개별 스위칭 메모리 디바이스들 (200) 또는 스위칭 메모리 디바이스들 (200) 의 그룹들은 워드-라인들 및 비트-라인들, 또는 전극들 (102 및 118) 의 적절한 셋트들을 이용하여 액세스 될 수 있다. 스위칭 메모리 디바이스 (200) 에서의 메모리 엘리먼트들 (112) 은 도 1 에서 개략적으로 나타난 바와 같이 재료들의 하나 이상의 레이어들 (114) 로부터 형성될 수도 있다. 또한, 메모리 어레이 (100) 와 같은 메모리 어레이들은 멀티레이어 메모리 어레이 구조들을 만들기 위해 수직적 방식으로 적층될 수 있다. 메모리 어레이를 형성하기 위한 저항성 스위칭 메모리 엘리먼트들의 사용은 단지 예시적인 것이고, 당해 기술분야에서 통상의 지식을 가진 자 (이하, '당업자' 라 함) 는, 형성된 디바이스들이, 본원에 설명된 발명의 기본 범위로부터 일탈함이 없이 다른 디바이스 애플리케이션들에서 사용될 수도 있다는 것을 이해할 것이다.
도 2a 는, 양자 모두 전극들 (102 및 118) 사이에 배치되는 메모리 엘리먼트 (112) 및 선택적 전류 스티어링 디바이스 (216) 를 포함하는 스위칭 메모리 디바이스 (200) 의 일예를 개략적으로 나타낸다. 일 구성에서, 전류 스티어링 디바이스 (216) 는, 전극 (102) 과 메모리 엘리먼트 (112) 사이에, 또는, 전극 (118) 과 메모리 엘리먼트 (112) 사이에 배치되는 p-n 접합 다이오드, p-i-n 다이오드, 트랜지스터, 또는 다른 유사한 디바이스와 같은 개재하는 전기적 컴포넌트이다. 일예에서, 전류 스티어링 디바이스 (216) 는, 메모리 엘리먼트가 판독하도록 선택되지 않을 때 메모리 엘리먼트 (112) 를 통해 상이한 방향들로 전류가 흐르도록 허용하거나 억제하도록 구성되는, 2 이상의 도핑된 실리콘 레이어들과 같은, 2 이상의 반도체 재료의 레이어들을 포함할 수도 있다.
도 2b 는, 순방향 ("I+") 으로 메모리 디바이스 (200) 를 통해 전류가 흐르도록 우선적으로 허용하거나 상기 다른 방식으로 최소로 억제하는 다이오드 타입 전류 스티어링 디바이스 (216) 및 메모리 엘리먼트 (112) 를 포함하는 스위칭 메모리 디바이스 (200) 를 개략적으로 나타낸다. 하지만, 전류 스티어링 디바이스 (216) 의 설계로 인해, 감소된 전류는 전극들 (102 및 118) 에 대한 역방향 바이어스의 인가에 의해 디바이스를 통해 반대 방향으로 또한 흐를 수 있다.
도 2c 는 고-용량 비휘발성 메모리 집적 회로의 부분을 형성하기 위해 함께 연결되는 스위칭 메모리 디바이스들 (200) 의 어레이를 개략적으로 나타낸다. 개별 스위칭 메모리 디바이스들 (200) 의 각각은, 상기 언급한 바와 같이 전극들 (102 및 118) 의 적어도 일부분을 포함할 수도 있는, 이산 (discrete) 워드-라인들 및 비트-라인들의 적절한 셋트들을 이용하여 액세스될 수 있다. 도 2c 에서 도시된 바와 같이, 스위칭 메모리 디바이스들 (200) 의 각각은 전극들 (102) 중 적어도 하나 및 전극들 (118) 중 적어도 하나에 연결되는 메모리 엘리먼트 (112) 및 전류 스티어링 디바이스 (216) (예를 들어, 다이오드 타입) 를 포함한다. 전극들 (102 및/또는 118) 은 일반적으로, 위에 메모리 디바이스들 (200) 의 어레이가 형성되는 메모리 칩의 주변부에서 연결되는 회로에 의해 바이어스된다.
도 2d 는 고-용량 비휘발성 메모리 집적 회로의 부분을 형성하기 위해 함께 연결되는 스위칭 메모리 디바이스 (200) 의 어레이의 다른 실시형태를 개략적으로 나타낸다. 도 2d 에 도시된 바와 같이, 전형적인 MOS 타입 트랜지스터와 같은 전류 스티어링 디바이스 (216) 가, 워드-라인들, 비트-라인들 및 별개의 소스-라인들 (119) 의 적절한 셋트의 이용에 의해 메모리 엘리먼트 (112) 를 통해 전류를 선택적으로 전달 (deliver) 하기 위해 사용된다. 도 2d 에서 도시된 바와 같이, 스위칭 메모리 디바이스들 (200) 의 각각은 전극들 (102) 중 적어도 하나, 전극들 (118) 중 적어도 하나, 및 소스 라인들 (119) 중 적어도 하나에 연결되는 전류 스티어링 디바이스 (216) (예를 들어, 트랜지스터) 및 메모리 엘리먼트 (112) 를 포함한다. 소스-라인들 (119) 은 일반적으로, 전류 스티어링 디바이스에서의 트랜지스터가 턴온될 때 메모리 엘리먼트 (112) 에 원하는 양의 전류를 제공하도록 구성되는 하나 이상의 패터닝된 도전성 레이어들 (예를 들어, 금속) 을 포함한다. 전극들 (102), 전극들 (118), 및 소스-라인들 (119) 은 통상적으로, 위에 메모리 디바이스들 (200) 의 어레이가 형성되는 메모리 칩의 주변부에 연결되는 회로에 의해 바이어스된다.
판독 동작과 같은 동작 동안, 스위칭 메모리 디바이스 (200) 에서의 메모리 엘리먼트 (112) 의 상태는, 전극들 (102 및 118) 의 적절한 셋트에, +0.5 볼트 (V) 를 인가하는 것과 같이, 감지 전압 (sensing voltage) (즉, "판독" 전압 (VREAD) (도 4a)) 을 인가함으로써 감지될 수 있다. 그것의 이력에 따라, 이러한 식으로 어드레스되는 메모리 엘리먼트는 고 저항 상태 (high resistance state; HRS) 또는 저 저항 상태 (low resistance state; LRS) 중 어느 일방에 있을 수도 있다. 메모리 엘리먼트 (112) 의 저항은 따라서, 무슨 디지털 데이터가 메모리 엘리먼트 (112) 에 의해 저장되고 있는지를 결정한다. 메모리 엘리먼트 (112) 가 예를 들어 고 저항 상태에 있는 경우, 메모리 엘리먼트는 논리 "0 (zero)" (즉, "0" 비트) 를 포함한다고 말해질 수도 있다. 한편, 메모리 엘리먼트가 저 저항 상태에 있는 경우, 메모리 엘리먼트는 논리 "1 (one)" (즉, "1" 비트) 를 포함한다고 말해질 수도 있다. 기입 동작 동안, 메모리 엘리먼트의 상태는 전극들 (102 및 118) 의 적절한 셋트에 대한 적합한 기입 신호들의 인가에 의해 변화될 수 있다.
몇몇 실시형태들에서, 메모리 엘리먼트 (112) 는 바이폴라 스위칭을 이용하고, 여기서, 반대 극성 설정 및 "재설정" 전압들이 고 및 저 저항 상태들 사이에서 메모리 엘리먼트의 저항을 변경하기 위해 이용된다. 도 4a 는 저-저항-상태 (LRS) 및 고-저항-상태 (HRS) 이들 2 개의 쌍안정 저항성 상태들을 갖는 메모리 엘리먼트 (12) 의 저-저항-상태 (LRS) 및 고-저항-상태 (HRS) 곡선들의 일예의 전류 (I) 대 전압 (V) 의 로그-로그 플롯을 개략적으로 나타낸다. 도 4a 에 도시된 전압 레벨들 (VSET 및 VRESET) 은 메모리 엘리먼트 (112) 의 내용들을 "설정" 및 "재설정" 하기 위해 이용되는 통상적인 임계 값들을 나타낸다. 일예에서, 초기에, 메모리 엘리먼트 (112) 는 고 저항 상태에 (예를 들어, 논리 "0" 을 저장하고) 있을 수도 있다. 메모리 엘리먼트 (112) 의 고 저항 상태는 전극들 (102 및 118) 을 이용하여 판독 및 기입 회로 (150) (도 2a) 에 의해 감지될 수 있다. 예를 들어, 판독 및 기입 회로는 메모리 엘리먼트 (112) 에 판독 전압 (VREAD) 을 인가할 수도 있고, 메모리 엘리먼트 (112) 를 통해 흐르는 결과적인 "오프" 전류 (IOFF) 를 감지할 수 있다. 메모리 엘리먼트 (112) 에 논리 "1" 을 저장하는 것이 소망될 때, 메모리 엘리먼트 (112) 는 그것의 저-저항 상태로 놓일 수 있다. 이것은 전극들 (102 및 118) 에 걸쳐 "설정" 전압 (VSET) (예를 들어, -1V 내지 -4V) 을 인가하기 위해 판독 및 기입 회로 (150) 를 이용함으로써 달성될 수도 있다. 일 구성에서, 메모리 엘리먼트 (112) 에 네거티브 (negative) VSET 전압을 인가하는 것은 메모리 엘리먼트 (112) 로 하여금 그것의 저 저항 상태로 스위칭하게 한다. 메모리 엘리먼트 (112) 의 저항성 상태에서의 변화는, 디바이스가 역 바이어스될 때, 저항성 스위칭 레이어, 또는 가변 저항 레이어 (206) (도 3a 또는 도 5a) 에서, 트랩들 (즉, "중재된 트랩 (trap-mediated)"), 또는 결함들의 재분포 또는 채움으로 인한 것일 수도 있다. 메모리 엘리먼트 (112) 에 배치되는 가변 저항 레이어 (206) 또는 쌍안정 저항 레이어는 적어도 2 개의 쌍안정 저항성 상태들 (예를 들어, 저-저항-상태 (LRS), 고-저항-상태 (HRS)) 를 일반적으로 가질 것이다. 가변 저항 레이어 (206) 의 증착 또는 초기 번-인 또는 형성 동안 통상적으로 형성되는 결함들 (defects) 또는 트랩들 (traps) 은 종종 형성된 가변 저항 레이어 (206) 에서 발견되는 비-화학량론적 물질 조성에 의해 형성된다. VSET 및 VRESET 은 본원에서 "스위칭 전압들" 로서 일반적으로 지칭된다.
메모리 엘리먼트 (112) 의 저 저항 상태는 판독 및 기입 회로 (150) 를 이용하여 감지될 수 있다. 판독 전압 (VREAD) 이 저항성 스위칭 메모리 엘리먼트 (112) 에 인가될 때, 판독 및 기입 회로 (150) 는, 메모리 엘리먼트 (112) 가 그것의 저 저항 상태에 있다는 것을 나타내는, 상대적으로 높은 "온" 전류 값 (ION) 을 감지할 것이다. 메모리 엘리먼트 (112) 에 논리 "0" 을 저장하는 것이 소망될 때, 메모리 엘리먼트는, 메모리 엘리먼트 (112) 에 포지티브 (positive) "재설정" 전압 (VRESET) (예를 들어, +1V 내지 +5V) 을 인가함으로써 그것의 고 저항 상태에 다시 한번 놓일 수 있다. 판독 및 기입 회로가 VRESET 을 메모리 엘리먼트 (112) 에 인가할 때, 메모리 엘리먼트 (112) 는 그것의 고 저항 상태로 진입한다. "재설정" 전압 (VRESET) 이 메모리 엘리먼트 (112) 로부터 제거될 때, 메모리 엘리먼트 (112) 는 판독 전압 (VREAD) 이 인가될 때 다시 한번 높은 저항에 의해 특성화될 것이다. 메모리 엘리먼트 (112) 의 프로그래밍에 전압 펄스들이 이용될 수 있다. 예를 들어, 1 미크로세컨드 (ms) 내지 1 나노세컨드 (ns) 스퀘어 또는 사다리꼴 형상의 펄스가 메모리 엘리먼트 (112) 를 스위칭하기 위해 이용될 수 있다. 몇몇 실시형태들에서, 메모리 엘리먼트 (112) 를 스위칭하기 위해 필요한 시간의 양에 의존하여 펄스의 길이를 조정하는 것이 바람직할 수도 있다. 일예에서, "설정" 및 "재설정" 펄스들은 각각 길이가 약 10ns 이다. 본원에서 메모리 엘리먼트 (112) 의 논의는 주로 바이폴라 스위칭 예들을 제공하지만, 메모리 엘리먼트 (112) 의 일부 실시형태들은 단극성 스위칭을 이용할 수도 있고, 여기서, "설정" 및 "재설정" 전압들은 본원에서 설명된 발명의 범위로부터 벗어남이 없이 동일 극성을 가진다.
논리 "0" 과 논리 "1" 상태들 사이에 측정가능한 차이를 제공하기 위해, ION 및 IOFF 전류들이 적어도 5 배의 차이 (예를 들어, 전류 비율 ION/IOFF≥5) 를 가지도록 가변 저항 레이어 (206) 및 다른 메모리 엘리먼트 (112) 를 형성하는 것이 통상적이다. 일예에서, 논리 "0" 와 논리 "1" 상태들 사이의 차이는 적어도 1 차의 크기 (예를 들어, 전류 비율 ION/IOFF≥10) 이다. 다르게 말하면, 가변 저항 레이어 (206) 의 전기적 저항들의 비율은, 고 저항 상태로부터 저 저항 상태로 스위칭할 때 적어도 5 내지 10 배만큼 감소된다. 예를 들어, 디바이스에서 전극들 (102 및 118) 에 걸쳐 VREAD 판독 전압을 인가할 때 고 저항 상태에서의 가변 저항 레이어 (206) 의 전기적 저항은 저 저항 상태의 전기적 저항보다 적어도 5 내지 10 배 더 크다.
이용을 위해 메모리 엘리먼트 (112) 를 준비하는 노력에서, 디바이스를 "번-인" 하기 위해 전극들 (102, 118) 에 걸쳐 적어도 한번 형성 전압 (VFORM) 을 인가하는 것이 통상적이다. 통상적으로 VRESET 및 VSET 전압들보다 상당히 더 큰 형성 전압 (forming voltage) 의 인가는, 디바이스 제조 프로세스 동안 가변 저항 레이어 (206) 내에 형성되는 결함들이 형성된 레이어의 다양한 영역들 내에서 이동, 정렬, 및/또는 집합하게 하여, 가변 저항 레이어 (206) 가 메모리 엘리먼트의 수명 전체에 걸쳐 "온" 및 "오프" 저항성 상태들 사이에서 일관되게 그리고 신뢰가능하게 스위치하게끔 한다. 일 구성에서, 형성 전압은 VRESET 또는 VSET 전압보다 약 1 내지 약 5 배 사이 더 크다. 일예에서, 형성 전압은 VRESET 또는 VSET 전압보다 약 1.4 내지 약 2.5 배 사이에서 더 크다. 일예에서, 형성 전압은 약 3 내지 약 7 볼트 사이이다. 하지만, 디바이스가 그것의 수명 전체에 걸쳐 소망되는 바와 같이 수행할 것을 보장하기 위해 형성 전압의 인가는 전혀 요구되지 않도록, 메모리 엘리먼트 (112) 를 형성하는 것이 몇몇 경우들에서 바람직하다는 것이 주목된다.
도 3a 는 기판 (201) 위에 형성되는 메모리 엘리먼트 (112) 및 전류 스티어링 디바이스 (216) (예를 들어, 다이오드) 를 포함하는 표준 비최적화된 스위칭 메모리 디바이스 (200A) 의 개략적 측단면도이다. 이 구성에서, 메모리 엘리먼트 (112) 는 일반적으로, 상부 전극 (102), 가변 저항 레이어 (206), 및 중간 전극 (210) 을 포함한다. 도 3b 는 도 3a 에서 도시된 스위칭 메모리 디바이스 (200A) 에서 형성된 전기 회로를 개략적으로 나타낸다. 도 3b 에 도시된 바와 같이, 표준 스위칭 메모리 디바이스 (200A) 내의 전기 회로는, 상부 전극 (102) 에서 재료 레이어(들)에 의해 형성된 상부 전극 임피던스 (즉, 저항 (RTEL)), 가변 저항 레이어 (206) 에서 재료 레이어(들)에 의해 형성된 가변 저항 레이어 임피던스 (즉, 저항 (RVR)), 중간 전극 (210) 에서 재료 레이어(들)에 의해 형성된 중간 전극 임피던스 (즉, 저항 (RIEL)), 전류 스티어링 디바이스 (216) 에서 재료 레이어(들)에 의해 형성된 전류 스티어링 디바이스 임피던스 (즉, 저항 (RCSD)), 및 저부 전극 (118) 에서 재료 레이어(들)에 의해 형성된 저부 전극 임피던스 (즉, 저항 (RBEL)) 를 포함한다. 전극들 (102, 210 및 118) 은, 메모리 어레이 (100) 에서 상호연결된 디바이스들 사이에 형성되는 회로 저항을 최소화하기 위해 고 도전성 반도체 재료 (예를 들어, p-타입 폴리실리콘, n-타입 폴리실리콘) 및/또는 금속 (예를 들어, TiN, Al, W) 과 같은 도전성 재료로부터 일반적으로 형성된다. 가변 저항 레이어 (206) 는, 적어도 2 이상의 안정적인 저항성 상태들 사이에서 스위칭될 수 있는 금속 산화물 재료 또는 다른 유사한 재료와 같은 유전체 재료일 수 있다. 전극 (102) 과 가변 저항 레이어 (206) 사이에 형성된 접촉 저항과 같은, 스위칭 메모리 디바이스에서의 다양한 레이어들 사이의 접촉 저항들은 회로의 논의의 복잡함을 감소시키는 것을 돕기 위해 무시할 수 있다고 가정되는 것에 유의할 것이다. 전류 스티어링 디바이스 (216) 는 형성된 메모리 디바이스 (200A) 를 통한 전류의 흐름을 제어하도록 구성되는 2 개 이상의 반도체 재료의 레이어들을 포함할 수도 있지만, 전류 스티어링 디바이스 (216) 에서의 컴포넌트들의 각각의 저항은 논의의 복잡함을 최소화하기 위해 본원에서 개별적으로 논의되지 않고, 따라서, 전체 전류 스티어링 디바이스 저항 (RCSD) 는 전류 스티어링 디바이스 (216) 의 전체 임피던스를 표현하기 위해 이용된다.
상기 언급된 바와 같이, 도 4a 는 저-저항-상태 (LRS) 및 고-저항-상태 (HRS) 이들 2 개의 쌍안정 저항성 상태들을 갖는 메모리 엘리먼트 (112) 의 저-저항-상태 (LRS) 및 고-저항-상태 (HRS) 곡선들, 또는 부하 라인들의 전류 (I) 대 전압 (V) 의 로그-로그 플롯을 개략적으로 나타낸다. 도 4a 에 도시된 바와 같이, 전극들 (102 및 118) 사이에 인가되는 전압을 VSET (예를 들어, -3 볼트) 와 VRESET (예를 들어, +4 볼트) 사이에서 스위핑 (sweeping) 함으로써, 디바이스가 저 저항 상태에 있는 동안, LRS 곡선이 형성될 수 있고, 전극들 (102 및 118) 사이에 인가되는 전압을 VSET 와 VRESET 사이에서 스위핑함으로써, 디바이스가 고 저항 상태에 있는 동안, HRS 곡선이 형성될 수 있다. 상기 언급한 바와 같이, 형성된 가변 저항 레이어 (206) 의 물리적 및 전기적 특성들에 의존하여, VSET 이 인가될 때 "설정" 동작 동안 HRS 로부터 LRS 로 스위칭할 것이고, 가변 저항 레이어 (206) 는 VRESET 이 인가될 때 "재설정" 동작 동안 LRS 로부터 HRS 로 스위칭할 것이다.
도 4b 는, 본 발명의 일 실시형태에 따른 스위칭 메모리 디바이스에 전달되는, 펄스들 (401-406) 에 의해 도시되는 바와 같이, 복수의 바이폴라 타입 "설정" 및 "재설정" 스위칭 펄스들에 대한 전류 대 시간의 플롯이다. 일예에서, 도 4b 에 도시된 바와 같이, 디바이스 프로그래밍 단계는 "설정" 스위칭 펄스 (411), "재설정" 스위칭 펄스 (413), 및 2 개의 "감지" 펄스들 (412) 의 전달을 포함할 수도 있다. 메모리 엘리먼트 (112) 가 고 저항 상태 (HRS) 로부터 저 저항 상태 (LRS) 로 그리고 그 역으로 신뢰가능하게 스위칭하는 것을 보장하기 위해, "설정" 스위칭 펄스 (411) 가, 가변 저항 레이어 (206) 가 고 저항 상태 (예를 들어, 2.5MΩ) 로부터 저 저항 상태 (예를 들어, <<250kΩ) 로 스위칭하게 하기 위해 가변 저항 레이어 (206) 를 통해 흐르기 위해 필요한 최소 전류로서 정의되는, 최소 "설정" 전류 (IMSC) 보다 큰 전류를 생성하는 것을 보장하여야만 한다. 일예에서, 가변 저항 레이어 (206) 의 고 및 저 저항 상태들은 각각 약 2.5MΩ 및 약 100kΩ 일 수도 있다.
유사하게, 메모리 엘리먼트 (112) 가 저 저항 상태로부터 고 저항 상태로 신뢰가능하게 스위칭하는 것을 보장하기 위해, "재설정" 스위칭 펄스 (413) 는, 가변 저항 레이어 (206) 가 저 저항 상태로부터 고 저항 상태로 스위칭하게 하기 위해 가변 저항 레이어 (206) 를 통해 흐르기 위해 필요한 최소 전류로서 정의되는, 최소 "재설정" 전류 (IMRC) 보다 큰 전류 레벨에서 일반적으로 전달될 것이다. 최소 "설정" 전류 (IMSC) 및 최소 "재설정" 전류 (IMRC) 는 가변 저항 레이어 (206) 에서의 재료의 물리적 및/또는 전기전 특성들에 관련되고, 따라서, 가변 저항 레이어 (206) 의 재료(들) 및/또는 물리적 특성들 (예를 들어, 두께) 의 신중한 선택에 의해서 그리고 형성된 레이어에 대해 다양한 포스트-프로세싱 단계들을 수행함으로써 조정될 수도 있다. 일예에서, 레이어 형성 프로세스 동안 가변 저항 레이어 (206) 에서 발견되는 재료(들)의 화학량론 (예를 들어, HfO1.7 vs. HfO2) 을 조정하는 등에 의해, 형성된 가변 저항 레이어 (206) 에서의 결함들의 수를 제어함으로써, 최소 스위칭 전류들이 조정될 수 있다.
도 4a 를 참조하면, 일예에서, "설정" 스위칭 펄스 (411) 가 표준 스위칭 메모리 디바이스 (200A) 를 통해 전달될 때, 스위칭 메모리 디바이스는 화살표 (421) 에 의해 도시된 바와 같이, 고-저항-상태 (HRS) 로부터 저-저항-상태 (LRS) 로 스위칭할 것이다. 스위칭 메모리 디바이스를 통해 흐르는 전류는, 가변 저항 레이어 (206) 의 저항 (RVR) 에서의 변화로 인해, "설정" 동작 동안 초기 "설정" 전류 (IA) 로부터 최종 "설정" 전류 (IB) 로 시프트 (shift) 할 것이라는 것에 주목할 것이다. 초기 "설정" 전류 (IA) 는 통상적으로 상기 논의된 최소 "설정" 전류 (IMSC) 와 동일할 것이다.
대안적으로, "재설정" 스위칭 펄스 (413) 가 표준 스위칭 메모리 디바이스 (200A) 를 통해 전달될 때, 스위칭 메모리 디바이스는, 화살표 (422) 에 의해 도시된 바와 같이, 저-저항-상태 (LRS) 로부터 고-저항-상태 (HRS) 로 스위칭할 것이다. 스위칭 메모리 디바이스를 통해 흐르는 전류는, 가변 저항 레이어 (206) 의 저항 (RVR) 에서의 변화로 인해, "재설정" 동작 동안 초기 "재설정" 전류 (IC) 로부터 최종 "재설정" 전류 (ID) 로 시프트할 것이라는 것에 주목할 것이다.
도 4b 를 참조하면, 일예에서, 스위칭 펄스 (401) 와 같은 "설정" 스위칭 펄스 (411) 는 저 저항 상태 또는 논리 "1" 상태를 형성하기 위해 표준 스위칭 메모리 디바이스 (200A) 를 통해 전달된다. 이 경우에, "설정" 전압 (VSET) 이 전극들 (102 및 118) 에 걸쳐 인가되고, 이는 메모리 엘리먼트 (200A) 에서 발견되는 전기적 컴포넌트들의 임피던스로 인해, 표준 스위칭 메모리 디바이스 (200A) 를 통해 흐를 제 1 "설정" 전류 (I1) 를 생성한다. 제 1 "설정" 전류 (I1) 는 인가된 "설정" 전압 (VSET) 에 표준 스위칭 메모리 디바이스 (200A) 의 임피던스들의 합을 나눈 것과 동일하다. 따라서, 일예에서, 제 1 "설정" 전류 (I1) 는 다음과 동일할 수도 있다.
I1 = VSET/(RTEL + RVR + RIEL + RCSD + RBEL).
표준 스위칭 메모리 디바이스 (200a) 에 포함된 엘리먼트들에 대한 대부분의 손상은 일반적으로 스위칭 메모리 디바이스를 통해 최대 전류가 전달될 때 발생할 것이기 때문에, 도 4b 에서 개략적으로 도시된 펄스 (411) 는 "설정" 동작의 나중 단계들에 집중되고, 따라서, 스위칭 펄스 (411) "설정" 의 나중 단계들 동안 달성되는 제 1 "설정" 전류 (I1) 는 일반적으로 최종 "설정" 전류 (IB) 와 동일할 것이다. 일반적으로, 제 1 "설정" 전류 (I1) 는 "설정" 펄스 (411) 가 전극들 (102 및 118) 에 걸쳐 인가되는 시간 동안 변화할 것이다. 제 1 "설정" 전류 (I1) 는 HRS 로부터 LRS 로 스위칭함에 따라 재료의 전기적 특성들로 인해 형성되는 저 전류 구역 (409) 을 가질 수도 있고, 또한 상기 논의된 바와 같이 최종 "설정" 전류 구역을 가질 수도 있다. 따라서, 디바이스에서의 전력 손실을 감소시킬 필요성으로 인해, 전극들의 실제 임피던스는 일반적으로 작고, 가변 저항성 레이어 (206) 의 임피던스는 논리 "1" 상태를 달성하기 위해 "설정" 동작의 끝에서 바람직하게 낮고 (예를 들어, I1=IB), 전류 스티어링 디바이스의 임피던스는 회로를 지배할 것이며 (예를 들어, RCSD >> RTEL + RIEL + RBEL + RVR), 이 상태에서 회로의 임피던스는 전류 스티어링 디바이스의 임피던스 (예를 들어, RCSD) 와 대략 동일하다. 따라서, 스위칭 펄스 (401) 에 의해 형성된 "설정" 전류 (I1) 의 크기는 최대 전류, 또는 부하 전류 (IL) 와 동일할 것이고 (도 4b), 이는 "설정" 전압을 전류 스티어링 디바이스의 임피던스로 나눈 것과 대략 동일하다 (즉, I1 = IL = ~VSET/RCSD). "설정" 전류 (I1) 과 최소 전류 (IMSC) 사이의 차이는 디바이스로 하여금 논리 "1" 상태로 신뢰가능하게 스위치하게 하기 위해 필요한 것보다 훨씬 더 크다는 것을 주목할 것이다. 하지만, 실제로, 표준 타입 스위칭 메모리 디바이스 (200A) 를 통해 전달되는 높은 전류들은 메모리 엘리먼트 컴포넌트들을 영원히 손상시킬 수 있고, 인접하여 연결된 디바이스들 사이에 크로스-토크가 발생하게 한다는 것이 발견되었다. "설정" 전류의 크기는, 메모리 엘리먼트의 저항을 저 저항 상태로 "설정" 하기 위해 전류 스티어링 엘리먼트 (216) 가 역 바이어스될 필요가 있는 바이폴라 스위칭 애플리케이션들에 대해 특히 중요하다. 이 경우에, 전류 스티어링 디바이스 (216) 를 통해 고 전류를 구동하는 행위는, 비-순방향에서, 전류 스티어링 엘리먼트 (216) 와 메모리 엘리먼트 (112) 를 형성하기 위해 사용된 재료 레이어들을 브레이크다운, 그 레이어들 내에 열을 발생, 종국적으로 그 레이어들을 손상시킬 수 있고, 이는 전류 스티어링 엘리먼트의 및/또는 메모리 엘리먼트의 유효 수명을 감소시킬 것이다. 전류 스티어링 디바이스 (216) 는 "설정" 동작 (예를 들어, "온" 상태로 스위치) 동안 표준 스위칭 메모리 디바이스 (200A) 에서 주 전압 강하를 제공하기 때문에, 전류 스티어링 디바이스 (216) 는 종종, 신뢰가능하게 가변 저항 레이어 (206) 로 하여금 스위치하도록 하기 위해 그것의 브레이크다운 전압 (breakdown voltage) 부근에서 동작하도록 요구된다는 것이 발견되었다. 이 체제에서의 전류 스티어링 디바이스 (216) 의 적용은 그것의 임피던스로 하여금 형성된 레이어에서의 재료들에 대한 손상으로 인해 시간에 걸쳐 떨어지게 할 것이다. 통상적으로, 손상되지 않은 역 바이어스된 다이오드 타입 전류 스티어링 디바이스의 저항 (RCSD) 은, 예를 들어, 약 1 내지 약 100 메가옴 (MΩ) 사이의 범위에 있을 수도 있는 한편, 순방향 바이어스된 다이오드 타입 전류 스티어링 디바이스의 저항은 약 1 내지 약 20 킬로옴 (kΩ) 사이일 수도 있다.
따라서, "설정" 스위칭 펄스 (411) 를 인가함으로써 "설정" 동작을 수행한 후에, 논리 "1" 상태가 달성된 것을 확인하기 위해 "감지" 펄스 (412) 를 적용하는 것이 통상적이다. 도 4b 에서의 감지 펄스 (404) 와 같은 감지 펄스 (412) 의 적용은 일반적으로 전극들 (102, 118) 에 걸쳐 VREAD 전압 (예를 들어, +0.5V) 을 인가함으로써 수행된다. "설정" 동작이 정확하게 수행된 경우, 이 센싱 단계 동안 표준 스위칭 메모리 디바이스 (200A) 를 통한 전류는 ION 전류와 동일할 것이고, 이는 VREAD 전압을 회로의 임피던스로 나눈 것과 동일하다. 저 저항 상태에 있는 비휘발성 저항 레이어 (206) 를 갖는 표준 스위칭 메모리 디바이스 (200A) 에 있어서, ION 전류는 VREAD 전압을 전류 스티어링 디바이스의 임피던스에 의해 나눈 것과 대략 동일할 것이다 (예를 들어, ION = ~VREAD/RCSD).
다음으로, 메모리 엘리먼트 (112) 를 저 저항 상태 (즉, 논리 "1" 상태) 로부터 고 저항 상태 (즉, 논리 "0" 상태) 로 변화시키는 것이 바람직한 경우에, "재설정" 스위칭 펄스 (405) 와 같은 "재설정" 스위칭 펄스 (413) 가 표준 스위칭 메모리 디바이스 (200A) 를 통해 전달된다. "재설정" 동작 동안 스위칭 메모리 디바이스를 통해 전달되는 최대 전류는 초기 "재설정" 전류 (IC) 가 디바이스를 통해 흐를 때 달성될 것이라는 것에 주목할 것이다. "재설정" 동작 동안 디바이스를 통해 흐르는 전류는 그 다음 가변 저항성 레이어 (206) 가 LRS 로부터 HRS 로 스위칭함에 따라 떨어지는 경향을 보일 것이다. 따라서, 도 4b 에서 개략적으로 도시된 바와 같이, 펄스 (413) 는, "재설정" 동작의 나중 단계들 동안 "재설정" 전류 (I4) 와 동일한 안정 구역 (stable region) 및 전달된 펄스 (413) 의 시작부에서 고 전류 부분 (419) 을 가질 수도 있을 것이다. 따라서, "재설정" 스위칭 펄스 (413) 의 지속기간의 대부분 동안 달성되는 "재설정" 전류 (I4) 는 최종 "재설정" 전류 (ID) 와 동일할 것이고, 펄스 (413) 동안 달성되는 최대 전류는 초기 "재설정" 전류 (IC) 와 동일할 것이다. 메모리 엘리먼트 (112) 를 저 저항 상태 (LRS) 로부터 고 저항 상태 (HRS) 로 스위칭하기 위해 필요한 전류의 크기는 저 저항 상태에서 디바이스를 "설정" 하기 위해 사용되는 전류의 크기에 의존한다는 것이 발견되었다. 전류 (I1) 와 같은 높은 "설정" 전류가 메모리 엘리먼트 (112) 에 전달되는 경우에는, 더 높은 "재설정" 전류가 바람직한 고 저항 상태를 달성하기 위해 요구된다. 다른 방식으로 말하면, 초기 "재설정" 전류 (IC), 및/또는 최종 "재설정" 전류 (ID), 및 최소 "재설정" 전류 (IMRC) 사이의 차이는, 이전에 인가된 "설정" 전류의 크기가 최소 "설정" 전류 (IMSC) 로부터 너무 먼 경우에는 디바이스로 하여금 "온" 상태로부터 "오프" 상태로 스위칭하게 하기 위해 필요한 것보다 더 클 필요가 있다. "온" 과 "오프" 상태들 사이에 스위칭하기 위해 사용되는 전류에서 필요한 스윙들보다 더 크면 스위칭 메모리 디바이스에서의 재료들 및 컴포넌트들을 손상시킬 수 있고, 따라서, 메모리 엘리먼트의 수명 및 신뢰성에 영향을 미칠 수 있다.
다음으로, "재설정" 스위칭 펄스 (413) 를 전달한 후에, 논리 "0" 상태가 달성되었다는 것을 확인하기 위해, 도 4b 에서의 감지 펄스 (406) 와 같은, "감지" 펄스 (412) 를 인가하는 것이 통상적이다. 감지 펄스 (412) 는 일반적으로 전극들 (102, 118) 에 걸쳐 VREAD 전압 (예를 들어, +0.5V) 을 인가함으로써 수행된다. "재설정" 동작이 정확하게 수행된 경우, 감지 단계 동안 표준 스위칭 메모리 디바이스 (200A) 를 통한 전류는 IOFF 전류와 동일할 것이고, 이는 표준 스위칭 메모리 디바이스 (200A) 에 있어서 VREAD 전압을 전류 스티어링 디바이스 저항 (RCSD) 과 가변 레이어 (RVR) 의 저항의 합으로 나눈 것과 동일할 것이다. 따라서, 일예에서, 표준 스위칭 메모리 디바이스 (200A) 에 대한 IOFF 전류는 다음과 같을 것이다.
IOFF = ~VREAD/(RCSD + RVR)
도 5a 는, 전극들 (102 및 118) 사이에 배치되고 기판 (201) 의 일부분 위에 형성되는 메모리 엘리먼트 (112) 및 전류 스티어링 디바이스 (216) 를 포함하는 향상된 스위칭 메모리 디바이스 (200B) 의 일 실시형태의 개략적 측단면도이다. 스위칭 메모리 디바이스 (200B) 는 디바이스의 스위칭 성능 및 수명을 향상시키도록 구성된 저항성 레이어 (204) 와 같은 전류 제한 컴포넌트를 포함한다. 이 구성에서, 메모리 엘리먼트 (112) 는 일반적으로, 상부 전극 (102), 저항성 레이어 (204), 가변 저항 레이어 (206), 및 중간 전극 (210) 을 포함할 것이다. 일 실시형태에서, 저항성 레이어 (204) 는, 스위칭 메모리 디바이스 (200B) 를 통해 전달되는 전파 프로그래밍 전류 펄스들 (예를 들어, "설정" 또는 "재설정" 펄스들) 이 정규 디바이스 동작 동안 그 안에 형성된 레이어들을 손상시키는 것을 효과적으로 제한 또는 방지하기 위해 가변 저항 레이어 (206) 및/또는 전류 스티어링 디바이스 (216) 에 가깝게 향상된 스위칭 메모리 디바이스 (200B) 내에 배치된다. 가변 저항 레이어 (206) 및/또는 전류 스티어링 디바이스 (216) 부근에 저항성 레이어 (204) 를 위치시키는 것은, 길이가 약 1ms 미만인 스퀘어 또는 사다리꼴 형상의 펄스들과 같은 고속 일시성 프로그래밍 펄스들을 이용하는 스위칭 메모리 디바이스 (200B) 에서 중요할 수 있다. 스위칭 메모리 디바이스 (200B) 가 형성되는 칩의 다른 부분들 상에 형성된 저항성 레이어들 또는 구조들과 같이, 스위칭 메모리 디바이스 (200B) 가 안에 형성되는 회로에서 외부에 위치된 저항성 엘리먼트의 사용은, 고속 일시성 프로그래밍 펄스들이 스위칭 메모리 디바이스 (200B) 를 통해 전달될 때, 전달된 고속 프로그래밍 펄스 에너지가 가변 저항 레이어 (206) 및/또는 전류 스티어링 디바이스 (216) 에서의 재료들로 하여금 브레이크다운하게 하는 것을 유효하게 방지할 수 없을 것이라고 믿어진다. 외부 저항성 엘리먼트와 스위칭 메모리 디바이스 (200B) 컴포넌트들 (예를 들어, 가변 저항 레이어 (206) 및 전류 스티어링 디바이스 (216)) 사이에 형성된 전기 회로의 길이를 통한 고속 프로그래밍 펄스의 전송에 의해 형성된 전파 지연은, 고속 프로그래밍 펄스가 스위칭 메모리 디바이스 (200B) 를 순방향 바이어스 및/또는 역방향 바이어스 방향들로 통과함에 따라, 외부에 위치된 저항성 엘리먼트가 가변 저항 레이어 (206) 및 전류 스티어링 디바이스 (216) 를 통과하는 에너지의 순시 양을 유효하게 감소 또는 강하시키는 것을 일반적으로 방지할 것이라고 믿어진다. 일 실시형태에서, 저항성 레이어 (204) 는 가변 저항 레이어 (206) 에 실질적으로 인접하는 것과 같이, 가변 저항 레이어 (206) 에 근접하여 배치된다. 스위칭 메모리 디바이스들 (200B) 에서의 저항성 레이어 (204) 의 위치는 도 5a 에 도시된 위치에 한정될 필요는 없고, 따라서, 도시된 바와 같은 구성은 본원에 설명된 본 발명의 범위로서 제한하는 것으로 의도되지 아니한다는 것에 주목할 것이다. 일 실시형태에서, 저항성 레이어 (204) 는 가변 저항 레이어 (206) 와 전류 스티어링 디바이스 (216) 사이에 배치된다. 일 실시형태에서, 저항성 레이어 (204) 는, 중간 전극 (210) 과 가변 저항 레이어 (206) 사이 또는 중간 전극 (210) 과 전류 스티어링 레이어 (216) 사이와 같이, 형성된 스위칭 메모리 디바이스 (200B) 에서의 인접하게 위치된 레이어들 사이에 놓일 수 있다.
일 실시형태에서, 도 5a 에서 도시된 바와 같이, 전극들 (102 및 118) 은 각각 하나 보다 많은 도전성 재료의 레이어를 포함할 수도 있다. 일 구성에서, 상부 전극 (102) 은 제 1 도전성 레이어 (102A) 및 제 2 도전성 레이어 (102B) 를 포함할 수도 있고, 저부 전극 (118) 은 제 1 도전성 레이어 (118A) 및 제 2 도전성 레이어 (118B) 를 포함할 수도 있다. 이 경우에, 상부 전극 (102) 에서의 제 1 도전성 레이어 (102A) 및 저부 전극 (118) 에서의 제 1 도전성 레이어 (118A) 는 형성된 디바이스들의 어레이에서 다수의 스위칭 메모리 디바이스들 (200B) 을 상호연결하기 위해 사용될 수 있고, 따라서, 워드-라인들 또는 비트-라인들로서 작용할 수도 있다. 제 2 도전성 레이어 (102B) 및 제 2 도전성 레이어 (118B) 는 각각, 이들 레이어들이 메모리 엘리먼트 (200B) 의 전기적 특성들을 향상시키는 것을 도울 수 있도록 바람직한 전기적 특성들 (예를 들어, 일 함수) 을 갖는 재료를 포함할 수도 있다. 제 1 도전성 레이어 (102A) 및/또는 제 1 도전성 레이어 (118A) 는, 예를 들어, 텅스텐 (W), 알루미늄 (Al), 또는 구리 (Cu) 를 포함할 수도 있는 한편, 제 2 도전성 레이어 (102B) 및/또는 제 2 도전성 레이어 (118B) 는, 예를 들어, 티타늄 (Ti), 티타늄 질화물 (TiN), 또는 도핑된 폴리-실리콘을 포함할 수도 있다. 도 5a 에 도시되고 본원에서 논의된 구성은, 예를 들어, 전극들 (102 및 118) 이 단일 도전성 레이어를 포함할 수도 있고, 스위칭 메모리 디바이스를 형성하기 위해 사용된 레이어들의 스택에서 다양한 레이어들의 위치 또는 레이어들의 수는 본원에서 설명된 본 발명의 기본 범위로부터 벗어남이 없이 변경될 수도 있기 때문에, 본원에서 설명된 본 발명의 범위에 관해 제한하는 것으로 의도되지 아니한다는 것에 주목할 것이다.
일 실시형태에서, 저항성 레이어 (204) 및 제 2 도전성 레이어 (102B) 는, 디바이스 스위칭 메모리 디바이스 (200B) 의 성능을 향상시키기 위한 바람직한 저항성 특성들 및 바람직한 일 함수 및 증가된 사용가능 수명을 갖는 단일 레이어 (미도시) 로서 형성된다. 이 구성에서, 결합된 레이어는, 본원에서 논의된 바와 같은 저항성 레이어 (204) 및 제 2 도전성 레이어 (102B) 의 동일 속성들을 갖는 하프늄 질화물 (HfN) 과 같은 도전성 재료를 포함할 것이다.
도 5b 는 도 5a 에서 도시된 스위칭 메모리 디바이스 (200B) 에 의해 형성된 전기 회로를 개략적으로 나타낸다. 도 5b 에 도시된 바와 같이, 스위칭 메모리 디바이스 (200B) 내의 전기 회로는, 상부 전극 (102) 레이어(들)에 의해 형성된 상부 전극 임피던스 (즉, 저항 (RTEL)), 저항성 레이어 (204) 에 의해 형성된 저항성 레이어 임피던스 (즉, 저항 (RRL)), 가변 저항 레이어 (206) 에 의해 형성된 가변 저항 레이어 임피던스 (즉, 저항 (RVR)), 중간 전극 (210) 레이어(들)에 의해 형성된 중간 전극 임피던스 (즉, 저항 (RIEL)), 전류 스티어링 디바이스 (206) 에 의해 형성된 전류 스티어링 디바이스 임피던스 (즉, 저항 (RCSD)), 및 저부 전극 (118) 레이어(들)에 의해 형성된 저부 전극 임피던스 (즉, 저항 (RBEL)) 를 포함한다.
도 4b 를 참조하면, 일예에서, "설정" 스위칭 펄스 (411), 또는 "설정" 펄스 (403) 는 저 저항 상태 또는 논리 "1" 상태를 형성하기 위해 스위칭 메모리 디바이스 (200B) 를 통해 전달된다. 이 구성에서, "설정" 전압 (VSET) 은 전극들 (102 및 118) 에 걸쳐 인가되고, 이는 스위칭 메모리 디바이스 (200B) 에서의 컴포넌트들의 임피던스로 인해, 스위칭 메모리 디바이스 (200B) 를 통해 흐르는 "설정" 전류 (I3) 를 생성한다. 스위칭 메모리 디바이스 (200B) 의 일 구성에 인가될 때 펄스 (411) 는, 가변 저항 레이어 (206) 가 HRS 로부터 LRS 로 변화함에 따라 "설정" 동작의 나중 단계들 동안 "설정" 전류 (I3) 를 일반적으로 달성할 것이다. "설정" 전류 (I3) 는 VSET 전압을 스위칭 메모리 디바이스 (200B) 에서 임피던스들의 합에 의해 나눈 것과 동일할 것이다. 따라서, 일예에서, "설정" 전류 (I3) 는 다음과 같을 것이다.
I3 = VSET/(RTEL + RRL + RVR + RIEL + RCSD + RBEL).
따라서, 전극들의 임피던스는 디바이스에서 전력 손실을 감소시킬 필요성으로 인해 일반적으로 작고, 가변 저항성 레이어의 임피던스는 논리 "1" 상태를 달성하기 위해 바람직하게는 낮기 때문에, 전류 스티어링 디바이스 및 저항성 레이어의 임피던스는 회로에서 우세할 것이고 (예를 들어, (RRL + RCSD *) >> RTEL + RIEL + RBEL + RVR), 이 상태에서 회로의 임피던스는 전류 스티어링 디바이스 및 저항성 레이어의 임피던스들의 합 (즉, RRL + RCSD) 과 실질적으로 동일하다. 따라서, 도 4b 를 참조하면, "설정" 펄스 (403) 에 의해 생성된 "설정" 전류 (I3) 의 크기는 전류 (I3) 와 동일할 것이고, 이는 저항성 레이어 (204) 의 원하는 고정된 임피던스 값의 선택에 의해 조정될 수 있다. 표준 스위칭 메모리 디바이스 (200A) (도 3a) 에 비해, 스위칭 메모리 디바이스 (200B) 에서 저항성 레이어 (204) 의 부가된 임피던스 (RRL) 의 존재로 인해, 디바이스 회로에서 저항성 레이어 (204) 의 부가된 전압 강하는, 전류 스티어링 디바이스 (216) 가 정규 동작 동안 프로그래밍 전류들의 적용에 의해 손상되는 것을 방지할 것이기 때문에, 전류 스티어링 디바이스 (216) 의 실제 임피던스 (RCSD *) 는 일반적으로 표준 전류 스티어링 디바이스 (200A) 에 배치된 전류 스티어링 디바이스 (216) 의 임피던스보다 더 클 것이다. 상기 언급한 바와 같이, 표준 스위칭 메모리 디바이스 (200A) 에서의 전류 스티어링 디바이스 (216) (도 3a) 는 "설정" 동작 (예를 들어 "온" 상태로 스위칭) 동안 주 전압 강하이기 때문에, 전류 스티어링 디바이스 (216) 는 종종, 신뢰가능하게 가변 저항 레이어 (206) 로 하여금 스위칭하게 하기 위해 그것의 브레이크다운 전압 부근에서 동작하도록 요구되고, 이는 저항성 레이어 (204) 에 의해 제공된 부가된 전압으로 인해 스위칭 메모리 디바이스 (200B) 에서의 경우가 아닐 것이다. 스위칭 메모리 디바이스 (200B) 에서의 저항성 레이어 (204) 의 추가는 전류 스티어링 디바이스 (216) 에 걸쳐 인가되는 전압을 감소시키고, 따라서, 전류 스티어링 디바이스 (216) 가, 프로그래밍 전압들의 반복적인 적용에 의해 생성되는 손상으로 인해 시간에 걸친 열화 및/또는 재료의 브레이크다운 상태 부근의 전압의 인가로 인한 저하를 방지한다.
일반적으로, 디바이스를 통해 흐르는 전류를 제어함으로써 디바이스에서 전력 손실을 감소시키기 위해 메모리 엘리먼트 (112) 를 포함하는 회로의 임피던스를 최적화하는 것이 바람직하다. 도 6 은, 저항성 레이어 (204) 를 통해 전류가 통과함으로써 형성된, 전력 손실 (P) 대 저항성 레이어 임피던스 (RRL) (예를 들어, 트레이스 (601)) 의 크기의 플롯을 나타내는 그래프이다. 저항성 레이어 (204) 를 통한 전력 (P) 손실은 전류 (I) 의 제곱 곱하기 저항성 레이어 임피던스 (RRL), 또는 P = I2RRL 과 동일하다는 것에 주목한다. 스위칭 메모리 디바이스 (200B) 를 통과하는 전류 (I) 는 전극들 (102 및 118) 에 걸친 인가된 전압 (V) 을 회로에서의 임피던스의 합에 의해 나눈 것과 동일하다.
I = V/(RTEL + RRL + RVR + RIEL + RCSD + RBEL).
하지만 가변 저항 레이어 (206) 가 그것의 저 저항 상태에 있고 전극 임피던스들 (예를 들어, RTEL, RIEL, RBEL) 이 전류 스티어링 디바이스 임피던스 (RCSD) 및 저항성 레이어 (RRL) 의 임피던스에 비해 무시가능하다고 가정하는 경우에, 저항성 레이어 (204) 를 통한 전력 손실 (P) 은 다음과 같이 표현될 수 있다.
P = I2RRL = (V2/(RRL + RCSD)2) RRL = V2/((RCSD 2/ RRL) + RRL +2RCSD)
도 6 에서의 궤적 (601) 에 의해 도시된 바와 같이, 전력 (P) 손실 대 저항성 레이어 임피던스 (RRL) 의 크기는 전력 손실 및 전류 (I) 가 최소인 변곡점을 갖는다는 것에 주목할 것이다. 전류가 최소인 지점은, 저항성 레이어 임피던스가 전류 스티어링 디바이스 임피던스와 동일한 경우 (예를 들어, RRL = RCSD) 와 일치한다. 따라서, 본 발명의 일 실시형태에서, 저항성 레이어 (204) 의 임피던스의 크기가 전류 스티어링 디바이스 임피던스 (RCSD) 의 크기와 실질적으로 동일하도록, 저항성 레이어 (204) 를 형성하는 것이 바람직하다. 가변 저항 레이어 (206) 임피던스 (RVR) 가 전류 스티어링 디바이스 임피던스 및 저항성 레이어 임피던스에 대해 무시가능하지 않은 보다 일반적인 경우에, 저항성 레이어 임피던스가 저 저항 상태에서 전류 스티어링 디바이스 임피던스 플러스 (plus) 가변 저항 레이어 (206) 임피던스와 동일한 곳 (예를 들어, RRL = RCSD + RVR) 에서 변곡점이 발생할 것이라는 것에 주목할 것이다.
하지만, 가변 저항 레이어 (206) 의 스위칭 성능 특성들을 향상시킬 필요성으로 인해, 일부 경우들에서, 저항성 레이어 (204) 의 형성된 저항을, 인가된 전압 (즉, VSET 또는 VRESET) 이 최대 허용가능 전류 또는 부하 전류 (IL) 와, 디바이스를 하나의 논리 상태로부터 다른 논리 상태로 스위칭하기 위해 필요한 최소 전류 (즉, IMSC 또는 IMRC) 사이의 어딘가에 있는 전류가 디바이스에서 흐르게 하도록, 조정하는 것이 바람직하다. 일예에서, 저항성 레이어 임피던스 (RRL) 는, 그것이 최소 "설정" 저항 (RMSR) 값과 동일한 임피던스를 가지도록 형성되고, 여기서, 최소 "설정" 저항 (RMSR) 은, 전극들 (102 및 118) 에 걸쳐 인가된 최소 "설정" 전압 (VMSET) 을 디바이스를 통해 흐르는 최소 "설정" 전류 (IMSC) 로 나눈 것 마이너스 (minus) 스위칭 메모리 디바이스 (200B) 에서의 다른 직렬 저항 모두의 합과 동일하고, 또는,
RMSR = RRL = [(VMSET/(IMSC)) - (RTEL + RVR + RIEL + RCSD + RBEL)],
여기서, 최소 "설정" 전압 (VMSET) 은 형성된 스위칭 메모리 디바이스 (200B) 를 통한 최소 "설정" 전류 (IMSC) 를 달성하기 위해 요구되는 "설정" 전압이다. 따라서, 가변 저항 레이어 (206) 가 저 저항 상태에 있을 때 가변 저항 레이어 (206) 저항 및 전극 저항들이 전류 스티어링 디바이스 임피던스 (RCSD) 보다 훨씬 더 작다고 가정하면, 최소 "설정" 저항은 다음과 대략 동일할 것이다.
RMSR = RRL = (VMSET/(IMSC)) - RCSD.
일반적으로, 스위칭 메모리 디바이스 (200B) 를 통해 흐르는 전류가 부하 전류 (IL) 에 도달하는 것을 방지하기 위해 저항성 레이어 임피던스 (RRL) 가 비-제로인 것을 보장하는 것이 바람직하다. 일예에서, 전류 스티어링 디바이스 임피던스 (RCSD) 의 약 75% 내지 약 125% 사이에 있는 임피던스와 동일한 저항을 갖는 저항성 레이어 (204) 를 형성하는 것이 바람직하다. 일예에서, 저항성 레이어 임피던스 (RRL) 는 약 100kΩ 내지 약 1MΩ 사이와 같이, 약 10kΩ 내지 약 10MΩ 사이에 있다.
디바이스 성능 및 저장 용량을 향상시키기 위해 스위칭 메모리 디바이스들의 사이즈가 작아짐에 따라, 가변 저항 레이어 (206) 로 하여금 스위칭하게 하는 프로그래밍 파라미터들 또한 조정될 필요가 있다. 통상적으로, 디바이스 사이즈가 감소됨에 따라 조정될 필요가 있는 프로그래밍 파라미터들은 인가되는 스위칭 전류 (Iswitch) 및 가변 저항 레이어 (206) 에 걸쳐 인가되는 전압 강하 (ΔVVR) 를 포함한다. 일반적으로, 디바이스의 프로그래밍 파라미터들은, 산업 표준들에 의해 및/또는 디바이스 제조자의 디바이스 "제품 사양" 에 의해 디바이스의 각 유형에 대해 통상적으로 정의되는, 전극들 (102 및 118) 에 걸쳐 인가될 수 있는 최대 인가 전압 (VMAV) 에 의해 제한된다. 일예에서, 65nm 기술 노드 비휘발성 메모리 디바이스에 대한 제품 사양은 약 8 볼트의 최대 인가 전압 (VMAV) 을 갖는다. 신뢰가능하게 메모리 엘리먼트 (112) 로 하여금 스위칭하게 하기 위해, 가변 저항 레이어 (206) 에 걸쳐 인가되는 전압 강하는 최소 스위칭 전압 (VMSV) 을 초과하여야 하고 또한 가변 저항 레이어 (206) 를 통해 전달되는 전류는 최소 스위칭 전류 (IMSWC) 보다 커야만 한다고 믿어진다. 최소 스위칭 전압 (VMSV) 보다 큰 전압의 인가로 인해, 가변 저항 레이어 (206) 에 형성된 전기장, 및 최소 스위칭 전류 (IMSWC) 보다 큰 전류의 인가는, 가변 저항 레이어 (206) 에서의 공핍형 결함들 (vacancy type defects) 의 이동 및 정렬 (예를 들어, "온" 상태), 또는 비-정렬 (예를 들어, "오프" 상태) 를 야기할 것이라고 믿어지고, 이는 가변 저항 레이어 (206) 로 하여금 바람직한 "온" 및 "오프" 상태들 사이에서 보다 신뢰가능하게 스위칭하게 한다. 최소 스위칭 전압 (VMSV) 에 의해 형성된 전기장 및 최소 스위칭 전류 (IMSWC) 의 인가 양자 모두는, 형성된 스위칭 메모리 디바이스들 (200B) 의 어레이에서의 디바이스들의 전부가 모두 신뢰가능하게 스위칭하는 것을 보장하기 위해 필요하다고 또한 믿어진다. 가변 저항 레이어 (206) 의 재료 특성들 (예를 들어, 재료 조성, 두께, 결함 밀도, 결정 구조) 을 조정함으로써 형성된 가변 저항 레이어 (206) 의 스위칭 특성들이 조정될 수 있음에 주목한다.
하지만, 상기 언급한 바와 같이, 최소 스위칭 전압 (VMSV) 을 초과하는 가변 저항 레이어 (206) 에 걸친 전압 강하를 제공하고 최소 스위칭 전류 (IMSWC) 를 초과하는 전류를 제공하는 능력은 전극들 (102 및 118) 에 걸쳐 인가될 수 있는 최대 인가 전압 (VMAV) 에 의해 제한된다. 최대 인가 전압 (VMAV) 이 인가될 때 스위칭 메모리 디바이스 (200B) 내에 형성되는 전압 강하들은, 전극들 (102 및 118) 사이에 형성된 전압 강하들의 합과 동일할 것이고, 이는 다음과 같이 정의될 수 있다.
VMAV = ΣΔVi
Figure pat00001
ΔVTEL + ΔVRL + ΔVVR + ΔVIEL + ΔVCSD + ΔVBEL
다르게 말하면, 최대 인가 전압 (VMAV) 은 인가된 전류 (IMAV) 로 하여금 스위칭 메모리 디바이스 (200B) 의 총 저항 (RTotal) 을 통해 흐르게 할 것이다.
VMAV = IMAV × RTotal = IMAV × ΣRi ; 또는
VMAV
Figure pat00002
IMAV × (RTEL + RRL + RVR + RIEL + RCSD + RBEL)
저항성 레이어 임피던스 (RRL), 전류 스티어링 디바이스 임피던스 (RCSD), 및 가변 저항 레이어 임피던스 (RVR) 에 비해 전극 임피던스들 (예를 들어, RTEL, RIEL, RBEL) 이 무시가능하다고 가정하는 경우, 식(들)은 다음과 같이 더 단순화될 수 있다.
VMAV
Figure pat00003
IMAV × (RRL + RVR + RCSD) = ΔVRL + ΔVVR + ΔVCSD
따라서, 고 저항 상태 또는 저 저항 상태 중 어느 일방에서의 가변 저항 레이어 (206) 의 저항이 디바이스의 사용가능 수명 동안 비교적 일정하게 유지된다고 가정하고, 또한, 저항성 레이어 임피던스는 여전히 디바이스를 슨뢰가능하게 스위칭하도록 허용하면서 가능한 한 크다 (예를 들어, 최대 저항 레이어 임피던스 (RRL *)) 고 가정하는 경우, 생성된 인가 전류 (IMAV) 는 최소 스위칭 전류 (IMSWC) 와 동일할 것이고 부하 저항은 다음과 같을 것이다.
RRL * = (VMAV/IMSWC) - (RVR + RCSD) (1)
디바이스가 "온" 또는 "오프" 저항 상태에 있는지 여부에 의존하여 RVR 이 고 저항 상태 또는 저 저항 상태 중 어느 일방의 상태에 있는 경우, 최소 스위칭 전류 (IMSWC) 는 수행되는 동작 (예를 들어, "온" 및 "오프" 상태들 사이의 스위칭) 의 타입에 의존하여 변화할 것이고, RCSD 는 그것이 순방향 바이어스되는지 또는 역방향 바이어스되는지 여부에 의존하여 변화할 것이다. 저항 레이어 임피던스 (RRL) 가 최대 저항 레이어 임피던스 (RRL *) 를 초과하는 경우, 디바이스는 동작 상태들 사이에서 신뢰가능하게 스위칭하지 않을 것이고, 따라서 이는 회피되어야 한다.
일예에서, 약 8 볼트의 최대 인가 전압 (VMAV) 을 갖는 65nm 기술 노드 비휘발성 메모리 디바이스의 경우, 최대 저항 레이어 임피던스 (RRL *) 는, "재설정" 동작 동안 약 10마이크로암페어 (μA) 의 최소 스위칭 전류가 달성될 수 있도록, 약 590-600kΩ 보다 적은 것이 바람직하다. 또한, 일예에서, 약 8 볼트의 최대 인가 전압 (VMAV) 을 갖는 65nm 기술 노드 비휘발성 메모리 디바이스의 경우, 최대 저항 레이어 임피던스 (RRL *) 는, "설정" 동작 동안 약 610나노암페어 (nA) 의 최소 스위칭 전류가 달성될 수 있도록, 약 590-600kΩ 보다 적은 것이 바람직하다. 이들 예들에서, LRS 상태에서의 가변 저항 레이어 임피던스 (RVR) 는 약 200kΩ 일 수도 있고, HRS 상태에서의 임피던스는 약 2.5MΩ 일 수도 있는 한편, 순방향에서의 전류 스티어링 디바이스 임피던스 (RCSD) 는 약 10kΩ 일 수도 있고 역방향에서는 약 10MΩ 일 수도 있다는 것에 주목할 것이다.
도 4b 를 참조하면, 일반적으로, 저항성 레이어 (204) 를, 그것의 임피던스 (RRL) 가 메모리 엘리먼트 (112) 를 통한 전류를, "온" 논리 상태가 인가된 VSET 전압에 의해 신뢰가능하게 "설정" 될 수 있도록 여전히 허용하면서 펄스 (402) 에 의해 도시된 바와 같이 최소 "설정" 전류 (IMSC) 보다 약간 더 큰 값 (예를 들어, 전류 (I2)) 으로 제한하도록, 형성하는 것이 바람직하다. 메모리 엘리먼트 (112) 에 저항성 레이어 (204) 를 부가하는 것은, 회로에서 저항성 레이어 임피던스 (RRL) 의 추가는 동일한 고정된 인가된 전압에서 "설정" 및 "재설정" 스위칭 전류들 사이에서의 전류의 스윙을 감소시킬 것이고 따라서 가변 저항 레이어 (206) 에서 트랩들의 밀도 및 이동에 영향을 미칠 것이기 때문에, 가변 저항 레이어 (206) 로 하여금 저 저항 상태로 변화하게 하기 위해 필요한 겉보기 최소 (IMSC) 전류를 감소시키는 것을 또한 도울 수 있다. 이론에 구속될 의도는 아니지만, 보다 작은 "온" 상태 전류가 디바이스에 인가될 때, 가변 저항 레이어에서의 형성된 필라멘트(들), 도는 정렬된 트랩들은 더 높은 "온" 전류가 인가되는 경우보다 사이즈 면에서 더 작을 것이고, 따라서, 저항성 스위칭 프로세스의 "재설정" 페이즈 (phase) 동안 필라멘트(들)이 더 쉽게 변경될 수 있게 한다고 믿어진다.
일 실시형태에서, 적어도 전류 스티어링 디바이스 임피던스 (RCSD) 주위에서보다 더 큰 크기를 갖는 저항 레이어 임피던스 (RRL) 는, 1) 최대 인가 전압 (VMAV) 이인가될 때 "설정" 프로그래밍 전류가 부하 전류 (IL) 에 도달하는 것을 방지하고, 2) 디바이스가 "설정" 동작 동안 신뢰가능하게 스위칭하도록 허용하며, 3) 피크 "재설정" 프로그래밍 전류 (예를 들어, 전류 (IC)) 의 크기를 바람직하게 최소화하기 위해 바람직하다는 것이 또한 발견되었다.
최소 스위칭 전압 (VMSV) 및/또는 최소 스위칭 전류 (IMSWC) 는 디바이스가 "온" 또는 "오프" 상태에 있는지 여부에 의존하여 변화할 것이고 또한 가변 저항 레이어 (206) 재료의 특성들로 인해 변화할 것이며, 따라서, 각각, 형성된 가변 저항 레이어 (206) 의 저항성 스위칭 특성들에 관련된 몇몇 측정가능한 값을 가질 것이라는 것을 주목할 것이다. 최소 스위칭 전압은 다음과 같이 쓰여질 수 있다.
VMSV = VMAV - (IMSWC × (RRL + RCSD)) (2)
따라서, 형성된 가변 저항 레이어 (206) 의 스위칭 특성들은 형성된 가변 저항 레이어 (206) 의 전기적 및 물리적 특성들에 의존하기 때문에, 저항 레이어 임피던스 (RRL) 는 동작 동안 디바이스를 신뢰가능하게 스위칭하기 위해 이용될 수 있는 가변 저항 레이어들 (206) 의 스위칭 특성들을 유효하게 제한하기 때문에, 저항 레이어 임피던스 (RRL) 의 선택은 중요하다. 따라서, 저항 레이어 임피던스 (RRL) 는 신뢰가능한 디바이스에서 사용될 수 있는 저항성 스위칭 재료들 및/또는 스위칭 레이어 특성들의 타입에 영향을 미칠 것이다.
몇몇 실시형태들에서, "설정" 및 "재설정" 스위칭 전류들이 스위칭 메모리 디바이스 (200B) 에 인가될 때 저항이 현저하게 변화하지 않을 재료로부터 저항성 레이어 (204) 를 형성하는 것이 바람직하다. 일반적으로 일정한 저항을 갖는 재료로부터 저항성 레이어 (204) 를 형성하는 것은, 형성된 레이어에서 재료에서의 변화들로 인해, 스위칭 메모리 디바이스 (200B) 의 수명에 걸쳐 디바이스의 스위칭 특성들이 변화하지 않을 것을 보장할 것이다. 또한, 비-저항성 스위칭 재료의 사용으로 인해, 프로그래밍 단계들 동안 저항이 현저하게 변화하지 않는 재료로 저항성 레이어 (204) 를 형성하는 것은, 1) 증착 프로세스에서의 변화들 (예를 들어, 결함 밀도 변화들) 로 인한 형성된 레이어의 전기적 특성들에서의 적은 변동성, 2) 저항성 레이어 재료에서의 임의의 물리적 또는 화학적 변화로 인한 형성된 메모리 디바이스의 수명에 걸친 형성된 레이어의 전기적 특성들에서의 적은 변동성, 및 3) "형성 (forming)" 프로세스 (즉, 형성 전압 (VFORM) 의 적용) 에서의 차이들로 인해 형성되는 보다 낮은 디바이스 성능 변동성을 포함하는 다수의 이점들을 갖는다. 일 구성에서, 저항성 레이어는, 그것이 전기적 "형성" 및/또는 프로그래밍 단계들 동안 저항이 현저하게 변화하지 않기 때문에, 단일 저항성 상태를 갖는다. 저항성 레이어 (204) 를, 그것의 재료 및 전기적 특성들이 "형성" 프로세스 동안, 그리고 또한 스위칭 메모리 디바이스 (200B) 의 정규 반복 동작 동안 열화 또는 브레이크다운되지 않도록, 형성하는 것이 바람직하다.
디바이스 구조 및 형성 프로세스들
일 실시형태에서, 상기 언급한 바와 같이, 메모리 어레이 (100) (도 1) 는 전극들 (102 및 118) 에 의해 각각 연결된 복수의 스위칭 메모리 디바이스들 (200B) 을 포함한다. 도 5a 에서 도시된 바와 같이, 스위칭 메모리 디바이스들 (200B) 은 상부 전극 (102), 저항성 레이어 (204), 가변 저항 레이어 (206), 중간 전극 (210), 전류 스티어링 디바이스 (216), 및 전극 (118) 을 포함할 수도 있다. 일 구성에서, 상기 언급한 바와 같이, 전류 스티어링 디바이스 (216) 는, 전극 (102) 과 메모리 엘리먼트 (112) 사이에, 또는, 전극 (118) 과 메모리 엘리먼트 (112) 사이에 배치되는 p-n 접합 다이오드, p-i-n 다이오드, 트랜지스터, 또는 다른 유사한 디바이스를 포함한다. 일예에서, 전류 스티어링 디바이스 (216) 는, 디바이스를 통하는 전류의 흐름을 다이렉팅하도록 구성되는, 2 개 이상의 도핑된 실리콘 레이어들과 같은, 2 개 이상의 반도체 재료의 레이어들을 포함할 수도 있다. 일예에서, 전류 스티어링 디바이스는, 약 1kΩ 과 약 100MΩ 사이의 전체 저항을 갖는 p-도핑된 실리콘 레이어 (미도시), 도핑되지 않은 진성 (intrinsic) 레이어 (미도시), 및 n-도핑된 실리콘 레이어 (미도시) 를 포함하는 다이오드이다. 전체 저항은 일반적으로, 형성되는 전류 스티어링 디바이스의 타입 및 어느 방향으로 전류가 디바이스를 통해 흐르는지 (예를 들어, 순방향 바이어스 또는 역방향 바이어스) 에 의존할 것이다.
스위칭 메모리 디바이스 (200B) 에 배치된 전극들 (102, 210, 및 118) 은 일반적으로, 바람직한 도전율 및 일 함수 (work function) 를 갖는 도전성 재료로 형성된다. 몇몇 구성들에서, 스위칭 메모리 디바이스 (200B) 에 배치된 전극 (102, 210, 및/또는 118) 은, p-타입 폴리실리콘, n-타입 폴리실리콘, 전이 금속들, 전이 금속 합금들, 전이 금속 질화물들, 및 전이 금속 탄화물들을 포함할 수도 있는 (이에 한정되는 것은 아니다), 상이한 재료들로부터 각각 형성된다. 일 실시형태에서, 전극 (102) 및 전극 (118) 은, 티타늄 (Ti), 턴스텐 (W), 탄탈룸 (Ta), 코발트 (Co), 몰리브덴 (Mo), 니켈 (Ni), 바나듐 (V), 하프늄 (Hf), 알루미늄 (Al), 구리 (Cu), 백금 (Pt), 팔라듐 (Pd), 이리듐 (Ir), 루테늄 (Ru), 및 이들의 조합으로 이루어지는 그룹으로부터 선택된 엘리먼트로부터 형성된 금속, 금속 합금, 금속 질화물, 또는 금속 탄화물을 포함한다. 일예에서, 전극들 (102 및 118) 은 티타늄/알루니늄 합금, 또는 실리콘-도핑된 알루미늄 (AlSi) 의 그룹으로부터 선택된 금속 합금을 포함한다. 스위칭 메모리 디바이스들 (200B) 의 일 실시형태에서, 전극들 (102 및 118) 은 전이 금속, 전이 금속 합금, 전이 금속 탄화물, 전치 금속 질화물 (예를 들어, TiN) 과 같은 금속을 포함하고, 중간 전극 (210) 은 전류 스티어링 디바이스 (216) 와 잘 인터페이싱하는 중 도핑된 (heavily doped) 실리콘 재료 (예를 들어, n-타입 폴리실리콘 재료) 와 같은, 중 도핑된 반도체 재료를 포함한다. 일예에서, 중간 전극 (210) 은 폴리실리콘을 포함하고 약 50 내지 약 500 옹스트롬 (Å) 사이의 두께이며, 전극들 (102 및 118) 은 약 50Å 내지 5000Å 사이의 두께이고 티타늄 질화물 (TiN) 과 같은 금속을 포함한다.
스위칭 메모리 디바이스들 (200B) 에 배치된 가변 저항 레이어 (206) 는, 적어도 2 개 이상의 안정된 저항성 상태들 사이에서 스위칭될 수 있는 금속 산화물 재료 또는 다른 유사한 재료와 같은 유전체 재료일 수 있다. 몇몇 실시형태들에서, 가변 저항 레이어 (206) 는 하프늄 산화물 (HfxOy), 탄탈룸 산화물 (TaxOy), 알루미늄 산화물 (AlxOy), 란타늄 산화물 (LaxOy), 이트륨 산화물 (YxOy), 디스프로슘 산화물 (DyxOy), 이테르븀 산화물 (YbxOy) 및 지르코늄 산화물 (ZrxOy) 과 같은, 높은 밴드갭 재료 (예를 들어, 밴드갭 > 4 전자볼트 (eV)) 이다. 높은 밴드 갭 가변 저항 레이어를 이용하는 것은, 가변 저항 레이어 재료에서의 트랩된 전하의 양은 보다 낮은 밴드 갭 재료보다 적을 것이고, 높은 밴드 갭 재료들은 판독, "설정" 및 "재설정" 동작들 동안 캐리어들이 가로질러야 하는 큰 장벽 높이 (barrier height) 를 형성하기 때문에, 메모리 엘리먼트 (112) 에서의 데이터 보유를 향상시키고, 형성된 메모리 엘리먼트 디바이스에서의 누설 전류를 감소시킬 것이다. 다른 실시형태들에서, 보다 낮은 밴드갭 금속 산화물 재료들이 이용될 수 있고, 티타늄 산화물 (TiOx), 니켈 산화물 (NiOx) 또는 세륨 산화물 (CeOx) 과 같은 것들이 몇몇 실시형태드에서 유리할 수도 있다. 몇몇 경우들에서, 아연 산화물들 (ZnxOy), 구리 산화물들 (CuxOy), 및 그들의 비화학량론적 및 도핑된 변형물들과 같은 반도전성 금속 산화물 (p-타입 또는 n-타입) 이 이용될 수 있다. 가변 저항 레이어 (206) 는 약 10 내지 약 100 옹스트롬 (Å) 사이의 두께로 형성된 금속 산화물 (예를 들어, HfO2) 을 포함할 수도 있다. 일 구성에서, 가변 저항 레이어 (206) 는, 산소가 결핍되어 큰 수의 산소 공핍형 결함들을 갖는, 금속이 풍부한 가변 저항 레이어 (예를 들어, HfO1.7 vs. HfO2) 를 형성하기 위해 산소에 대한 친화력을 갖는 금속 (예를 들어, 전이 금속들 (AL, Ti, Zr)) 으로 도핑된다. 추가적인 공핍형 결함들은 요구되는 스위칭 및 형성 전압들을 감소시킬 수 있고, 디바이스 동작 전류(들)을 감소시킬 수 있으며, 형성된 메모리 엘리먼트에서의 디바이스 마다의 변화를 감소시킬 수 있다. 일예에서, 가변 저항 레이어 (206) 는, 약 30 내지 약 50 옹스트롬 (Å) 사이와 같은, 약 20 내지 약 100 옹스트롱 (Å) 사이의 두께로 형성된, HfxOy, TaxOy, AlxOy, LaxOy, YxOy, DyxOy, YbxOy 및/또는 ZrxOy 와 같은, 금속 산화물 레이어를 포함할 수도 있다. 가변 저항 레이어 (206) 는 임의의 원하는 기술을 이용하여 성막될 수도 있지만, 본원에서 설명되는 몇몇 실시형태들에서는 ALD 프로세스를 이용하여 증착된다. 다른 실시형태들에서, 가변 저항 레이어 (206) 는 CVD (예를 들어, LPCVD, PECVD) 또는 ALD (예를 들어, PEALD), 물리적 기상 증착 (PVD), 액체 퇴적 프로세스들, 및 애피택시 (epitaxy) 프로세스들을 이용하여 성막될 수 있다. PEALD 프로세스들은 일부 실시형태들에서 결함들을 제어하고 스위칭 및 형성 전압을 향상시키기 위해 이용될 수 있다고 믿어진다. 일예에서, 가변 저항 레이어 (206) 를 포함하는 50Å 두께의 하프늄 산화물 (HfxOy) 을 형성하기 위해 약 250℃ 의 온도에서 전구체를 포함하는 산소 및 TDMAH (tetrakis(dimethylamino)hafnium) 를 이용하는 ALD 프로세스가 이용된다.
저항성 레이어 (204) 는 일반적으로, 스위칭 메모리 디바이스들 (200B) 내에 신뢰가능하고 일관되게 형성될 수 있는 저항성 재료를 포함한다. 스위칭 메모리 디바이스 (200) 의 일 실시형태에서, 저항성 레이어 (204) 와 가변 저항 레이어 (206) 사이의 전자 흐름을 보다 잘 제어하기 위한 바람직한 일 함수를 갖는, 저항성 레이어 (204) 가 형성되는 재료를 선택하는 것이 바람직하다. 이 경우에, 가변 저항 레이어 (206) 에 인접하여 배치된 전극 (102 또는 210) 의 일 함수를 바람직하게 변경하는 저항성 레이어 (204) 를 선택 및 형성함으로써, 요구되는 ION 및 IOFF 전류들의 크기가 조정될 수 있다. 메모리 엘리머트 (112) 의 일 구성에서, 전극들에 걸쳐 전압이 인가될 때 형성된 디바이스에서 형성된 인터페이스를 통해 전류가 흐르는 용이함을 조절하기 위해, 저항성 레이어 (204) 와 가변 저항 레이어 (206) 사이의 인터페이스에서의 형성된 장벽 높이를 증가 또는 감소시키기 위해 형성된 저항성 레이어 (204) 가 사용된다. 증가된 장벽 높이는 따라서, 전류가 디바이스를 통해 흐르는 것을 허용하고 장벽 너머로 전자들을 이동시키고/거나 장벽을 관통하여 전자들을 이동시키기 위해 필요한 증가된 에너지로 인해, 동작 동안 디바이스를 통해 흐를 ION 및 IOFF 전류의 크기를 감소시키는 경향을 보일 것이다. 장벽 높이에서의 증가는 일반적으로 전류 비 (ION/IOFF) 에 영향을 미치지 않을 것이고, 따라서, 스위칭 메모리 디바이스에서 상이한 논리 상태들을 검출하는 능력에 영향을 미치지 않을 것이라는 것에 주목할 것이다.
바람직한 전기적 및/또는 물리적 특성들을 갖는 저항성 레이어를 달성하기 위해, 저항성 레이어 (204) 성막 프로세스에서의 하나 이상의 단계들은 바람직한 특성들을 가지는 레이어를 형성하기 위해 조정될 수 있다. 상기 논의된 바와 같이, 몇몇 경우들에서, 형성된 스위칭 메모리 디바이스 (200B) 에서 형성된 전류 스티어링 디바이스 (216) 의 저항에 매칭하도록, 저항성 레이어 (204) 의 저항을 조절하는 것이 바람직하다. 당업자라면, 박막을 통해 흐르는 전류에 대한 저항 (R) 은 막의 길이 (L) 를 그것의 단면적 (A) 로 나눈 것에 막의 저항률 (ρ) 을 곱한 것과 동일하고, 또는 저항 R = ρ(L/A) 이고, 여기서, 길이 L 은, 전류가 레이어의 두께를 통해 흐르기 때문에, 레이어의 두께와 동일하고, 단면적 (A) 은 전류 흐름 방향에 수직하게 (예를 들어, 두께 방향에 수직으로) 측정된다. 저항률 (ρ) 은, 합금 엘리먼트들 또는 도핑 원자들을 추가하는 것과 같이 레이어의 조성을 조정하는 것에 의해, 도는 레이어의 결정성 구조 (예를 들어, 결정 구조) 를 조정하는 것에 의해, 몇몇 경우들에서 조정될 수 있는 형성된 레이어의 고유한 특성이다. 디바이스의 단면적 (A) 은 스위칭 메모리 디바이스들 (200B) 의 사이즈 및 측방향 간격들에 의해 일반적으로 고정되고, 따라서 일반적으로 하나의 스위칭 메모리 디바이스에서 다음 스위칭 메모리 다비이스로 쉽게 변화되지 않기 때문에, 저항성 레이어 (204) 의 저항 (R) 은 형성된 레이어의 두께 "t" (도 5a) 및/또는 저항률 (ρ) 의 조정에 의해 제어될 수 있다. 통상적인 성막 프로세스들은, 성막되는 저항성 레이어 (204) 의 재료 저항률 및 두께를 조정하기 위해 재단될 수 있는 ALD, PVD, 및 CVD 프로세스들을 포함할 수도 있다. 일예에서, 약 150nm × 150nm 사이즈의 메모리 엘리먼트 (112) 의 경우, 약 300Å 두께이고 75Ω-cm 의 저항률을 갖는 저항성 레이어 (204) 는, 약 1MΩ 의 저항을 갖는 전류 스티어링 디바이스에서 발견되는 저항에 매칭하도록, 약 1MΩ 의 저항을 달성할 것이다. 다른 예에서, 저항성 레이어 (204) 는, 그것의 임피던스 (RRL) 가, 약 100kΩ 내지 약 1MΩ 사이와 같이, 약 10kΩ 내지 약 10MΩ 사이이도록 형성된다.
저항성 레이어 (204) 를 형성하기 위해 사용되는 재료들은 저항성 금속들, 도핑된 반도체들 및 도전성 유전체 재료들을 포함할 수 있다. 일 구성에서, 저항성 레이어 (204) 는 가변 저항 레이어 (206) 의 브레이크다운 전압을 초과하는 브레이크다운 전압을 갖는 반도체 및/또는 유전체 재료를 포함한다. 가변 저항 레이어 (206) 재료의 브레이크다운 전압보다 작은 브레이크다운 전압을 갖는 저항성 레이어 (204) 재료들은, 상기 논의된 바와 같이, 형성 전압 (VFORM) 의 인가 동안 손상되게 될 것이다. 따라서, 본 발명의 일 실시형태에서, 형성된 메모리 엘리먼트 (112) 에 배치된 형성된 저항성 레이어 (204) 에서의 재료는 가변 저항 레이어 (206) 에서 발견되는 재료의 브레이크다운 전압보다 더 큰 브레이크다운 전압을 갖는다. 일예에서, 저항성 레이어 (204) 는 CVD 프로세스를 이용하여 형성되는 실리콘 질화물 (SixN1-x) 레이어를 포함한다. 실리콘 질화물을 포함하는 저항성 레이어들은 그들의 높은 브레이크다운 전압으로 인해 유리할 수 있다. 다른 예에서, 저항성 레이어 (204) 는 CVD 프로세스를 이용하여 형성되는 n-타입 또는 p-타입 도핑된 실리콘 레이어를 포함한다. 형성된 레이어에서 도펀트 (dopant) 원자의 도핑 레벨 및 타입을 조정함으로써, 도핑된 실리콘 레이어의 저항률은 약 10-5Ω-cm 내지 약 105Ω-cm 사이에서 변화될 수 있다. 일예에서, 약 0.1Ω-cm의 저항률을 갖는 p-타입 실리콘 레이어는 약 8×1016 atoms/cm3 의 붕소 (B) 도핑 레벨을 갖는 실리콘 레이어를 형성함으로써 달성된다. 또 다른 예에서, 저항성 레이어 (204) 는, ALD, CVD 또는 PVD 프로세스를 이용하여 형성되는 티타늄 질화물 (TixNy), 탄탈룸 질화물 (TaxNy), 실리콘 질화물 (SiN), 하프늄 질화물 (HfxNy) 또는 티타늄 알루미늄 질화물 (TixAlyNz) 레이어와 같이 금속을 포함한다. 또 다른 예에서, 저항성 레이어 (204) 는, 티타늄 (Ti), 탄탈룸 (Ta), 알루미늄 (Al), 지르코늄 (Zr), 하프늄 (Hf) 또는 실리콘 (Si) 의 그룹으로부터 선택되는 재료를 포함한다. 몇몇 구성들에서, 금속 함유 레이어의 조성은 형성된 레이어의 저항률을 변화시키기 위해 조정될 수 있다. 일 구성에서, 실리콘 질화물, 탄탈룸 질화물, 또는 하프늄 질화물 함유 레이어와 같은 증착된 레이어에서의 질소 레벨은 형성된 레이어의 저항률 (ρ) 을 제어하기 위해 조정된다. 몇몇 증착 프로세스들에서, 형성된 질소 함유 레이어의 저항률은 CVD, PVD, 또는 ALD 증착 프로세스 동안 증착 챔버의 프로세싱 구역에서 질소의 부분압을 조정함으로써 제어된다.
스위칭 메모리 디바이스 제조 프로세스들
도 7 은, 본 발명의 일 실시형태에 따른, 도 5a 에서 도시된 스위칭 메모리 디바이스 (200B) 에서의 메모리 엘리먼트 (112) 를 형성하기 위해 이용될 수 있는 프로세스 시퀀스 (700) 를 나타낸다. 이하의 논의에서는 생략되지만, 전극 (118) 및 전류 스티어링 디바이스 (216) 엘리먼트들은, 물리적 기상 증착 (PVD), 화학적 기상 증착 (CVD), 원자 층 증착 (ALD), 또는 당해 기술분야에서 잘 알려진 다른 유사한 프로세스의 이용에 의해, 실리콘 기판과 같은 기판 (201) 의 부분 위에 형성될 수 있다. 몇몇 구성들에서, 저항성 레이어 (204) 의 저항이 형성된 전류 스티어링 디바이스 (216) 의 예상되는 저항에 대해 조정될 수 있도록, 메모리 엘리먼트 (112) 에서 전류 스티어링 디바이스 (216) 구조의 실험적 또는 이론적 저항을 결정하는 것이 바람직하다. 일예에서, 전류 스티어링 디바이스 (216) 는, CVD 프로세스에 의해 형성된 p-도핑된 실리콘 레이어 (미도시), CVD 프로세스에 의해 형성된 도핑되지 않은 진성 레이어 (미도시), 및 CVD 에 의해 형성된 n-도핑된 실리콘 레이어 (미도시) 를 포함하는 다이오드이다. 일예에서, 전극 (118) 은, 약 500Å 내지 1μm 사이의 두께이고 PVD 프로세스의 이용에 의해 형성되는 티타늄 질화물 (TiN) 의 레이어를 포함한다.
도 5a 및 도 7 을 참조하면, 단계 702 에서, 중간 전극 (210) 이 기판 (201) 위에 형성된다. 일 실시형태에서, 중간 전극 (210) 은 종래의 CVD 또는 ALD 타입 폴리실리콘 증착 기술을 이용하여 형성된 고 도핑된 폴리실리콘 레이어이다. 몇몇 경우들에서, 선택적인 네이티브 산화불 레이어 제거 단계는, 플라즈마 처리 챔버에서 수행되는 종래의 건식 세정 프로세스 또는 습식 화학적 처리 기술의 이용에 의해 중간 전극 레이어 (210) 를 형성한 후에 수행될 수도 있다. 일예에서, 중간 전극 (210) 은, CVD 또는 ALD 폴리실리콘 증착 프로세스의 이용에 의해 형성되는, 약 50 내지 약 5000 옹스트롬 (Å) 사이인 폴리실리콘을 포함한다.
도 5a 및 도 7 을 참조하면, 단계 704 에서, 가변 저항 레이어 (206) 는 PVD, CVD, 또는 ALD 증착 프로세스를 이용하여 중간 전극 (210) 위에 성막된다. 가변 저항 레이어 (206) 는, 약 30 내지 약 50 옹스트롬 (Å) 사이와 같이, 약 20 내지 약 100 옹스트롬 (Å) 사이의 두께로 형성되는, HfxOy, TaxOy, AlxOy, LaxOy, YxOy, DyxOy, YbxOy 및/또는 ZrxOy 와 같은 금속 산화물 레이어를 포함할 수도 있다. 가변 저항 레이어 (206) 는 임의의 원하는 기술을 이용하여 성막될 수 있지만, 본원에서 설명된 몇몇 실시형태들에서는, ALD 프로세스를 이용하여 성막된다. 일예에서, 가변 저항 레이어 (206) 로서 작용하는 30Å 두께의 하프늄 산화물 (HfxOy) 을 형성하기 위해, 약 250℃ 의 온도에서 산소 함유 전구체 (예를 들어, 수증기) 및 TDMAH (tetrakis(dimethylamino)hafnium) 를 이용하는 ALD 프로세스가 이용된다.
단계 706 에서, 도 5a 및 도 7 에서 도시된 바와 같이, 저항성 레이어 (204) 는 PVD, CVD, ALD, 또는 다른 유사한 프로세스와 같은 증착 프로세스를 이용하여 가변 저항 레이어 (206) 위에 형성된다. 일 실시형태에서, 저항성 레이어 (204) 는, PVD, CVD, 또는 ALD 프로세스의 이용에 의해 형성되는, 금속 질화물 레이어 (예를 들어, HfxNy, TaxNy), 금속 산화물 레이어 (예를 들어, Al2O3, ZrO2), 또는 반도체 레이어 (예를 들어, 도핑된 Si, SixNy) 이다. 일예에서, 저항성 레이어 (204) 는 약 50 내지 약 500 옹스트롬 사이의 두께로 형성될 수도 있고, Ta, Ti, Hf, 또는 Si 와 같은 재료를 포함한다. 일예에서, 저항성 레이어 (204) 는, 순수 하프늄 타겟을 이용하고 PVD 증착 동안 프로세싱 환경을 약 1% 내지 약 40% 사이의 질소 (N2) 및 밸런스는 아르곤 (Ar) 가스인 것으로 유지하면서 약 4 내지 8 Å/분 사이의 증착 레이트로 HfxNy 레이어를 증착하는 PVD 프로세스를 이용하여 형성된다. PVD 프로세싱 환경에서 질소 농도를 10-15% 사이의 범위의 질소로 유지하는 것은 고 저항성 (예를 들어, 103 내지 105 옴/□) 인 레이어를 형성할 것이고, PVD 프로세싱 환경에서 질소 농도를 약 40% 보다 더 큰 농도로 유지하는 것은 유전체 레이어를 형성할 것이라는 것이 발견되었다. 따라서, 바람직한 저항을 갖는 저항성 레이어 (204) 를 포함하는 하프늄 질화물 레이어를 형성하기 위해 레이어 두께 및 저항률을 조정할 수 있다. 일 프로세스 예에서, 증착 동안 프로세싱 환경에서의 질소 농도는 1-500 옴-cm 의 범위 내에서 바람직한 저항률을 갖는 하프늄 질화물 (HfN) 을 형성하기 위해 제어된다.
저항성 레이어 (204) 를 형성하는 프로세스의 또 다른 예에서, TaN 막 50-500 Å 두께를 형성하기 위해, 약 150-300 ℃ 의 온도에서 TBTDET (tert-butylimido tris-diethylamido tantalum) 또는 PDMAT (pentakis(dimethylamino)tantalum) 전구체 및 암모니아 (NH3) 를 이용하는 ALD 프로세스가 이용된다. 일 프로세스 예에서, 탄탈룸 (Ta) 대 질소 (N) 농도는 약 1000 내지 약 5000 Ω-cm 사이의 저항률을 갖는 레이어를 달성하기 위해 약 1:1 의 비율로 유지된다.
저항성 레이어 (204) 를 형성하는 프로세스의 또 다른 예에서, 약 50 내지 약 500 Å 사이의 두께인 TiN 막을 형성하기 위해, 약 100 내지 약 300 ℃ 의 온도에서 TDMAT (tetrakis(dimethylamino) titanium) 전구체 및 암모니아 (NH3) 를 이용하는 ALD 프로세스가 이용된다. 일 프로세스 예에서, 티타늄 (Ti) 대 질소 (N) 농도는 약 1000 내지 약 5000 Ω-cm 사이의 저항률을 갖는 레이어를 달성하기 위해 약 1:1 의 비율로 유지된다.
저항성 레이어 (204) 를 형성하는 프로세스의 또 다른 예에서, HfN 막 50-500 Å 두께를 형성하기 위해, 약 150-300 ℃ 의 온도에서 TDMAH (tetrakis(dimethlyamino) hafnium) 전구체 및 암모니아 (NH3) 를 이용하는 ALD 프로세스가 이용된다. 증착 동안 하프늄 (Hf) 대 질소 (N) 농도를 약 1:1.3 의 비율로 유지하는 것에 의해, 바람직한 스위칭 특성들을 갖는 저항성 스위칭이 달성될 수 있다는 것이 발견되었다.
저항성 레이어 (204) 를 형성하는 프로세스의 또 다른 예에서, ZrN 막 50-500 Å 두께를 형성하기 위해, 약 150-300 ℃ 의 온도에서 TDMAZ (tetrakis(dimethlyamino) zirconium) 전구체 및 암모니아 (NH3) 를 이용하는 ALD 프로세스가 이용된다. 증착 동안 지르코늄 (Zr) 대 질소 (N) 농도를 약 1:1.3 의 비율로 유지하는 것에 의해, 바람직한 스위칭 특성들을 갖는 저항성 스위칭이 달성될 수 있다는 것이 발견되었다.
단계 708 에서, 전극 (102) 은, 상기 논의된 재료들 중 하나 이상을 이용하여, 도 5a 에 도시된 바와 같이 저항성 레이어 (204) 위에 형성된다. 전극 (102) 레이어는 PVD, CVD, ALD, 또는 다른 유사한 프로세스와 같은 증착 프로세스를 이용하여 증착될 수도 있다. 일예에서, 전극 레이어 (102) 는 약 100Å 내지 1000Å 사이의 두께이다. 일예에서, PVD 프로세스는, 티타늄 질화물 (TiN) 을 포함하고 약 100Å 내지 1000Å 사이의 두께인 전극 (102) 레이어를 형성하기 위해 이용된다.
단계 710 에서, 형성된 스위칭 메모리 디바이스 (200B) 는 선택적으로 약 550℃ 보다 높은 온도에서 어닐링된다. 일예에서, 형성된 스위칭 메모리 디바이스 (200B) 는 약 700℃ 보다 높은 온도에서 어닐링된다. 다른 예에서, 형성된 스위칭 메모리 디바이스 (200B) 는 약 30초 내지 약 20분 사이의 기간 동안 약 550℃ 내지 약 1000℃ 사이의 온도에서 어닐링된다. 단계 710 에서 수행된 프로세스(들)은 일반적으로, 스위칭 메모리 디바이스 (200B) 에 배치된 레이어들로 하여금, 저항성 레이어 (204) 를 형성하게 하고, 저항성 레이어와 그것의 인접한 레이어 (예를 들어, 전극 (102) 및 가변 저항성 레이어 (206)) 사이에 바람직한 인터페이스를 형성하게 하며, 또한, 스위칭 메모리 디바이스에 형성된 다른 레이어들을 활성화 및/또는 바람직하게 프로세싱하게 하도록 구성된다.
프로세스 시퀀스 (700) 의 대안적인 버전 (version) 에서, 저항성 레이어 (204) 형성 단계, 또는 단계 706 은, 프로세스 시퀀스 (700) 로부터 제거되고, 저항성 레이어 (204) 는 중간 전극 (210) 형성 프로세스 단계 (단계 702) 의 일부로서 또는 그것의 종단부에서 형성된다. 프로세스 시퀀스 (700) 의 일 실시형태에서, 저항성 레이어 (204) 는 종래의 CVD 또는 ALD 타입 증착 기술의 이용에 의해 형성된 중간 전극 (210) 레이어 위에 형성된다. 일예에서, 저항성 레이어 (204) 는, CVD 또는 ALD 폴리실리콘 증착 프로세스에 의해 형성되는, 약 50 내지 약 1000 옹스트롬(Å) 사이의 두께인 폴리실리콘을 포함한다. 일 프로세스 예에서, 폴리실리콘 레이어는, 바람직한 두께를 갖는 폴리실리콘 레이어를 형성하기 위해, 약 600 내지 1000 ℃ 사이의 온도에서 CVD 반응기 내로 실란 (SiH4) 및 수소 (H2) 가스들을 전달함으로써 형성된다. 포스핀, 아르신, 또는 디보란이, 화학 원소들 As, P, 또는 B 를 갖는 폴리실리콘 레이어를 도프 (dope) 하기 위해 증착 프로세스 동안 추가될 수도 있다. 대안적으로, 폴리실리콘 레이어를 증착한 후에, 화학 원소들 As, P, 또는 B 의 원하는 도펀트 농도로 형성된 폴리실리콘 레이어를 도프하기 위해 이온 주입이 이용될 수도 있다. 그 다음, 도핑된 폴리실리콘 레이어를 형성한 후에, 약 600 내지 약 1000 ℃ 사이의 온도에서의 활성화 어닐 (anneal) 이 형성된 폴리실리콘 레이어에서 도펀트들을 활성화시키기 위해 이용된다. 일예에서, 1-100 Ω-cm 의 범위에서의 저항률을 달성하기 위해 바람직한 도핑 농도 1013-1016 atoms/cm3 이 도핑된 실리콘 레이어에서 형성된다. 저항성 레이어 (204) 는, 형성된 저항성 레이어 (204) 에서의 도전율이 중간 전극 (210) 레이어의 도전율보다 작도록 하는 보다 낮은 도핑 레벨의 폴리실리콘 재료를 포함할 수도 있다.
프로세싱 시퀀스 (700) 의 다른 대안적인 실시형태에서, 저항성 레이어 (204) 는, 벌크 중간 전극 레이어 (210) 와 상이한 전기적 특성들을 갖는 레이어를 형성하기 위해 CVD 또는 ALD 증착 프로세스에서 사용되는 전구체 가스들의 유동들의 하나 이상을 조정함으로써, 중간 전극 (210) 레이어 형성 프로세스의 부분 동안 형성된다. 일예에서, 저항성 레이어 (204) 는, 약 50 내지 약 1000 옹스트롬 (Å) 사이의 두께이고 중간 전극 레이어 (210) 보다 작은 도전율을 갖는 폴리실리콘 레이어를 형성하기 위해 챔버에서 도펀트 전구체 가스의 양 또는 유동을 감소시킴으로써, 중간 전극 (210) 레이어 증착 프로세스의 종단부에서 형성된다.
프로세스 및 디바이스 예들
스위칭 메모리 디바이스를 형성하는 프로세스의 일예에서, 프로세싱 시퀀스 (700) 에서 단계들 702-710 을 수행한 후에, n-도핑된 폴리실리콘 레이어를 포함하는 중간 전극 (210), 약 50Å 두께이고 하프늄 산화물 (HfOx) 을 포함하는 가변 저항 레이어 (206), 약 50Å 내지 500Å 사이의 두께이고 하프늄 질화물 (HfNy) 을 포함하는 저항성 레이어 (204), 및 티타늄 질화물 (TiN) 의 레이어를 포함하는 전극 (102) 을 포함하는 메모리 엘리먼트 (112) 가 형성된다. 스위칭 메모리 디바이스 (200B) (도 5a) 를 형성한 후에, 그 다음, 스위칭 메모리 디바이스 (200B) 를 형성하기 위해, 단계 710 과 같은 적어도 하나의 열 처리 단계가 수행된다.
스위칭 메모리 디바이스를 형성하는 프로세스의 다른 예에서, 단계들 702-710 을 수행한 후에, n-도핑된 폴리실리콘 레이어를 포함하는 중간 전극 (210), 약 50Å 두께이고 하프늄 산화물 (HfOx) 을 포함하는 가변 저항 레이어 (206), 약 50Å 내지 500Å 사이의 두께이고 실리콘 질화물 (SixNy) 을 포함하는 저항성 레이어 (204), 및 티타늄 질화물 (TiN) 의 레이어를 포함하는 전극 (102) 을 포함하는 메모리 엘리먼트 (112) 가 형성된다. 스위칭 메모리 디바이스 (200B) 를 형성한 후에, 그 다음, 스위칭 메모리 디바이스 (200B) 를 형성하기 위해, 단계 710 과 같은 적어도 하나의 열 처리 단계가 수행된다.
스위칭 메모리 디바이스를 형성하는 프로세스의 또 다른 예에서, 단계들 702-710 을 수행한 후에, n-도핑된 폴리실리콘 레이어를 포함하는 중간 전극 (210), 약 50Å 두께이고 하프늄 산화물 (HfOx) 을 포함하는 가변 저항 레이어 (206), 약 50Å 내지 1000Å 사이의 두께이고 약 1013 내지 약 1016 atoms/cm3 사이의 레벨로 도핑된 실리콘 레이어를 포함하는 저항성 레이어 (204), 및 티타늄 질화물 (TiN) 의 레이어를 포함하는 전극 (102) 을 포함하는 메모리 엘리먼트 (112) 가 형성된다. 일예에서, 저항성 레이어 (204) 는 약 1013 - 1016 atoms/cm3 의 붕소 도핑 레벨을 갖는 n-타입 실리콘 레이어를 포함한다. 다른 예에서, 저항성 레이어 (204) 는 약 1013 - 1016 atoms/cm3 의 인 도핑 레벨을 갖는 p-타입 실리콘 레이어를 포함한다. 스위칭 메모리 디바이스 (200B) 를 형성한 후에, 그 다음, 스위칭 메모리 디바이스 (200B) 를 형성하기 위해, 단계 710 과 같은 적어도 하나의 열 처리 단계가 수행된다.
스위칭 메모리 디바이스를 형성하는 프로세스의 다른 예에서, 단계들 702-710 을 수행한 후에, n-도핑된 폴리실리콘 레이어를 포함하는 중간 전극 (210), 약 50Å 두께이고 하프늄 산화물 (HfOx) 을 포함하는 가변 저항 레이어 (206), 약 50Å 내지 500Å 사이의 두께이고 티타늄 질화물 (TixNy) 을 포함하는 저항성 레이어 (204), 및 티타늄 질화물 (TiN) 의 레이어를 포함하는 전극 (102) 을 포함하는 메모리 엘리먼트 (112) 가 형성된다. 스위칭 메모리 디바이스 (200B) 를 형성한 후에, 그 다음, 스위칭 메모리 디바이스 (200B) 를 형성하기 위해, 단계 710 과 같은 적어도 하나의 열 처리 단계가 수행된다.
스위칭 메모리 디바이스를 형성하는 프로세스의 다른 예에서, 단계들 702-710 을 수행한 후에, n-도핑된 폴리실리콘 레이어를 포함하는 중간 전극 (210), 약 50Å 두께이고 하프늄 산화물 (HfOx) 을 포함하는 가변 저항 레이어 (206), 약 50Å 내지 500Å 사이의 두께이고 화학량론적 탄탈룸 질화물 (TaN) 을 포함하는 저항성 레이어 (204), 및 티타늄 질화물 (TiN) 의 레이어를 포함하는 전극 (102) 을 포함하는 메모리 엘리먼트 (112) 가 형성된다. 스위칭 메모리 디바이스 (200B) 를 형성한 후에, 그 다음, 스위칭 메모리 디바이스 (200B) 를 형성하기 위해, 단계 710 과 같은 적어도 하나의 열 처리 단계가 수행된다.
전술한 것은 단지 이 발명의 원리들을 예시하는 것이고, 다양한 변형들이 첨부된 청구항들에 의해 정의되는 바와 같은 본 발명의 범위 및 사상으로부터 벗어남이 없이 당업자에 의해 이루어질 수 있다.

Claims (37)

  1. 비휘발성 메모리 엘리먼트로서,
    제 1 전극으로서 동작가능한 제 1 레이어;
    제 2 전극으로서 동작가능한 제 2 레이어;
    상기 제 1 레이어와 상기 제 2 레이어 사이에 배치된 제 3 레이어로서, 상기 제 3 레이어는 가변 저항 레이어로서 동작가능한, 상기 제 3 레이어; 및
    상기 제 1 레이어와 상기 제 3 레이어 사이에 배치된 제 4 레이어를 포함하고,
    상기 제 4 레이어는 상기 비휘발성 메모리 엘리먼트의 동작 동안 일정한 저항을 갖고,
    상기 일정한 저항은, 상기 비휘발성 메모리 엘리먼트에 인가되는 설정 또는 재설정 전압에 응답하여 상기 비휘발성 메모리 엘리먼트를 통해 흐르는 전류가 부하 전류보다 작고 최소 스위칭 전류 이상이 되도록 하는, 비휘발성 메모리 엘리먼트.
  2. 제 1 항에 있어서,
    상기 제 4 레이어는 티타늄, 탄탈룸, 알루미늄, 지르코늄, 하프늄 또는 실리콘의 그룹으로부터 선택된 재료를 포함하는, 비휘발성 메모리 엘리먼트.
  3. 제 1 항에 있어서,
    상기 제 4 레이어는 도펀트를 포함하는, 비휘발성 메모리 엘리먼트.
  4. 제 1 항에 있어서,
    상기 제 4 레이어는 p-도핑된 실리콘 또는 n-도핑된 실리콘 중 하나를 포함하는, 비휘발성 메모리 엘리먼트.
  5. 제 1 항에 있어서,
    상기 제 4 레이어는 실리콘 질화물, 탄탈룸 질화물, 하프늄 질화물 또는 티타늄 질화물 중 하나를 포함하는, 비휘발성 메모리 엘리먼트.
  6. 제 1 항에 있어서,
    상기 제 4 레이어는 실리콘 질화물을 포함하는, 비휘발성 메모리 엘리먼트.
  7. 제 1 항에 있어서,
    상기 제 4 레이어는 하프늄 질화물을 포함하는, 비휘발성 메모리 엘리먼트.
  8. 제 7 항에 있어서,
    상기 제 4 레이어는 약 1 옴-㎝ 내지 500 옴-㎝ 사이의 저항률을 갖는, 비휘발성 메모리 엘리먼트.
  9. 제 1 항에 있어서,
    상기 제 4 레이어는 탄탈룸 질화물을 포함하는, 비휘발성 메모리 엘리먼트.
  10. 제 9 항에 있어서,
    상기 제 4 레이어는 약 0.001 옴-㎝ 내지 0.005 옴-㎝ 사이의 저항률을 갖는, 비휘발성 메모리 엘리먼트.
  11. 제 1 항에 있어서,
    상기 제 4 레이어는 티타늄 질화물을 포함하는, 비휘발성 메모리 엘리먼트.
  12. 제 11 항에 있어서,
    상기 제 4 레이어는 약 0.001 옴-㎝ 내지 0.005 옴-㎝ 사이의 저항률을 갖는, 비휘발성 메모리 엘리먼트.
  13. 제 1 항에 있어서,
    상기 제 4 레이어는 지르코늄 질화물을 포함하는, 비휘발성 메모리 엘리먼트.
  14. 제 1 항에 있어서,
    상기 제 4 레이어는 상기 비휘발성 메모리 엘리먼트로의 형성 전압의 인가 동안 상기 일정한 저항을 갖는, 비휘발성 메모리 엘리먼트.
  15. 제 1 항에 있어서,
    상기 일정한 저항은 약 10 ㏀ 내지 약 10 ㏁ 사이인, 비휘발성 메모리 엘리먼트.
  16. 제 1 항에 있어서,
    상기 일정한 저항은 약 100 ㏀ 내지 약 1 ㏁ 사이인, 비휘발성 메모리 엘리먼트.
  17. 제 1 항에 있어서,
    상기 제 4 레이어는 약 50 옹스트롬 내지 약 500 옹스트롬 사이의 두께를 갖는, 비휘발성 메모리 엘리먼트.
  18. 제 1 항에 있어서,
    상기 제 1 레이어와 상기 제 2 레이어 사이에 배치된 전류 스티어링 (steering) 디바이스를 더 포함하고, 상기 전류 스티어링 디바이스는 우선적으로 전류가 상기 제 2 레이어로부터 상기 제 1 레이어로 흐르도록 허용하는, 비휘발성 메모리 엘리먼트.
  19. 제 18 항에 있어서,
    상기 전류 스티어링 디바이스는 제 1 임피던스를 갖고 상기 제 4 레이어는 제 2 임피던스를 가지며, 상기 제 2 임피던스는 상기 제 1 임피던스와 실질적으로 동일하고, 상기 제 1 임피던스는 전류가 상기 제 3 레이어를 통해 상기 제 1 레이어로부터 상기 제 2 레이어로 전달될 때 측정된 것인, 비휘발성 메모리 엘리먼트.
  20. 제 1 항에 있어서,
    상기 제 4 레이어는, 상기 제 3 레이어의 재료의 브레이크다운 전압보다 큰 브레이크다운 전압을 갖는 도전성 재료를 포함하는, 비휘발성 메모리 엘리먼트.
  21. 반도체 디바이스로서,
    제 1 전극으로서 동작가능한 제 1 레이어;
    제 2 전극으로서 동작가능한 제 2 레이어;
    상기 제 1 레이어와 상기 제 2 레이어 사이에 배치된 제 3 레이어로서, 상기 제 3 레이어는 가변 저항 레이어로서 동작가능한, 상기 제 3 레이어;
    상기 제 1 레이어와 상기 제 3 레이어 사이에 배치된 제 4 레이어로서, 상기 제 4 레이어는 저항성 레이어이고, 상기 제 4 레이어는 상기 반도체 디바이스의 동작 동안 일정한 저항을 유지하며, 상기 제 4 레이어는 상기 제 3 레이어에 직접적으로 접속 (interface) 하는, 상기 제 4 레이어; 및
    상기 제 1 레이어와 상기 제 2 레이어 사이에 배치된 전류 스티어링 디바이스로서, 상기 제 4 레이어가 상기 제 3 레이어와 상기 전류 스티어링 디바이스 사이에 배치된, 상기 전류 스티어링 디바이스를 포함하고,
    상기 전류 스티어링 디바이스는 제 1 임피던스를 갖고 상기 제 4 레이어는 제 2 임피던스를 가지며, 상기 제 2 임피던스는 상기 제 1 임피던스의 약 75% 내지 약 125% 사이인, 반도체 디바이스.
  22. 제 21 항에 있어서,
    상기 전류 스티어링 디바이스는 p-n 접합 다이오드, p-i-n 다이오드, 또는 트랜지스터 중 하나인, 반도체 디바이스.
  23. 제 21 항에 있어서,
    상기 제 2 임피던스는 상기 제 1 임피던스와 실질적으로 동일한, 반도체 디바이스.
  24. 제 21 항에 있어서,
    상기 제 2 임피던스는 약 10 ㏀ 내지 약 10 ㏁ 사이인, 반도체 디바이스.
  25. 제 21 항에 있어서,
    상기 제 2 임피던스는 약 100 ㏀ 내지 약 1 ㏁ 사이인, 반도체 디바이스.
  26. 제 21 항에 있어서,
    상기 제 1 레이어 또는 상기 제 2 레이어 중 적어도 하나는, 제 1 도전성 서브-레이어 및 상기 제 1 도전성 서브-레이어와는 상이한 조성을 갖는 제 2 도전성 서브-레이어를 포함하고,
    상기 제 2 도전성 서브-레이어는 상기 제 1 도전성 서브-레이어보다 상기 제 3 레이어에 근접하여 배치되고,
    상기 제 1 도전성 서브-레이어는 텅스텐, 알루미늄 또는 구리 중 하나를 포함하고,
    상기 제 2 도전성 서브-레이어는 티타늄, 티타늄 질화물 또는 도핑된 폴리실리콘 중 하나를 포함하는, 반도체 디바이스.
  27. 제 21 항에 있어서,
    상기 제 3 레이어는 하프늄 산화물 (HfxOy), 탄탈룸 산화물 (TaxOy), 알루미늄 산화물 (AlxOy), 란타늄 산화물 (LaxOy), 이트륨 산화물 (YxOy), 디스프로슘 산화물 (DyxOy), 이테르븀 산화물 (YbxOy) 또는 지르코늄 산화물 (ZrxOy) 중 하나를 포함하는, 반도체 디바이스.
  28. 제 27 항에 있어서,
    상기 제 3 레이어는 약 20 옹스트롬 내지 약 100 옹스트롬 사이의 두께를 갖는, 반도체 디바이스.
  29. 제 27 항에 있어서,
    상기 제 3 레이어는 약 30 옹스트롬 내지 약 50 옹스트롬 사이의 두께를 갖는, 반도체 디바이스.
  30. 제 21 항에 있어서,
    상기 제 4 레이어는 티타늄, 탄탈룸, 알루미늄, 지르코늄, 하프늄 또는 실리콘의 그룹으로부터 선택된 재료를 포함하는, 반도체 디바이스.
  31. 제 21 항에 있어서,
    상기 제 4 레이어는 도펀트를 포함하는, 반도체 디바이스.
  32. 제 21 항에 있어서,
    상기 제 4 레이어는 p-도핑된 실리콘 또는 n-도핑된 실리콘 중 하나를 포함하는, 반도체 디바이스.
  33. 제 21 항에 있어서,
    상기 제 4 레이어는 실리콘 질화물, 탄탈룸 질화물, 하프늄 질화물 또는 티타늄 질화물 중 하나를 포함하는, 반도체 디바이스.
  34. 제 21 항에 있어서,
    상기 제 4 레이어는 실리콘 질화물을 포함하는, 반도체 디바이스.
  35. 제 21 항에 있어서,
    상기 제 4 레이어는 하프늄 질화물을 포함하는, 반도체 디바이스.
  36. 제 21 항에 있어서,
    상기 제 4 레이어는 탄탈룸 질화물을 포함하는, 반도체 디바이스.
  37. 제 21 항에 있어서,
    상기 제 4 레이어는 티타늄 질화물을 포함하는, 반도체 디바이스.
KR1020197006413A 2012-01-18 2013-01-18 전류 제한 엘리먼트를 갖는 비휘발성 메모리 디바이스 KR102055531B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/353,000 US8681530B2 (en) 2011-07-29 2012-01-18 Nonvolatile memory device having a current limiting element
US13/353,000 2012-01-18
PCT/US2013/022083 WO2013109842A1 (en) 2012-01-18 2013-01-18 Nonvolatile memory device having a current limiting element

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020147022742A Division KR102022741B1 (ko) 2012-01-18 2013-01-18 전류 제한 엘리먼트를 갖는 비휘발성 메모리 디바이스

Publications (2)

Publication Number Publication Date
KR20190026959A true KR20190026959A (ko) 2019-03-13
KR102055531B1 KR102055531B1 (ko) 2019-12-13

Family

ID=47597091

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020147022742A KR102022741B1 (ko) 2012-01-18 2013-01-18 전류 제한 엘리먼트를 갖는 비휘발성 메모리 디바이스
KR1020197006413A KR102055531B1 (ko) 2012-01-18 2013-01-18 전류 제한 엘리먼트를 갖는 비휘발성 메모리 디바이스

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020147022742A KR102022741B1 (ko) 2012-01-18 2013-01-18 전류 제한 엘리먼트를 갖는 비휘발성 메모리 디바이스

Country Status (3)

Country Link
US (3) US8681530B2 (ko)
KR (2) KR102022741B1 (ko)
WO (1) WO2013109842A1 (ko)

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8681530B2 (en) * 2011-07-29 2014-03-25 Intermolecular, Inc. Nonvolatile memory device having a current limiting element
US8866121B2 (en) 2011-07-29 2014-10-21 Sandisk 3D Llc Current-limiting layer and a current-reducing layer in a memory device
US8817524B2 (en) 2011-07-29 2014-08-26 Intermolecular, Inc. Resistive random access memory cells having metal alloy current limiting layers
KR20130020426A (ko) * 2011-08-19 2013-02-27 삼성전자주식회사 비휘발성 메모리요소 및 이를 포함하는 메모리소자
US8659001B2 (en) 2011-09-01 2014-02-25 Sandisk 3D Llc Defect gradient to boost nonvolatile memory performance
US8637413B2 (en) 2011-12-02 2014-01-28 Sandisk 3D Llc Nonvolatile resistive memory element with a passivated switching layer
KR101897280B1 (ko) * 2012-01-04 2018-09-11 에스케이하이닉스 주식회사 저항성 메모리 장치, 이를 포함하는 시스템 및 메모리 장치의 제조 방법
US8698119B2 (en) 2012-01-19 2014-04-15 Sandisk 3D Llc Nonvolatile memory device using a tunnel oxide as a current limiter element
US8686386B2 (en) 2012-02-17 2014-04-01 Sandisk 3D Llc Nonvolatile memory device using a varistor as a current limiter element
US9299926B2 (en) 2012-02-17 2016-03-29 Intermolecular, Inc. Nonvolatile memory device using a tunnel oxide layer and oxygen blocking layer as a current limiter element
US8975727B2 (en) 2012-02-28 2015-03-10 Intermolecular, Inc. Memory cell having an integrated two-terminal current limiting resistor
US8563366B2 (en) 2012-02-28 2013-10-22 Intermolecular Inc. Memory device having an integrated two-terminal current limiting resistor
US9053781B2 (en) 2012-06-15 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a forming free resistive random access memory with multi-level cell
US9680091B2 (en) * 2012-06-15 2017-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a complimentary resistive switching random access memory for high density application
US9450022B1 (en) * 2012-09-05 2016-09-20 Hrl Laboratories, Llc Memristor devices and fabrication
US8912518B2 (en) * 2012-11-08 2014-12-16 Intermolecular, Inc. Resistive random access memory cells having doped current limiting layers
US9019743B2 (en) 2012-11-29 2015-04-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for resistive switching random access memory with high reliable and high density
US20140241031A1 (en) 2013-02-28 2014-08-28 Sandisk 3D Llc Dielectric-based memory cells having multi-level one-time programmable and bi-level rewriteable operating modes and methods of forming the same
KR102033974B1 (ko) * 2013-02-28 2019-10-18 에스케이하이닉스 주식회사 반도체 장치, 프로세서, 시스템 및 반도체 장치의 동작 방법
US10490740B2 (en) * 2013-08-09 2019-11-26 Sony Semiconductor Solutions Corporation Non-volatile memory system with reliability enhancement mechanism and method of manufacture thereof
US9153776B2 (en) * 2013-11-01 2015-10-06 Micron Technology, Inc. Memory cells and methods of forming memory cells
US9178152B2 (en) 2013-12-23 2015-11-03 Intermolecular, Inc. Metal organic chemical vapor deposition of embedded resistors for ReRAM cells
US9246094B2 (en) * 2013-12-26 2016-01-26 Intermolecular, Inc. Stacked bi-layer as the low power switchable RRAM
JP6425137B2 (ja) * 2014-06-12 2018-11-21 パナソニックＩｐマネジメント株式会社 データ記録方法および不揮発性記憶装置
US9184379B1 (en) * 2014-07-18 2015-11-10 Intermolecular, Inc. Capping thin-film resistors to control interface oxidation
JP2016033843A (ja) * 2014-07-31 2016-03-10 株式会社東芝 不揮発性記憶装置およびその駆動方法
US9786368B2 (en) * 2014-11-24 2017-10-10 Intermolecular, Inc. Two stage forming of resistive random access memory cells
US9246087B1 (en) * 2014-11-24 2016-01-26 Intermolecular, Inc. Electron barrier height controlled interfaces of resistive switching layers in resistive random access memory cells
US9276210B1 (en) 2014-12-04 2016-03-01 Intermolecular, Inc. Conductive barriers for ternary nitride thin-film resistors
US9425389B2 (en) * 2014-12-08 2016-08-23 Intermolecular, Inc. Doped ternary nitride embedded resistors for resistive random access memory cells
WO2016094010A1 (en) * 2014-12-09 2016-06-16 Symetrix Memory, Llc Transition metal oxide resistive switching device with doped buffer region
US10157962B2 (en) * 2015-06-01 2018-12-18 Winbond Electronics Corp. Resistive random access memory
US9558819B1 (en) * 2015-08-13 2017-01-31 Arm Ltd. Method, system and device for non-volatile memory device operation
US10163503B2 (en) 2015-11-16 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM array with current limiting element to enable efficient forming operation
US10211326B2 (en) * 2016-03-31 2019-02-19 Stmicroelectronics (Tours) Sas Vertical power component
US10084015B2 (en) * 2016-04-28 2018-09-25 Sandisk Technologies Llc Resistive memory element employing electron density modulation and structural relaxation
US11791155B2 (en) * 2020-08-27 2023-10-17 Applied Materials, Inc. Diffusion barriers for germanium
US11289157B1 (en) * 2020-09-04 2022-03-29 Winbond Electronics Corp. Memory device
US11610941B2 (en) 2020-11-25 2023-03-21 International Business Machines Corporation Integrated non volatile memory electrode thin film resistor cap and etch stop
CN113804942B (zh) * 2021-07-28 2024-04-12 国网冀北电力有限公司电力科学研究院 串补装置限压器的阻性电流监测方法及系统

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110037043A1 (en) * 2009-08-12 2011-02-17 Junichi Wada Nonvolatile memory device and method of manufacturing the same

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6750079B2 (en) 1999-03-25 2004-06-15 Ovonyx, Inc. Method for making programmable resistance memory element
IL130901A (en) 1999-07-12 2004-12-15 Technion Res & Dev Foundation Improved high-power bipolar transistor with an emitter current density limitation
JP2002202527A (ja) * 2000-12-28 2002-07-19 Nec Corp アクティブマトリクス型液晶表示装置
US7426128B2 (en) 2005-07-11 2008-09-16 Sandisk 3D Llc Switchable resistive memory with opposite polarity write pulses
US20070015348A1 (en) 2005-07-18 2007-01-18 Sharp Laboratories Of America, Inc. Crosspoint resistor memory device with back-to-back Schottky diodes
US7303971B2 (en) 2005-07-18 2007-12-04 Sharp Laboratories Of America, Inc. MSM binary switch memory device
US7875871B2 (en) 2006-03-31 2011-01-25 Sandisk 3D Llc Heterojunction device comprising a semiconductor and a resistivity-switching oxide or nitride
JP4252110B2 (ja) * 2007-03-29 2009-04-08 パナソニック株式会社 不揮発性記憶装置、不揮発性記憶素子および不揮発性記憶素子アレイ
US7863087B1 (en) * 2007-05-09 2011-01-04 Intermolecular, Inc Methods for forming resistive-switching metal oxides for nonvolatile memory elements
US7920408B2 (en) * 2007-06-22 2011-04-05 Panasonic Corporation Resistance change nonvolatile memory device
KR101482814B1 (ko) * 2007-07-25 2015-01-14 인터몰레큘러 인코퍼레이티드 다중상태 비휘발성 메모리 소자
US8154003B2 (en) * 2007-08-09 2012-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive non-volatile memory device
US8129704B2 (en) * 2008-05-01 2012-03-06 Intermolecular, Inc. Non-volatile resistive-switching memories
US8049305B1 (en) * 2008-10-16 2011-11-01 Intermolecular, Inc. Stress-engineered resistance-change memory device
CN102077297A (zh) * 2009-05-14 2011-05-25 松下电器产业株式会社 非易失性存储装置和向非易失性存储装置写入数据的方法
JP5006369B2 (ja) * 2009-09-18 2012-08-22 株式会社東芝 不揮発性半導体記憶装置
US8072795B1 (en) * 2009-10-28 2011-12-06 Intermolecular, Inc. Biploar resistive-switching memory with a single diode per memory cell
JP5462027B2 (ja) * 2010-02-22 2014-04-02 株式会社東芝 不揮発性半導体記憶装置
US8422269B2 (en) * 2010-02-25 2013-04-16 Kabushiki Kaisha Toshiba Semiconductor memory device
US8395926B2 (en) 2010-06-18 2013-03-12 Sandisk 3D Llc Memory cell with resistance-switching layers and lateral arrangement
CN102473457B (zh) * 2010-06-29 2014-07-23 松下电器产业株式会社 非易失性存储装置以及其驱动方法
US8440990B2 (en) * 2011-06-09 2013-05-14 Intermolecular, Inc. Nonvolatile memory device having an electrode interface coupling region
US8618525B2 (en) * 2011-06-09 2013-12-31 Intermolecular, Inc. Work function tailoring for nonvolatile memory applications
US8681530B2 (en) * 2011-07-29 2014-03-25 Intermolecular, Inc. Nonvolatile memory device having a current limiting element
US8686386B2 (en) * 2012-02-17 2014-04-01 Sandisk 3D Llc Nonvolatile memory device using a varistor as a current limiter element
US8563366B2 (en) * 2012-02-28 2013-10-22 Intermolecular Inc. Memory device having an integrated two-terminal current limiting resistor

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110037043A1 (en) * 2009-08-12 2011-02-17 Junichi Wada Nonvolatile memory device and method of manufacturing the same
US8410467B2 (en) * 2009-08-12 2013-04-02 Kabushiki Kaisha Toshiba Nonvolatile memory device and method of manufacturing the same

Also Published As

Publication number Publication date
WO2013109842A1 (en) 2013-07-25
US9299928B2 (en) 2016-03-29
KR102055531B1 (ko) 2019-12-13
KR102022741B1 (ko) 2019-09-18
US8995172B2 (en) 2015-03-31
US20150162530A1 (en) 2015-06-11
US8681530B2 (en) 2014-03-25
KR20140114033A (ko) 2014-09-25
US20140183436A1 (en) 2014-07-03
US20130028003A1 (en) 2013-01-31

Similar Documents

Publication Publication Date Title
KR102055531B1 (ko) 전류 제한 엘리먼트를 갖는 비휘발성 메모리 디바이스
US8895949B2 (en) Nonvolatile memory device using a varistor as a current limiter element
US8901530B2 (en) Nonvolatile memory device using a tunnel oxide as a passive current steering element
US8975727B2 (en) Memory cell having an integrated two-terminal current limiting resistor
US8748237B2 (en) Memory device having an integrated two-terminal current limiting resistor
US9048425B2 (en) Bipolar multistate nonvolatile memory
US8817524B2 (en) Resistive random access memory cells having metal alloy current limiting layers
US8912518B2 (en) Resistive random access memory cells having doped current limiting layers
US8921154B1 (en) Method of forming anneal-resistant embedded resistor for non-volatile memory application
US9299926B2 (en) Nonvolatile memory device using a tunnel oxide layer and oxygen blocking layer as a current limiter element
US8735864B2 (en) Nonvolatile memory device using a tunnel nitride as a current limiter element

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right