CN103370779A - 支承衬底和用于制造半导体芯片的方法 - Google Patents

支承衬底和用于制造半导体芯片的方法 Download PDF

Info

Publication number
CN103370779A
CN103370779A CN201280009171XA CN201280009171A CN103370779A CN 103370779 A CN103370779 A CN 103370779A CN 201280009171X A CN201280009171X A CN 201280009171XA CN 201280009171 A CN201280009171 A CN 201280009171A CN 103370779 A CN103370779 A CN 103370779A
Authority
CN
China
Prior art keywords
interarea
support substrate
diode structure
diode
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201280009171XA
Other languages
English (en)
Other versions
CN103370779B (zh
Inventor
E.K.M.京特
A.普勒斯尔
H.祖尔
T.维特
M.肯普夫
J.邓内马克
B.贝姆
K.珀兹尔迈尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ams Osram International GmbH
Original Assignee
Osram Opto Semiconductors GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Osram Opto Semiconductors GmbH filed Critical Osram Opto Semiconductors GmbH
Publication of CN103370779A publication Critical patent/CN103370779A/zh
Application granted granted Critical
Publication of CN103370779B publication Critical patent/CN103370779B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66128—Planar diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49107—Connecting at different heights on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H01L33/382—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape the electrode extending partially in or entirely through the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/64—Heat extraction or cooling elements
    • H01L33/641—Heat extraction or cooling elements characterized by the materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Led Device Packages (AREA)
  • Led Devices (AREA)
  • Photovoltaic Devices (AREA)
  • Light Receiving Elements (AREA)
  • Element Separation (AREA)

Abstract

说明了一种用于半导体层序列的支承衬底（10），该支承衬底（10）具有第一主面（11）和与第一主面对置的第二主面（12）。在第一主面与第二主面之间构造有二极管结构（2），该二极管结构（2）使第一主面与第二主面至少针对电压的一个极性电绝缘。此外，说明了一种用于制造具有支承衬底的半导体芯片（3）的方法。

Description

支承衬底和用于制造半导体芯片的方法
技术领域
本发明涉及一种支承衬底、一种具有由支承衬底形成的支承体（Traeger）的半导体芯片以及一种用于制造半导体芯片的方法。
背景技术
在如发光二极管之类的光电子半导体芯片中，例如为了进行单个激励（Ansteuerung）可期望半导体芯片的产生辐射的区域与其上固定有半导体芯片的安装元件电绝缘。然而，电绝缘体常常也具有比较低的导热性，以致在产生辐射的区域与安装元件之间的这样的材料使得在工作时产生的废热的有效排出变得困难。这可导致功率损失和/或使用寿命缩短。
发明内容
任务是实现在电绝缘的情况下同时有效的散热。此外，要说明一种方法，利用该方法可以简单且可靠地制造高效的半导体芯片。 
该任务通过独立权利要求的主题来解决。扩展方案和改进方案是从属权利要求的主题。
根据一种实施形式，用于半导体层序列的支承衬底具有第一主面和与第一主面对置的第二主面。在第一主面与第二主面之间构造有二极管结构，该二极管结构使第一主面与第二主面至少针对电压的一个极性电绝缘。 
换言之，在与第一主面垂直走向的方向上的电通过电流（Stromfluss）借助二极管结构至少单向地被抑制。
适宜地，支承衬底被构造为使得在第一主面上的任意点与第二主面上的任意点之间至少关于一个极性不存在通过支承衬底的连接这些点的电流路径。
优选地，二极管结构整面地被构造在支承衬底中，尤其是在与第一主面平行或者基本上平行走向的平面中被构造在支承衬底中。在支承衬底的俯视图中，二极管结构因此未结构化并且延伸到支承衬底的整个横向伸展上方。 
支承衬底优选地被设置用于：在制造多个半导体芯片期间在支承衬底上布置或者构造半导体层序列，尤其是在分割成半导体芯片之前布置或者构造半导体层序列。借助二极管结构使布置在支承衬底的第一主面上的半导体层序列与支承衬底的第二主面电绝缘。
在一种优选的扩展方案中，二极管结构使第一主面与第二主面针对两个极性、尤其是整面地绝缘。该电绝缘因此双向地被构造并且与电压的极性无关。
在另一种优选的扩展方案中，二极管结构具有第一二极管和第二二极管。第一二极管和第二二极管适宜地在竖直方向上相叠地布置。第一二极管和第二二极管关于其导通方向优选地彼此相反地被取向。 
在另一种优选的扩展方案中，支承衬底包含优选地单晶的半导体材料。半导体材料的特点在于比较高的导热性。尤其是，硅、锗或者砷化镓合适。 
在一种优选的改进方案中，二极管结构借助一层一层地掺杂支承衬底来形成。支承衬底的层在这一点一般被理解为支承衬底的在竖直方向上相叠地被布置的区域。
优选地，二极管结构具有至少两个层，所述至少两个层具有彼此不同的导通类型。作为二极管的pn结这样以简单的方式被实现。
对于第一主面与第二主面的电绝缘，二极管结构原则上可以在竖直方向上被布置在任意位置处。二极管结构因此可以与第一主面和/或与第二主面在竖直方向上被间隔。
此外，二极管结构的被掺杂的层中的一个层可以与支承衬底的第一主面或者与支承衬底的第二主面紧邻。例如，与第一主面邻接的被掺杂的层也可被设置用于电接触。
在一种优选的改进方案中，二极管结构具有至少三个相继的层，所述层关于其导通类型交替地被构造，例如以pnp层序列或者npn层序列为形式被构造。导通方向彼此相反的两个串联布线（verschalten）的pn结这样以简单的方式被实现。二极管结构的被掺杂的层可以彼此紧邻。通过提高在竖直方向上的二极管数目，此外还可以增高在截止方向上的击穿场强。
支承衬底的至少一个层名义上可以是未掺杂的。尤其是，在被掺杂的层中的至少两个层之间可以布置在名义上未掺杂的层，使得这些被掺杂的层彼此间隔。 
在一种优选的扩展方案中，在支承衬底中构造保护二极管。优选地，支承衬底在被设置为半导体芯片的支承体的任意区域中都具有保护二极管。保护二极管可以保护带有这种支承体的半导体芯片免受由于静电放电（electrostatic discharge, ESD）引起的损害。保护二极管优选地被布置在第一主面与二极管结构之间。 
优选地光电子的半导体芯片根据一种实施形式具有带有半导体层序列的半导体本体和带有第一主面以及与第一主面对置的第二主面的支承体。半导体本体被布置在支承体的第一主面上。在第一主面与第二主面之间构造有二极管结构，该二极管结构使第一主面与第二主面至少针对电压的一个极性电绝缘。
优选地，半导体层序列具有被设置用于产生相干辐射、部分相干辐射或者不相干辐射的有源区。半导体芯片尤其是可以被构造为发荧光二极管（Lumineszenzdiode），如被构造为发光二极管或者激光二极管。可替换地或者补充地，半导体芯片也可以被构造为辐射接收机。
在半导体芯片工作时产生的热可以通过支承体排出。此外，有源区借助二极管结构与附在支承体的第二主面上的电势电绝缘。
半导体本体的半导体层序列优选外延地（例如借助MOCVD或者MBE）被沉积在生长衬底上。 
在一种扩展变型方案中，支承体是用于半导体层序列的生长衬底。 
在一种可替换的扩展变型方案中，支承体与生长衬底不同。支承体尤其是用于使半导体层序列机械稳定，使得生长衬底不再是必需的并且可以被去除。
去除了生长衬底的半导体芯片也被称作薄膜半导体芯片。薄膜半导体芯片、尤其是薄膜发光二极管芯片的特点尤其是在于如下表征性特征： 
－ 在产生辐射的外延层序列的朝向支承体的第一主面上施加或者构造有反射层，该反射层将在外延层序列中产生的电磁辐射的至少一部分反射回该外延层序列中；
－ 外延层序列具有范围为20μm或更小的、尤其是在范围为10μm 的厚度；以及
－ 外延层序列包含至少一个半导体层，所述至少一个半导体层具有至少一个面，所述至少一个面具有混匀结构，所述混匀结构在理想情况下导致光在外延的外延层序列中近似各态历经的分布，也就是说，所述混匀结构具有尽可能各态历经随机的散射特性。
薄膜发光二极管芯片的基本原理例如在I. Schnitzer等人的“Appl. Phys. Lett.”（63(16)，1993年10月18日，第2174 – 2176页）中予以描述，所述文献的公开内容就此而言通过引用结合于此。
薄膜发光二极管芯片良好近似地是朗伯（Lambert）的表面辐射器并且因而特别好地适于应用在大灯中。
支承体优选地材料配合地与半导体层序列连接。在材料配合的连接的情况下，优选地被预制的连接配对物借助原子力和/或分子力被保持在一起。材料配合的连接例如可以借助连接层（例如粘接层或者焊接层）来实现。通常，连接的分离伴随有连接配对物中的至少一个和/或连接层的损毁。 
在一种优选的扩展方案中，支承体的侧面被配备有钝化层。二极管结构的（例如由于在安装半导体芯片时的焊料或者导电的粘接剂引起的）不期望的电跨接的危险可以这样被避免。此外，优选地针对电磁辐射、尤其是针对其能量在支承体的带隙能量之上的辐射，例如针对在红外光谱范围、可见的光谱范围中和/或在紫外光谱范围中的辐射，钝化层不透地被构造，尤其是吸收性地被构造。二极管结构的电阻的由于辐射感生的光电导引起的不期望的降低可以这样被避免或者至少被减小。与此不同地，支承体的侧面可以裸露。支承体的制造由此被简化。
在用于制造多个优选地光电子的半导体芯片的方法中，根据一种实施形式，提供一种支承衬底，所述支承衬底具有第一主面和与第一主面对置的第二主面。在第一主面与第二主面之间构造有二极管结构，其中该二极管结构使第一主面与第二主面至少针对电压的一个极性电绝缘。在支承衬底的第一主面上布置有半导体层序列。带有半导体层序列的支承衬底被分割成多个半导体芯片。在分割时，其上布置有半导体本体的支承体源于每个半导体芯片的支承衬底。
在一种扩展变型方案中，二极管结构在分割之前、尤其是在布置半导体层序列之前被构造。半导体芯片因此已经在分割时具有二极管结构。这样，所有半导体芯片可以以简单的方式被配备有二极管结构，该二极管结构使半导体层序列与支承体的第二主面电绝缘。
在一种可替换的扩展变型方案中，在分割之后才对二极管结构进行构造。这样，仅仅如下那些半导体芯片可以有针对性地被配备有二极管结构：在所述半导体芯片中，要与支承体的第二主面电绝缘地实施半导体层序列。
在一种优选的扩展方案中，二极管结构借助整面掺杂支承衬底来构造。这例如可以借助合金、扩散或者植入来进行。为了整面地构造掺杂而可以省去用于横向结构化的例如光刻掩蔽。
在一种扩展变型方案中，半导体层序列被沉积在生长衬底上，并且生长衬底在布置在支承衬底上之后被去除。
在一种可替换的扩展变型方案中，半导体层序列外延地被沉积在支承衬底上。支承衬底因此用作生长衬底。
对于该方法，所描述的支承衬底特别合适。此外，该方法特别适于制造所描述的半导体芯片。与支承衬底或者半导体芯片相互联系地阐明的特征因而也可以被考虑用于该方法，并且反之亦然。
附图说明
其他特征、有利的扩展方案和适宜性从以下结合附图对实施例的描述得到。
其中：
图1以示意性截面示出了支承衬底的第一实施例；
图2、图3和图4分别以示意性截面示出了用于具有支承体的半导体芯片的第一实施例、第二实施例或第三实施例；
图5A和5B以示意性俯视图（图5A）和相关的截面（图5B）示出了用于支承衬底的第二实施例的片段；
图6以示意性截面示出了半导体芯片的第四实施例；
图7和图8以示意性截面示出了第一实施例或第二实施例；以及
图9A至9C示出了用于依据示意性地以截面示出的中间步骤制造多个半导体芯片的方法的实施例。
相同的、同样的或者相同作用的元件在附图中被配备有相同的附图标记。附图和在附图中所示的元件彼此间的大小关系不应被视为按比例的。更确切地说，各个元件为了更好的可示性和/或为了更好的理解而可夸大地被示出。
具体实施方式
支承衬底的第一实施例在图1中以示意性截面示出。支承衬底10在竖直方向上在第一主面11与平行于第一主面走向的第二主面12之间延伸。
在主面之间构造有二极管结构2，该二极管结构2在横向方向上整面地延伸到支承衬底10上。
二极管结构2具有第一层21、第二层22和第三层23。第一层形成支承衬底的第一主面。第一层21和第三层23示例性地分别p导通地被掺杂，而第二层22 n导通地被掺杂。借助在这些层之间的pn结形成第一二极管24或第二二极管25。二极管24、25关于其导通方向彼此相反地被取向。支承衬底10的其余部分可以是掺杂的或者是未掺杂的。
借助二极管结构2，第一主面11和第二主面12彼此电绝缘，其中借助二极管24、25的电绝缘与所附的电压的极性无关地被给出。
支承衬底10优选地基于半导体材料。例如，硅、锗或者砷化镓合适。
在所描述的实施例中，二极管结构借助彼此紧邻的层的关于导通类型交替的序列形成。与此不同，在至少两个被掺杂的层之间也可以布置名义上未掺杂的层。此外，二极管结构也可以具有多于两个的二极管，所述多于两个的二极管适宜地彼此串联地布线。
示例性地被实施为LED半导体芯片的半导体芯片的第一实施例在图2中以示意性截面示出。半导体芯片3具有支承体1，该支承体1在制造半导体芯片3时源于如与图1相互联系所描述地那样被实施的支承衬底。
半导体芯片3具有半导体本体4。形成半导体本体的半导体层序列包括被设置用于产生辐射的有源区40，该有源区40被布置在第一半导体层41与第二半导体层42之间。
用于外延半导体本体4的生长衬底被去除并且因此在图2中未示出。半导体芯片3因此被构造为薄膜半导体芯片，在所述薄膜半导体芯片中，二极管结构2被集成到薄膜半导体芯片的支承体1中。
半导体本体4借助连接层6（例如焊接层或粘接层）与支承体的第一主面11以机械方式并且导电地连接。
在半导体芯片3工作时，通过在半导体芯片3的第一接触部51与第二接触部52之间施加外部电压，载流子可以从不同侧被注入到有源区40中并且在那里在发射辐射的情况下而重新结合。
第一接触部51被构造在支承体2的第一主面11上，使得载流子通过支承体1的第一层21被注入到半导体本体4中。借助二极管结构2，因此可以尽管有通过支承体1的通过电流仍实现了相对于支承体的第二主面12的电绝缘。
此外，尤其是与由如蓝宝石之类的电绝缘的材料制成的支承体相比，支承体1的特点在于高导热性，使得在半导体芯片3工作时在半导体本体4中形成的损耗热可以有效地从半导体本体中被排出。
在半导体本体4与支承体1之间布置有镜层7。优选地金属的镜层被设置用于反射在有源区中产生的并且朝着支承体1发射的辐射，使得该辐射分量可以通过半导体本体4的背离支承体1的辐射出射面45逸出。在可见的光谱范围中，例如银或者铝适合于镜层7，在红外光谱范围中，金具有高反射性。
支承体的在横向方向上形成支承体1的边界的侧面13在该实施例中裸露。在分割支承衬底时形成的侧面13的涂层因此不是必要的。但是，为了保护免于在安装半导体芯片3时不期望地电跨接二极管结构2，与此不同地可以设置涂层、例如钝化层形式的涂层。
在图3中所示的用于半导体芯片的第二实施例基本上对应于与图2相互联系所描述的第一实施例。与此不同，支承体1具有仅带有一个二极管的二极管结构2。所述二极管关于其导通方向被构造为使得所述二极管在附在接触部51、52上的工作电压的情况下在截止方向上被取向。支承体1的第一主面11与第二主面12的电绝缘因此关于一个极性被保证。此外，第一接触部51与第一实施例不同地被布置在第一半导体层41上。载流子从第一接触部注入到第一半导体层中因此可以与支承体1无关地进行。
半导体芯片的第三实施例在图4中以示意性截面示出。与同图2和图3相互联系所描述的实施例不同，支承体1形成用于半导体本体4的半导体层的生长衬底。半导体本体因此不是材料配合地与支承体1连接，而是外延地被沉积在支承体上。为了提高从辐射出射面45逸出的辐射功率，在半导体本体4中可以构造镜、例如布拉格镜（未明确示出）形式的镜。
在图5A和5B中示出了根据第二实施例的支承衬底的片段。该片段对应于支承衬底10的被设置为半导体本体的支承体的区域。适宜地，支承衬底具有多个这种优选地矩阵形布置的区域。
支承衬底10除了二极管结构2之外还具有保护二极管18。保护二极管被构造在支承衬底10中的二极管结构2与第一主面11之间。保护二极管18借助第一部分区域181和第二部分区域182形成。部分区域关于导通类型而彼此不同，使得在部分区域之间形成pn结。第二部分区域182完全被第一部分区域181包围。
在第一主面11上构造有绝缘层17。绝缘层例如可以包含氧化物（例如氧化硅）、氮化物（例如氮化硅）或者氮氧化物（例如氮氧化硅），或者绝缘层可以由这种材料制成。绝缘层17具有第一开口191和第二开口192。在支承衬底10的俯视图中，第一开口191与第一部分区域181重叠，而第二开口192与第二部分区域182重叠。在绝缘层上，布置有第一连接面15和第二连接面16，所述第一连接面15和第二连接面16穿过开口与第二部分区域182或第一部分区域181导电连接。
二极管结构2与支承衬底10的第二主面12邻接。与此不同，二极管结构但是也可以与第二主面间隔。
其中来自支承衬底的支承体根据与图5A和5B相互联系所描述的实施例被实施的半导体芯片的实施例在图6中示出。如与图2相互联系所描述的那样，半导体本体4借助连接层6被固定在支承体1上。半导体本体4具有凹进部（Ausnehmung）47，该凹进部47从支承体1起穿过第一半导体层41和有源区40延伸到第二半导体层42中。为了避免有源区40的电短路，凹进部47的侧面被绝缘层48覆盖。在半导体本体4与支承体1之间，布置有第一联接层（Anschlussschicht）43，该第一联接层43与朝着支承体的第一半导体层41邻接并且导电地与所述第一半导体层41连接。在第一联接层43上布置有半导体芯片3的第一接触部51。第二半导体层42导电地与第二联接层44连接，该第二联接层44穿过凹进部47延伸。
第一联接层43逐个区域地在半导体本体4与第二联接层44之间走向。在联接层43、44之间为了避免电短路而构造绝缘层48。在第二联接层44上构造有第二接触部52。半导体芯片3的电接触因此借助两个在横向上与半导体本体4间隔的电接触部51、52进行。半导体本体的辐射出射面45没有电接触部，使得避免遮挡辐射出射面。
为了提高被耦合输出的辐射功率，辐射出射面45被配备有结构化部46、例如粗化部（Aufrauhung）。
接触部51、52此外还与保护二极管18连接。有源区40和保护二极管18关于其导通方向反并联地彼此布线。例如，与第二接触部52邻接的第二半导体层42可以n导通地实施，而第一部分区域181 可以p导通地实施，或者反之亦然。在涉及有源区40附在截止方向上的电压的情况下，载流子可以通过保护二极管流出。因此，保护二极管被集成到半导体芯片3中，尤其是被集成到作为半导体芯片的部分的支承体1中，该保护二极管保护半导体本体免受由于静电放电引起的损害。
第一接触部51通过第一联接层43、连接层6和第一联接面15与保护二极管18的第二部分区域182连接。第二接触部52通过第二联接层44、连接层6和第二联接面16与保护二极管18的第一部分区域181导电地连接。为了避免电短路，在与第一联接层43连接的部分层431和第二联接层44之间构造有中间空隙85。
支承体1的侧面13被配备有钝化层8。二极管结构2在（例如借助焊料或者导电粘接剂）安装半导体芯片3时电短路的危险被这样减低。此外，钝化层还是不透辐射地被构造，尤其是吸收性地被构造，使得二极管结构2的电阻由于辐射感生的光电导引起的降低可以被避免或者至少被减小。尤其是与绝缘层17相互联系所述的材料之一适于钝化层。例如，氮化硅可以具有对于在紫外光谱范围中的和在可见的光谱范围中的辐射的比较低的透射。钝化层8当然也可以被设置在根据其他所描述的实施例的半导体芯片中。
器件的第一实施例在图7中以示意性截面示出。器件9的半导体芯片3尤其是可以如与前面所描述的实施例相互联系所描述地那样被构造。
可表面安装地实施的器件（表面安装器件（surface mounted device），SMD）9具有壳体本体90，该壳体本体90使带有第一联接导体91和第二联接导体92的引线框架变形。壳体本体例如可以被构造为塑料成型体（Formkoerper）。
壳体本体90此外还使热联接导体93变形。热联接导体93例如可以包含金属、例如铜。在热联接导体上固定有半导体芯片3。半导体芯片3的接触部51、52通过连接导体94、例如线接合连接与联接导体91、92导电连接。替换于线接合连接，也可以应用一种接触方式，例如借助焊球、借助通孔敷镀、借助平面的、层状的接触结构或者借助所谓的城堡状建筑（Castellation）来进行。
半导体芯片3在横向方向上被适宜的电绝缘的反射器层98包围，所述反射器层98例如由配备有反射颗粒、例如氧化钛颗粒的塑料、例如环氧树脂或者硅树脂制成。总体上从半导体芯片的辐射出射面45逸出的辐射功率由此可以被进一步提高。此外，反射器层阻止：二极管结构2中的从半导体芯片之外被耦合输入到支承体1中的光子提高导通能力并且这样损害通过二极管结构的电绝缘。
壳体本体90被布置在安装板95上，该安装板95具有联接区域96。安装板例如可以被构造为印刷电路板（Printed Circuit Board，PCB）或者被构造为金属芯印刷电路板（Metal Core Printed Circuit Board，MCPCB）。
联接导体91、92分别与联接区域96导电连接。此外，热联接导体93也可以与联接区域连接。损耗功率向环境排出由此可以被改善。与联接导体91、92不同，热联接导体93和与其邻接的联接区域但是不是用于电接触半导体芯片3，而是用于有效地从半导体芯片散热。半导体芯片3的被设置用于产生辐射的有源区借助二极管结构2与安装板95电绝缘。
器件的第二实施例在图8中示意性地以截面示出。与第一实施例不同，器件9被构造为模块，其中多个半导体芯片3不带壳体地被固定在安装板95上。
为了电绝缘联接区域96，在安装板95与联接区域96之间构造有绝缘层97。借助绝缘层97保证了，半导体芯片3即使在导电的安装板（例如金属板）的情况下也可以单个地电接触。与此不同，半导体芯片至少部分地可以彼此电布线，例如被布线成并联电路或者被布线成串联电路。
而半导体芯片3可以直接被固定在安装板95上，因为半导体芯片的有源区的电绝缘通过半导体芯片的二极管结构2来保证。因此可以省去在半导体芯片与安装板之间的绝缘层，使得热阻降低并且因此从半导体芯片出来的散热被改善。
用于制造半导体芯片的方法的一种实施例在图9A至9C中依据示意性以截面示出的中间步骤来示出，其中示例性地制造如与图2相互联系所描述的那样实施的半导体芯片。
如在图9A中所示，提供支承衬底10，该支承衬底10具有二极管结构2。为了简化地示出，仅示出了支承衬底10的如下区域：在制造时，从该区域恰好得到一个用于半导体芯片的支承体。
带有被设置用于产生辐射的有源区40的半导体层序列400外延地被沉积在生长衬底49上，例如借助MOVPE或者MBE被沉积，所述有源区40被布置在第一半导体层41与第二半导体层42之间。
二极管结构2的构造通过整面地掺杂支承衬底10来进行。支承衬底10的被掺杂的层例如可以借助合金、扩散和/或植入来制造。
如在图9B中所示出的那样，半导体层序列400借助连接层6在机械上稳定地与支承衬底10连接。在固定之后，支承衬底用于使半导体层序列机械稳定，使得可以去除半导体层序列的生长衬底。这例如可以借助相干辐射（例如借助激光剥离方法（Laser-Lift-Off））以机械方式（例如借助磨削、研磨或者抛光）或者以化学方式（例如借助湿化学或者干化学刻蚀）来进行。
为了电接触第一半导体层41，半导体层序列逐个区域地被去除，使得支承衬底10的第一主面11暴露。电接触部51、52例如可以借助蒸发或者溅射来施加。
为了分割成半导体芯片，半导体层序列400与支承衬底10一起被分开，使得得到分别具有半导体本体4和支承体1的半导体芯片3。分割例如可以借助相干辐射（例如借助激光分离方法）以机械方式（例如借助锯割、折断或者分裂）或者以化学方式（例如借助湿化学或者干化学刻蚀）来进行。制成的半导体芯片在图9C中示出。
与所描述的实施例不同，二极管结构2的构造也可以在将半导体层序列400布置在支承衬底10上之后才进行。尤其是，二极管结构也可以在分割成半导体芯片之后才进行。以这种方式，二极管结构只能被构造在如下这种半导体芯片中：在所述半导体芯片中，半导体本体4要与支承体1的第二主面12电绝缘地被构造。此外，支承衬底10也可以用作半导体层序列400的生长衬底。在该情况下可以省去到与生长衬底不同的支承体的转移。
利用所描述的方法，半导体芯片的半导体本体4可以通过二极管结构的构造与半导体芯片的安装面电绝缘，而无需热阻显著地提高，因为例如pn结中的电绝缘的贫化区仅引起导热性的微小降低。
本专利申请要求德国专利申请10 2011 011 378.9的优先权，该德国专利申请10 2011 011 378.9的公开内容通过引用被结合于此。
本发明并不受依据实施例的描述限制。更确切地说，本发明包括任意新的特征以及特征的任意组合，这尤其是包含权利要求中的特征的任意组合，即使该特征或者该组合本身并未明确地在权利要求书或者实施例中予以说明。

Claims (15)

1.一种用于半导体层序列的支承衬底（10），该支承衬底（10）具有第一主面（11）和与第一主面对置的第二主面（12），其中在第一主面（11）与第二主面（12）之间构造有二极管结构（2），该二极管结构（2）使第一主面（11）与第二主面（12）至少针对电压的一个极性电绝缘。
2.根据权利要求1所述的支承衬底，
其中，二极管结构使第一主面与第二主面针对两个极性电绝缘。
3.根据权利要求1或2所述的支承衬底，
其中，二极管结构具有第一二极管（24）和第二二极管（25），其中第一二极管和第二二极管关于所述二极管的导通方向彼此相反地被取向。
4.根据权利要求1至3之一所述的支承衬底，
其中，支承衬底包含半导体材料。
5.根据权利要求1至4之一所述的支承衬底， 
其中，二极管结构借助一层一层地掺杂支承衬底来形成。
6.根据权利要求1至5之一所述的支承衬底，
其中，二极管结构具有至少三个相继的层（21，22，23），所述至少三个相继的层（21，22，23）关于所述层的导通类型交替地被构造。
7.一种半导体芯片（3），其具有带有半导体层序列的半导体本体（4）和带有第一主面（11）以及与第一主面对置的第二主面（12）的支承体（1），其中半导体本体被布置在支承体的第一主面上而在第一主面与第二主面之间构造有二极管结构（2），所述二极管结构（2）使第一主面与第二主面至少针对电压的一个极性电绝缘。
8.根据权利要求7所述的半导体芯片，
其中，支承体材料配合地与半导体层序列连接。
9.根据权利要求7或8所述的半导体芯片，
其中，支承体的侧面被配备有钝化层（8）。
10.一种用于制造多个半导体芯片（3）的方法，其具有如下步骤：
a）提供带有第一主面（11）和与第一主面对置的第二主面（12）的支承衬底（10）；
b）在第一主面与第二主面之间构造二极管结构（2），其中该二极管结构使第一主面与第二主面至少针对电压的一个极性电绝缘，
c）将半导体层序列（400）布置在支承衬底的第一主面上；以及
d）将带有半导体层序列的支承衬底分割成多个半导体芯片。
11.根据权利要求10所述的方法，
其中，步骤b）在步骤d）之前被执行。
12.根据权利要求10所述的方法，
其中，步骤b）在步骤d）之后被执行。
13.根据权利要求10至12之一所述的方法，
其中，二极管结构借助整面地掺杂支承衬底来构造。
14.根据权利要求10至13之一所述的方法， 
其中，半导体层序列被沉积在生长衬底上，并且生长衬底在步骤c）之后被去除。
15.根据权利要求10至13之一所述的方法， 
其中，半导体层序列在步骤b）中外延地被沉积在支承衬底上。
CN201280009171.XA 2011-02-16 2012-02-07 支承衬底和用于制造半导体芯片的方法 Active CN103370779B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE102011011378.9 2011-02-16
DE102011011378A DE102011011378A1 (de) 2011-02-16 2011-02-16 Trägersubstrat und Verfahren zur Herstellung von Halbleiterchips
PCT/EP2012/052060 WO2012110365A1 (de) 2011-02-16 2012-02-07 Trägersubstrat und verfahren zur herstellung von halbleiterchips

Publications (2)

Publication Number Publication Date
CN103370779A true CN103370779A (zh) 2013-10-23
CN103370779B CN103370779B (zh) 2015-09-16

Family

ID=45607734

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201280009171.XA Active CN103370779B (zh) 2011-02-16 2012-02-07 支承衬底和用于制造半导体芯片的方法

Country Status (7)

Country Link
US (2) US9704945B2 (zh)
JP (1) JP5813138B2 (zh)
KR (1) KR101548442B1 (zh)
CN (1) CN103370779B (zh)
DE (1) DE102011011378A1 (zh)
TW (1) TWI491084B (zh)
WO (1) WO2012110365A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105322082A (zh) * 2014-07-31 2016-02-10 首尔伟傲世有限公司 发光二极管芯片及发光装置
CN113826221A (zh) * 2019-05-07 2021-12-21 奥斯兰姆奥普托半导体有限责任公司 用于制造结构元件的方法和结构元件

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8809897B2 (en) 2011-08-31 2014-08-19 Micron Technology, Inc. Solid state transducer devices, including devices having integrated electrostatic discharge protection, and associated systems and methods
JP6100598B2 (ja) * 2013-04-25 2017-03-22 スタンレー電気株式会社 半導体発光素子及び半導体発光装置
DE102013110853B4 (de) * 2013-10-01 2020-12-24 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Strahlungsemittierender Halbleiterchip und Verfahren zur Herstellung von strahlungsemittierenden Halbleiterchips
DE102014101492A1 (de) 2014-02-06 2015-08-06 Osram Opto Semiconductors Gmbh Optoelektronisches Halbleiterbauelement
US9922970B2 (en) * 2015-02-13 2018-03-20 Qualcomm Incorporated Interposer having stacked devices
DE102015111492B4 (de) * 2015-07-15 2023-02-23 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Bauelemente und Verfahren zur Herstellung von Bauelementen
DE102017104735B4 (de) 2017-03-07 2021-09-02 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Strahlungsemittierender Halbleiterchip
TWI744649B (zh) * 2019-06-18 2021-11-01 鈺橋半導體股份有限公司 具有跨過界面之橋接件的線路板

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63220583A (ja) * 1987-03-10 1988-09-13 Furukawa Electric Co Ltd:The サブマウント
JP2001244506A (ja) * 2000-03-02 2001-09-07 Sharp Corp 半導体発光装置及びそれを用いた表示装置
US6642550B1 (en) * 2002-08-26 2003-11-04 California Micro Devices Silicon sub-mount capable of single wire bonding and of providing ESD protection for light emitting diode devices
CN1750286A (zh) * 2004-09-15 2006-03-22 三垦电气株式会社 设有保护元件的半导体发光装置及其制造方法
DE102009013085A1 (de) * 2009-03-13 2010-09-16 Siemens Aktiengesellschaft Metallisierte Durchführungen eines Wafers mit integrierten Dioden
US20100301349A1 (en) * 2005-01-26 2010-12-02 Harvatek Corporation Wafer level led package structure for increasing light-emitting efficiency and heat-dissipating effect and method for manufacturing the same
DE102009022966A1 (de) * 2009-05-28 2010-12-02 Osram Opto Semiconductors Gmbh Oberflächenmontierbarer optoelektronischer Halbleiterchip und Verfahren zur Herstellung eines oberflächenmontierbaren optoelektronischen Halbleiterchips

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2980810A (en) * 1957-12-30 1961-04-18 Bell Telephone Labor Inc Two-terminal semiconductive switch having five successive zones
US3023347A (en) * 1960-07-15 1962-02-27 Westinghouse Electric Corp Oscillator having predetermined temperature-frequency characteristics
US5061972A (en) * 1988-12-14 1991-10-29 Cree Research, Inc. Fast recovery high temperature rectifying diode formed in silicon carbide
DE19919471A1 (de) * 1999-04-29 2000-11-09 Bosch Gmbh Robert Verfahren zur Beseitigung von Defekten von Siliziumkörpern durch selektive Ätzung
TW545698U (en) * 2001-12-28 2003-08-01 United Epitaxy Co Ltd LED packaging structure with a static charge protecting device
DE102004014940A1 (de) * 2003-03-26 2004-10-21 Kyocera Corp. Halbleitervorrichtung, Verfahren zum Aufwachsen eines Nidridhalbleiters und Verfahren zur Herstellung einer Halbleitervorrichtung
US7173311B2 (en) 2004-02-02 2007-02-06 Sanken Electric Co., Ltd. Light-emitting semiconductor device with a built-in overvoltage protector
JP4577497B2 (ja) * 2004-02-02 2010-11-10 サンケン電気株式会社 半導体発光素子と保護素子との複合半導体装置
KR101228428B1 (ko) 2004-02-20 2013-01-31 오스람 옵토 세미컨덕터스 게엠베하 광전 소자, 다수의 광전 소자를 구비한 장치 및 광전 소자를 제조하기 위한 방법
TWI234297B (en) * 2004-04-29 2005-06-11 United Epitaxy Co Ltd Light emitting diode and method of the same
AT501491B1 (de) * 2005-02-18 2007-03-15 Knorr Bremse Gmbh Dichtungsprofil
TWI257186B (en) * 2005-09-29 2006-06-21 Formosa Epitaxy Inc Light-emitting diode chip
JP4978014B2 (ja) * 2006-01-30 2012-07-18 サンケン電気株式会社 半導体発光装置及びその製造方法
TWI372478B (en) * 2008-01-08 2012-09-11 Epistar Corp Light-emitting device
DE102009018603B9 (de) * 2008-04-25 2021-01-14 Samsung Electronics Co., Ltd. Leuchtvorrichtung und Herstellungsverfahren derselben
DE102008034560B4 (de) * 2008-07-24 2022-10-27 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Strahlungsemittierender Halbleiterchip und Verfahren zur Herstellung eines strahlungsemittierenden Halbleiterchips
CN102067336B (zh) * 2008-08-19 2012-11-28 晶能光电（江西）有限公司 基于应力可调InGaAlN薄膜的发光器件
DE102009007625A1 (de) * 2008-11-14 2010-05-20 Osram Opto Semiconductors Gmbh Verbundsubstrat für einen Halbleiterchip
DE102009006177A1 (de) 2008-11-28 2010-06-02 Osram Opto Semiconductors Gmbh Strahlungsemittierender Halbleiterchip
US20110025404A1 (en) * 2009-07-29 2011-02-03 Qualcomm Incorporated Switches with variable control voltages

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63220583A (ja) * 1987-03-10 1988-09-13 Furukawa Electric Co Ltd:The サブマウント
JP2001244506A (ja) * 2000-03-02 2001-09-07 Sharp Corp 半導体発光装置及びそれを用いた表示装置
US6642550B1 (en) * 2002-08-26 2003-11-04 California Micro Devices Silicon sub-mount capable of single wire bonding and of providing ESD protection for light emitting diode devices
CN1750286A (zh) * 2004-09-15 2006-03-22 三垦电气株式会社 设有保护元件的半导体发光装置及其制造方法
US20100301349A1 (en) * 2005-01-26 2010-12-02 Harvatek Corporation Wafer level led package structure for increasing light-emitting efficiency and heat-dissipating effect and method for manufacturing the same
DE102009013085A1 (de) * 2009-03-13 2010-09-16 Siemens Aktiengesellschaft Metallisierte Durchführungen eines Wafers mit integrierten Dioden
DE102009022966A1 (de) * 2009-05-28 2010-12-02 Osram Opto Semiconductors Gmbh Oberflächenmontierbarer optoelektronischer Halbleiterchip und Verfahren zur Herstellung eines oberflächenmontierbaren optoelektronischen Halbleiterchips

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105322082A (zh) * 2014-07-31 2016-02-10 首尔伟傲世有限公司 发光二极管芯片及发光装置
CN105322082B (zh) * 2014-07-31 2019-04-09 首尔伟傲世有限公司 发光二极管芯片及发光装置
CN113826221A (zh) * 2019-05-07 2021-12-21 奥斯兰姆奥普托半导体有限责任公司 用于制造结构元件的方法和结构元件

Also Published As

Publication number Publication date
DE102011011378A1 (de) 2012-08-16
KR20130119496A (ko) 2013-10-31
WO2012110365A1 (de) 2012-08-23
JP5813138B2 (ja) 2015-11-17
TW201242124A (en) 2012-10-16
KR101548442B1 (ko) 2015-08-28
CN103370779B (zh) 2015-09-16
US9704945B2 (en) 2017-07-11
US20170271438A1 (en) 2017-09-21
JP2014506016A (ja) 2014-03-06
US10224393B2 (en) 2019-03-05
US20140008770A1 (en) 2014-01-09
TWI491084B (zh) 2015-07-01

Similar Documents

Publication Publication Date Title
CN103370779B (zh) 支承衬底和用于制造半导体芯片的方法
CN102227807B (zh) 发射辐射的半导体芯片及其制造方法
EP1868245B1 (en) Semiconductor device and method of manufacturing semiconductor device
EP2950359B1 (en) A light emitting device
KR20100074100A (ko) 광전 반도체칩，광전 소자，및 광전 소자의 제조 방법
EP2533313B1 (en) Light emitting diode
US9548433B2 (en) Light-emitting diode chip
RU2521219C2 (ru) Эффективная светодиодная матрица
US20070200128A1 (en) Light Emitting Device
CN103250247B (zh) 用于光电子半导体芯片的载体和半导体芯片
EP2149918A1 (en) Improved bond pad design for enhancing light extraction from LED chips
KR101515310B1 (ko) 발광 다이오드 칩
KR101989212B1 (ko) 광전자 반도체 칩, 그리고 광전자 반도체 칩의 제조 방법
CN102687271A (zh) 具有保护二极管结构的薄膜半导体器件和用于制造薄膜半导体器件的方法
JP2011049600A (ja) 光電素子および光電素子の製造方法
CN101904006B (zh) 具有过压保护的发光二极管芯片
KR20120048558A (ko) 광전 소자
EP2246891B1 (en) Light emitting device, light emitting device package, and lighting system including the same
TWI484656B (zh) 晶片配置，連接配置，發光二極體和晶片配置的製造方法
WO2008078900A1 (en) Semiconductor light emitting device package
CN101233624A (zh) 交流发光器件
CN104823297B (zh) 光电器件和用于制造光电器件的方法
US20210351332A1 (en) Optoelectronic semiconductor component
EP2228844B1 (en) Light emitting apparatus, and method for manufacturing the same, and lighting system with the light emitting apparatus
CN102782885A (zh) 半导体二极管和用于制造半导体二极管的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant