CN103325739A

CN103325739A - 半导体封装基板

Info

Publication number: CN103325739A
Application number: CN2012101563207A
Authority: CN
Inventors: 赖奎佑
Original assignee: Chipmos Technologies Inc
Current assignee: Chipmos Technologies Inc
Priority date: 2012-03-23
Filing date: 2012-05-18
Publication date: 2013-09-25
Also published as: TWI474458B; TW201340277A

Abstract

本发明揭露一种半导体封装基板，其包含用来承载芯片的可挠性基材与设置于可挠性基材上的测试垫、引脚以及阻挡层。引脚的一端电性连接芯片，另一端则连接测试垫。阻挡层可设置于测试垫的周围，并与测试垫间形成凹陷部。当一探针接触测试垫以测试芯片的电性功能时，阻挡层可阻挡探针避免其滑出测试垫。

Description

半导体封装基板

技术领域

本发明关于一种半导体封装基板，并且特别地，关于一种可使探针确实接触测试垫以避免测试失败的半导体封装基板。

背景技术

由于光电产业的快速发展，并基于目前电子装置薄型化的潮流，现今的电子装置所使用的显示器均具有厚度薄、大面积及高解析度等优点，如液晶显示器(Liquid Crystal Display,LCD)或等离子体显示器(Plasma Display Panel,PDP)等。上述的薄型显示器驱动芯片，一般以卷带承载封装(Tape Carrier Package,TCP)或薄膜覆晶封装(Chip on Film,COF)方式对其进行封装。

于目前的TCP/COF封装工艺中，芯片设置于布有引脚的卷带或可挠性基材上，藉由引脚使芯片与电子装置电性连接，以驱动电子装置(如液晶显示器)。于封装后，芯片封装结构需经过测试以确认其功能是否正常，并于测试后才将芯片封装结构自卷带或可挠性基材裁切出来。卷带或可挠性基材上进一步设置有多个测试垫，这些测试垫同样通过引脚连接到芯片，使得测试仪器(例如：探针卡)可通过接触这些测试垫来测试芯片的电性功能。

在TCP/COF的芯片封装结构测试方面，通常是以悬臂式探针卡来进行测试。悬臂式探针卡的探针一般呈斜向配置，当探针卡向下加压使探针接触测试垫时，由于探针斜向接触测试垫，可能会有滑针的情况发生，亦即，探针的针尖因压力而于测试垫上滑移并偏离原本预定接触的位置。若滑针情况严重时，探针可能滑出测试垫的范围而不接触测试垫，进而导致测试结果错误而影响测试的效率。

发明内容

因此，本发明的一范畴在于提供一种半导体封装基板，以解决先前技术的问题。

根据一具体实施例，本发明的半导体封装基板包含可挠性基材、测试垫、引脚以及阻挡层，其中，测试垫、引脚及阻挡层设置于可挠性基材上。于本具体实施例中，可挠性基材用以承载芯片，引脚则电性连接芯片以及测试垫。阻挡层设置于测试垫周围，并且与测试垫间形成凹陷部。阻挡层可于探针接触测试垫时阻挡探针继续滑动，换言之，当探针因压力而在测试垫上滑移至凹陷区时，其针尖可在凹陷区中被阻挡层所阻挡，而不会完全滑出测试垫范围，因此探针可确实接触测试垫。

根据另一具体实施例，本发明的半导体封装基板包含可挠性基材、测试垫、引脚以及阻挡层，其中，测试垫及引脚设置于可挠性基材上。于本具体实施例中，可挠性基材用以承载芯片，引脚则电性连接芯片以及测试垫。阻挡层设置于测试垫上，并且阻挡层在测试垫上定义出一测试区。阻挡层可于探针接触测试垫时，将探针的针尖限制于测试区内，使得探针可确实接触测试垫。

关于本发明的优点与精神可以藉由以下的发明详述及所附图式得到进一步的了解。

附图说明

图1A是绘示根据本发明的一具体实施例的半导体封装基板的部分放大示意图。

图1B是绘示探针接触图1A的测试垫的剖面图。

图1C是绘示根据本发明的另一具体实施例的探针接触测试垫的剖面图。

图2A是绘示根据本发明的另一具体实施例的半导体封装基板的部分放大示意图。

图2B是绘示根据本发明的另一具体实施例的半导体封装基板的部分放大示意图。

图3A是绘示根据本发明另一具体实施例的半导体封装基板的部分放大示意图。

图3B是绘示探针接触图3A的测试垫的剖面图。

图3C是根据本发明的另一具体实施例的半导体封装基板的部分放大示意图。

【主要元件符号说明】

1、2、3、4、5：半导体封装基板

10、20、30、40、50：可挠性基材

12、22、32、42、52：测试垫

14、24、34、44、54：引脚

16、26、36、46、56：阻挡层

18、18’、28、38：凹陷部48、58：测试区

100、200、300、400、500：使用区

C1、C2：芯片P1、P2：探针

具体实施方式

请参阅图1A，图1A是绘示根据本发明的一具体实施例的半导体封装基板1的部分放大示意图。如图1A所示，半导体封装基板1包含可挠性基材10、多个测试垫12以及多个引脚14，其中测试垫12及引脚14均设置于可挠性基材10上。于实务中，可挠性基材是以可弯曲的材质所构成，例如，聚亚酰胺(polyimide,PI)。此外，为了图面简洁起见，图1A中仅绘示出二个测试垫12，但于实务中，测试垫的数量根据芯片的I/O数量而有所不同，故本具体实施例的测试垫12的数量并不限于二个。

可挠性基材10上定义有使用区100，用来承载芯片C1于其上，引脚14自芯片C1延伸经过使用区100而电性连接到相应的测试垫12，换言之，引脚14电性连接芯片C1及测试垫12，因此可通过探针卡接触测试垫12来测试芯片C1的电性。于实务中，为了在有限空间的测试垫区中设置高密度的测试垫，部分测试垫12的尺寸必须缩小，探针卡加压接触测试垫12时，探针极可能滑移出缩小尺寸的测试垫12的范围，而影响测试的准确性。举例而言，图1A中的两个测试垫12中，距离芯片C1较近的一者的面积比另一者的面积小。

请参阅图1A以及图1B，图1B是绘示探针P1接触图1A的测试垫12的剖面图。如图1A以及图1B所示，半导体封装基板1进一步包含阻挡层16，其设置于可挠性基材10上，并位于左侧尺寸较小的测试垫12的周围。阻挡层16与测试垫12之间形成了凹陷部18。于另一具体实施例中，图1A的右侧尺寸较大的测试垫12周围也可设置阻挡层16。

于本具体实施例中，当使用一探针P1接触测试垫12以对芯片C1进行测试时，由于一般用来测试的悬臂式探针卡设备，其探针P1是斜向设置，因此对探针P1加压使其向下移动而接触测试垫12时，探针P1可能因压力而在测试垫12上产生滑针状况，进一步偏移原本探针P1预计接触测试垫12的位置。阻挡层16可用来阻挡产生滑针状况的探针P1，使探针P1的针尖局限于凹陷部18之中而部分的针身仍可确实接触到测试垫12，以使探针P1即使发生滑针状况亦不会滑出测试垫12的范围，换言之，阻挡层16可令探针P1于测试时确实电性接触测试垫12，而避免测试失败的情况发生。如上所述，于尺寸较小的测试垫12的周围可设置阻挡层16避免探针P1滑出接触范围，然而本发明并不限制阻挡层16仅设置于这些较小尺寸的测试垫12周围，而是可设置于任何尺寸的测试垫12(例如，图1A中右侧的测试垫12)周围，以确保探针P1不会滑出各测试垫12。

请参阅图1C，图1C是绘示根据本发明的另一具体实施例的探针P1接触测试垫12的剖面图。本具体实施例与上一具体实施例不同处在于，本具体实施例的测试垫12与阻挡层16间所形成凹陷区18’的底层并未贯穿，换言之，凹陷区18’为未贯穿的沟槽，且阻挡层16与测试垫12间仍有部分相互连接。举例而言，若以蚀刻方式将导电金属层蚀刻成阻挡层16与测试垫12，依蚀刻的时间长短可形成贯穿至可挠性基材10的凹陷区18以及并未贯穿至可挠性基材10的凹陷区18’。

请参阅图2A及2B，图2A及2B分别绘示根据本发明的不同具体实施例的半导体封装基板的部分放大示意图。如图2A所示，半导体封装基板2上的阻挡层26形成于测试垫22的相对两侧边旁，更详细地说，阻挡层26所邻近的测试垫22的两相对侧边是平行于连接此测试垫22的引脚24的延伸方向，因此阻挡层26及凹陷区28能有效阻挡探针横向的滑移，使其不致滑出测试垫22的范围。另一方面，阻挡层36也可环绕测试垫32的四周而设置，如此可阻挡探针任何方向的滑移，如同图2B所示。于实务中，阻挡层的形状以及是否包围环绕测试垫端看使用者或设计者需求而定，其设计的原则仅在于阻挡层是否能阻挡测试时探针的滑针状况使得探针能确实电性接触测试垫。请注意，图2A与图2B的半导体封装基板2、3的其他单元，是与图1A、1B、1C所绘示的具体实施例相对应的单元大体上相同，故于此不再赘述。

上述各具体实施例中，各阻挡层可为金属材料或是绝缘材料所构成，视使用者或设计者需求而定。例如，阻挡层的材质可为与测试垫和引脚相同的金属材料，当测试垫和引脚经过蚀刻导电金属层的工艺而形成时，凹陷部与阻挡层一并形成于测试垫的周围。相对地，阻挡层亦可在形成测试垫和引脚后，以不同的金属材料再设置于测试垫周围。另一方面，阻挡层也可由聚亚酰胺(polyimide,PI)、防焊漆(solderresist/mask)或苯环丁烯(benzocyclobutene,BCB)等绝缘材料，于测试垫和引脚形成后再设置于测试垫的周围。

请参阅图3A，图3A是绘示根据本发明另一具体实施例的半导体封装基板4的部分放大示意图。如图3A所示，半导体封装基板4包含可挠性基材40、多个测试垫42、多个引脚44以及阻挡层46，其中，测试垫42与引脚44设置于可挠性基材40上。同样地，可挠性基材40上可定义使用区400以于其上承载芯片C2。各引脚44电性连接芯片C2及相应的测试垫42，令使用者可通过测试垫42及引脚44测试芯片C2的电性。阻挡层46设置于左侧尺寸较小的测试垫42上，并在测试垫42上定义出测试区48。同样地，于本具体实施例中虽然只在左侧尺寸较小的测试垫42上设置阻挡层46，然而本发明并不限制阻挡层46仅设置于这些较小尺寸的测试垫12上，而可设置于任何尺寸的测试垫42(例如，右侧尺寸较大的测试垫42)上。

请参阅图3B，图3B是绘示探针P2接触图3A的测试垫42的剖面图。如图3B所示，探针P2被加压向下接触测试垫42上的测试区48，当探针P2在测试垫42上产生滑针状况时，阻挡层46会阻挡并局限探针P2于测试区48内，以确保探针P2能确实电性接触测试垫42而避免测试失败的状况发生。

阻挡层46于实务中可与测试垫42及引脚44于同一工艺中形成，例如，当测试垫42和引脚44经过蚀刻导电金属层的工艺而形成时，阻挡层46与测试区48亦一并形成于测试垫42上，并且，依此种工艺形成的阻挡层46其材质为与测试垫42和引脚44的金属材料相同。另外，阻挡层46也可于测试垫42和引脚44形成后，再进一步形成于测试垫42上，于此，阻挡层46可为与测试垫42和引脚44不同的金属材质，或是聚亚酰胺、防焊漆或苯环丁烯等绝缘材料。

请参阅图3C，图3C是根据本发明的另一具体实施例的半导体封装基板5的部分放大示意图。如图3C所示，本具体实施例与上一具体实施例不同处，在于本具体实施例的阻挡层56设置于测试垫52的两相对侧边上，并且，此两相对侧边大体上平行于与测试垫52连接的引脚54的延伸方向。于实务中，阻挡层的形状以及设置位置看使用者或设计者需求而定，其设计的原则仅在于阻挡层是否可在测试时阻挡并将探针局限于测试区内，使得探针能确实接触测试垫。本具体实施例的半导体封装基板5的其他单元与上述具体实施例相对应的单元大体上相同，故于此不再赘述。

如上所述，本发明的半导体封装基板于测试垫的周围设置阻挡层，或于测试垫上设置阻挡层。阻挡层可在测试垫周边与其上形成凹陷区域，当使用者利用测试机台上斜向配置的探针接触测试垫以对芯片进行测试时，探针会被阻挡层局限于凹陷区域中，令其确实接触测试垫，以避免探针滑出测试垫导致测试失败的状况产生。相较于先前技术，本发明的半导体封装基板上的测试垫，尤其是尺寸较小的测试垫，可避免测试结果错误进而提升测试效率。

藉由以上较佳具体实施例的详述，是希望能更加清楚描述本发明的特征与精神，而并非以上述所揭露的较佳具体实施例来对本发明的范畴加以限制。相反地，其目的是希望能涵盖各种改变及具相等性的安排于本发明所欲申请的权利要求的范畴内。因此，本发明所申请的权利要求的范畴应该根据上述的说明作最宽广的解释，以致使其涵盖所有可能的改变以及具相等性的安排。

Claims

1.一种半导体封装基板，包含：

一可挠性基材，用以承载一芯片；

多个测试垫，设置于该可挠性基材上，所述多个测试垫是用以供一测试探针接触；

多个引脚，设置于该可挠性基材上，各所述多个引脚的一端电性连接该芯片，另一端连接所述多个测试垫的其中之一；以及

一阻挡层，设置于该可挠性基材上并位于所述多个测试垫中的至少一者的周围，该阻挡层与所述多个测试垫的该至少一者间形成一凹陷部。

2.如权利要求第1项所述的半导体封装基板，其特征在于，该阻挡层至少设置于所述多个测试垫的该至少一者的二相对侧边，该二相对侧边平行于该引脚延伸方向。

3.如权利要求第1项所述的半导体封装基板，其特征在于，该阻挡层与所述多个测试垫及所述多个引脚是由相同金属材料所形成。

4.如权利要求第1项所述的半导体封装基板，其特征在于，该阻挡层是由绝缘材料所形成。

5.如权利要求第4项所述的半导体封装基板，其特征在于，该绝缘材料至少选自聚亚酰胺、防焊漆及苯环丁烯的其中之一者。

6.一种半导体封装基板，包含：

一可挠性基材，用以承载一芯片；

多个测试垫，设置于该可挠性基材上，所述多个测试垫用以供一测试探针接触；

一阻挡层，设置于所述多个测试垫中的至少一者上，并将所述多个测试垫的该至少一者定义出一测试区。

7.如权利要求第6项所述的半导体封装基板，其特征在于，该阻挡层至少设置于所述多个测试垫的该至少一者的二相对侧边上，该二相对侧边平行于该引脚延伸方向。

8.如权利要求第6项所述的半导体封装基板，其特征在于，该阻挡层与所述多个测试垫及所述多个引脚是由相同金属材料所形成。

9.如权利要求第6项所述的半导体封装基板，其特征在于，该阻挡层是由绝缘材料所形成。

10.如权利要求第9项所述的半导体封装基板，其特征在于，该绝缘材料至少选自聚亚酰胺、防焊漆及苯环丁烯的其中之一者。