CN103279438B - 针对地址/控制信号使用双倍数据速率方案的具有减少的接口引脚需要的双通道存储器架构 - Google Patents

针对地址/控制信号使用双倍数据速率方案的具有减少的接口引脚需要的双通道存储器架构 Download PDF

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Abstract

本发明涉及针对地址/控制信号使用双倍数据速率方案的具有减少的接口引脚需要的双通道存储器架构。本发明呈现用于具有减少的接口引脚需要的双通道存储器架构的设备和方法。一个存储器架构包含：存储器控制器；第一存储器装置，其通过共享的地址总线和第一时钟信号而耦合到所述存储器控制器；以及第二存储器装置，其通过所述共享的地址总线和第二时钟信号而耦合到所述存储器控制器，其中所述第二时钟信号的极性与所述第一时钟信号相反。本发明呈现一种执行数据交易的方法。所述方法包含：经由共享的地址总线将寻址信号提供到第一存储器装置和第二存储器装置；将极性相反的时钟信号提供到所述存储器装置，其中从共同时钟信号导出所述时钟信号；以及基于所述时钟信号以交替方式经由单独的窄数据总线将数据传送到所述存储器装置。

Description

针对地址/控制信号使用双倍数据速率方案的具有减少的接口引脚需要的双通道存储器架构
分案声明
本案是发明名称为“针对地址/控制信号使用双倍数据速率方案的具有减少的接口引脚需要的双通道存储器架构”，优先权日为2008年2月29日，申请号为200980106776.9，申请日为2009年2月4日的专利申请的分案申请。
技术领域
本发明的实施例大体上涉及存储器架构，且更明确地说，涉及具有减少的接口引脚需要的双倍数据通道存储器架构电路。
背景技术
在一些应用中，处理器可具有传送少量数据的较大百分比的存储器存取操作。此类存储器存取操作可一般称为突发长度存取(例如，突发长度读取和/或突发长度写入)。当前研究表明，对于小突发长度存取，存取存储器装置的多个窄的独立数据通道可提供比具有宽存储器接口的单一数据通道更好的性能。因此，具有单一宽通道存储器接口的现有系统可通过增加数据通道的数目同时减小每一数据通道的位宽度而受益。
然而，将具有单一数据通道存储器接口的现有处理系统升级为具有双存储器接口的处理系统可提出一些设计挑战。举例来说，使用双通道的常规存储器接口可具有与寻址和/或控制通道相关联的更复杂的电路。这可导致更复杂的封装和电路板设计，因此增加接口引脚、电路迹线等的数目。此类效应可对成本具有不利影响并增加设计风险。此外，此类重新设计阻碍了与现有组件和/或其它现有子系统的任何类型的向后兼容性。
因此，需要一种具有双窄通道接口的存储器架构，其可利用针对宽通道接口的现有引脚。可在不影响由增加的引脚数而产生的系统成本的情况下实施所得存储器架构。
发明内容
下文呈现用于具有减少的接口引脚需要的双通道存储器架构的设备和方法。
在一个实施例中，所述存储器架构包含：存储器控制器；第一存储器装置，其通过共享的地址总线和第一时钟信号而耦合到所述存储器控制器。所述存储器架构进一步包含第二存储器装置，其通过所述共享的地址总线和第二时钟信号耦合到所述存储器控制器，其中所述第二时钟信号的极性与所述第一时钟信号的极性相反。
在另一实施例中，呈现一种执行数据交易的方法。所述方法包含：经由共享的地址总线将寻址信号提供到第一存储器装置和第二存储器装置；将极性相反的时钟信号提供到所述存储器装置，其中从共同时钟信号导出所述时钟信号；以及基于所述时钟信号以交替方式经由单独的窄数据总线将数据传送到所述存储器装置。
在又一实施例中，一种存储器架构可包含：存储器控制器；第一存储器装置，其通过共享的控制总线和第一时钟信号而耦合到所述存储器控制器；以及第二存储器装置，其通过所述共享的控制总线和第二时钟信号而耦合到所述存储器控制器，其中所述第二时钟信号的极性与所述第一时钟信号的极性相反。
本发明的另一实施例，一种存储器架构可包含：存储器控制器；第一存储器装置，其通过共享的控制总线和第一时钟信号而耦合到所述存储器控制器；以及第二存储器装置，其通过所述共享的控制总线和第二时钟信号而耦合到所述存储器控制器，其中所述第二时钟信号的极性与所述第一时钟信号的极性相反。
附图说明
呈现附图以辅助描述本发明的实施例，且提供附图仅用于说明而非限制所述实施例的目的。
图1展示使用两个窄通道DDR存储器的常规单一宽通道双倍数据速率存储器(DDR)架构的框图。
图2展示常规双窄通道DDR存储器架构的框图。
图3展示双窄通道DDR存储器架构的框图。
图4展示与图1-3中说明的存储器控制器相关联的时序图。
图5A和5B描绘与双窄通道存储器架构一致的示范性DDR控制器的框图。
图6描绘双窄通道NAND存储器架构的框图。
具体实施方式
在针对本发明的特定实施例的以下描述和相关图式中揭示本发明的各方面。可在不脱离本发明的范围的情况下设计出替代实施例。另外，将不详细描述或将省略本发明的众所周知的元件以免混淆本发明的相关细节。
本文使用词语“示范性”来表示“充当一实例、例子或说明”。本文描述为“示范性”的任何实施例不必解释为比其它实施例优选或有利。同样，术语“本发明的实施例”不要求本发明的所有实施例均包含所论述的特征、优点或操作模式。
本文使用的术语仅用于描述特定实施例的目的且不希望限制本发明的实施例。如本文所使用，除非上下文另外清楚地指示，否则单数形式“一”和“所述”既定包含复数形式。将进一步理解，术语“包括”和/或“包含”当在本文中使用时指定存在所陈述的特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或一个以上其它特征、整体、步骤、操作、元件、组件和/或其群组。
如本文所使用，术语双倍数据速率(DDR)存储器可指代此项技术中已知的广泛多种不同存储器装置标准，且可包含(例如)以下类型的存储器装置：低功率双倍数据速率(LPDDR)、标准DDR、DDR2等。
此外，依据待由(例如)计算装置的元件执行的动作的序列描述许多实施例。将认识到，本文描述的各种动作可由特定电路(例如，专用集成电路(ASIC))、由由一个或一个以上处理器执行的程序指令，或由两者的组合执行。另外，本文描述的这些动作序列可视为完全在任何形式的计算机可读存储媒体内体现，所述计算机可读存储媒体中存储有对应的计算机指令集，所述计算机指令集在执行时将致使相关联的处理器执行本文描述的功能性。因此，本发明的各个方面可以若干不同形式体现，所有形式均已预期在所主张的标的物的范围内。另外，对于本文描述的实施例中的每一者，对应形式的任何此类实施例可在本文中描述为(例如)“经配置以执行所描述的动作的逻辑”。
图1展示常规单一宽通道双倍数据速率存储器(DDR)架构100的框图。存储器架构100可包含DDR控制器110、X位DDR存储器装置120、第二X位DDR存储器装置130、地址/控制(ADDR/CTRL)总线140，以及包括上部和下部总线的宽数据总线150。如本文所使用，术语X表示可经由数据总线同时传送的位的数目(即，其可也称为总线宽度)。变量“X”可表示任何数目的位，例如4、8、16、32或更高。本文使用术语“2X位”表示具有是窄总线宽度的总线宽度的两倍的总线宽度的示范性宽数据总线。然而，“2X”乘数不应认为是限制性的，且本发明的各种实施例可利用其它乘数。此外，宽总线与窄总线的相应宽度之间的比率可不限于整数(即，宽总线可比窄总线大任何数目的位)。
宽数据总线150可用于在DDR控制器110与X位存储器装置120、130中的每一者之间传送数据。宽数据总线150可使用2X单独线DQ[2X-1：X]和DQ[X-1：0]传送数据，且可以并行方式这样做。宽数据总线150还可具有专用线，其携载数据选通信号(DQS)和数据掩码。DQS可用于俘获所述数据。DM信号可用于指示有效数据字节。虽然这些信号的名称可依据正参考哪一DDR规范而变化，但各种其它DDR规范中所使用的信号可基本上执行类似功能。
为了适当地寻址X位DDR存储器装置120、130内的存储器，ADDR/CTRL总线140可用于将来自DDR控制器110的寻址和/或控制信息提供到存储器装置120、130。通常，在单一写入操作期间，可通过在ADDR/CTRL总线140上供应单一地址且在其后不久在数据总线150上供应多个数据字而将数据写入到DDR装置中。明确地说，ADDR/CTRL总线140可包含用于携载以下信号的专用线：A[n：0]、BA[m：0]、/RAS、/CAS和/或/WE，其中“m”和“n”是可取决于存储器装置规范的行和列地址值。如上文所提及，当字的数目较低(即，在突发写入期间)时，单一宽通道DDR存储器架构100可不如使用双通道DDR数据总线的系统有效，将在下文的后续图的阐释中论述所述使用双通道DDR数据总线的系统。
DDR控制器110还可将若干其它时钟和相关联的控制信号提供到每一存储器装置120、130。举例来说，DDR控制器150可将差分时钟信号CK和/CK提供到每一存储器装置。如本文所界定，/CK时钟信号可为CK时钟信号的经反相版本。DDR控制器110还可将第一时钟启用(CKE0)和第一芯片选择(CS0)提供到DDR存储器装置120，并将第二时钟启用信号(CKE1)和第二芯片选择信号(CS1)提供到DDR存储器装置130。差分时钟信号可确定存储器在DDR控制器110与存储器装置120、130之间传送的速度。芯片选择信号可告知存储器装置120、130何时经由数据总线150接受数据/将数据提供到DDR控制器110。注意，在此配置中，可不使用芯片选择(CS1)和时钟启用(CKE1)。
DDR控制器110还可耦合到一个或一个以上处理装置(未图示)，所述处理装置又经由单独的数据总线传送数据。此类处理装置可包含(但不限于)微处理器、微控制器、数字信号处理器，且可进一步包含其任何组合。
单一宽通道(DDR)架构100的应用通常可包含便携式装置，例如移动接入终端、个人数字助理、数字视频/音乐播放器等。
图2展示常规双窄通道DDR存储器架构200的框图。存储器架构200可包含DDR控制器210、X位DDR存储器装置220、第二X位DDR存储器装置230、第一地址/控制(ADDR/CTRL)总线240、第二地址/控制(ADDR/CTRL)总线245、第一窄数据总线250和第二数据总线255。本文使用术语“X位”来表示具有窄总线宽度的数据总线。
在DDR存储器架构200中，两个窄数据总线250和255可用于在DDR控制器210与X位存储器装置220和230中的每一者之间传送数据。窄总线250可专用于向/从X位DDR存储器装置230读取/写入数据，且窄总线255可专用于向/从X位DDR存储器装置220读取/写入数据。每一窄数据总线250、255可以并行方式使用X条单独的线DQ[X-1：0]传送数据。每一窄数据总线250、255也可各自具有携载数据选通信号(DQS)和数据掩码的专用线。
当数据总线250、255上的数据传送具有低突发长度时(即，在突发读取/写入期间)，双窄通道DDR存储器架构200将比上文在图1中描述的存储器架构100有效。
为了适当地寻址X位DDR存储器装置220、230内的存储器，两个单独ADDR/CTRL总线240、250可用于将来自DDR控制器210的寻址和/或控制信息提供到存储器装置220、230。ADDR/CTRL总线240可专用于将控制信号提供到X位DDR存储器装置230，且ADDR/CTRL总线245可专用于将控制信号提供到X位DDR存储器装置220。明确地说，ADDR/CTRL总线240、245可各自包含用于携载以下信号的专用线：A[n：0]、BA[m：0]、/RAS、/CAS和/或/WE。
DDR控制器210还可将若干其它时钟和相关联的控制信号提供到每一存储器装置220、230。举例来说，DDR控制器210可将差分时钟信号CK和/CK提供到每一存储器装置。差分时钟信号可确定存储器在DDR控制器210与存储器装置220、230之间传送的速度。DDR控制器210还可将通道0时钟启用(CKE_CH0)和通道0芯片选择(CS_CH0)提供到DDR存储器装置220，并将第二时钟启用信号(CKE_CH1)和第二芯片选择信号(CS_CH1)提供到DDR存储器装置230。芯片选择信号可告知存储器装置220、230何时经由相应的窄数据总线250和255接受数据/将数据提供到DDR控制器210。
DDR控制器210还可耦合到一个或一个以上处理装置(未图示)。因为双倍数据总线结构200提供同时运行用以传送数据的单独过程的更多机会，所以DDR存储器架构200在DDR控制器210服务于一个以上处理器时更有效。
然而，双窄通道DDR存储器架构200的一个缺点在于，ADDR/CTRL总线的复制所需的额外电路复杂性。举例来说，当X＝16位且2X＝32位时，存储器架构200的引脚数比单通道存储器架构100的引脚数增加近似30％。增加的引脚数产生与典型单通道设计的不兼容性并增加设计和实施的成本。
图3展示与本发明实施例一致的双窄通道DDR存储器架构300的框图。存储器架构300可包含DDR控制器310、第一X位DDR存储器装置320、第二X位DDR存储器装置330、共享的地址/控制(ADDR/CTRL)总线340、第一窄数据总线350和第二窄数据总线355。
利用DDR存储器架构300，两个窄数据总线350和355可用于在DDR控制器310与X位存储器装置320和330中的每一者之间传送数据。窄总线350可专用于向/从X位DDR存储器装置330读取/写入数据，且窄总线355可专用于向/从X位DDR存储器装置320读取/写入数据。每一窄数据总线350、355可以并行方式使用X条单独的线DQ[X-1：0]传送数据。每一窄数据总线350、355也可各自具有携载数据选通信号(DQS)和数据掩码的专用线。在本发明的各种实施例中，两个窄数据总线350和355可使用单一宽总线来实施。举例来说，可通过分割32位数据总线而实现两个16位总线。
为了适当地对X位DDR存储器装置320、330内的存储器进行寻址，共享的ADDR/CTRL总线340可用于将来自DDR控制器310的寻址和/或控制信息提供到存储器装置320、330。明确地说，ADDR/CTRL总线340可以是地址总线和/或控制总线。当正利用地址和控制总线两者时，所述总线可为单独的或其可为组合的。实施例可包含具有单独控制总线和共享地址总线的架构，以及其中控制总线和地址总线两者均为共享的架构。因为共享的ADDR/CTRL总线在存储器装置320、330之间共享，所以其可根据交替的时钟循环而更新每一存储器装置中的寻址信息。所述地址总线可包含用于携载以下寻址信号和库寻址信号的专用线：A[n：0]和BA[m：0]。在各种实施例中，地址总线可具有16位的组合总线宽度。控制总线可包含以下控制信号：/RAS、/CAS和/或/WE。
双窄通道DDR存储器架构300在到存储器装置320、330的突发存取读取和写入期间共享常规双窄通道DDR存储器架构200的效率优点。然而，因为DDR存储器架构300仅具有一个共享的ADDR/CTRL总线340，所以可减小接口引脚数，其导致减少板上的路由以及因此减小复杂性。
DDR控制器310还将若干时钟信号提供到每一存储器装置320、330，但以与常规DDR架构200不同的方式进行此操作。虽然DDR控制器310将差分时钟信号CK和/CK提供到每一存储器装置，但其在两个存储器装置320与330之间颠倒时钟信号的极性。举例来说，如图3所示，DDR控制器310针对DDR存储器装置320将CK信号提供到CK输入，且将/CK信号提供到/CK输入。然而，针对DDR存储器330颠倒此布置。DDR控制器310将CK信号提供到DDR存储器330处的/CK输入，且将/CK时钟信号提供到DDR存储器330处的CK输入。此布置准许在DDR控制器310与存储器装置320、330之间进行交替的数据传送，其发生在时钟信号CK的上升和下降沿两者上。本发明的各种其它实施例不限于使用CK和/CK的差分信号。时钟信号CK和/CK具有相反的极性，因此可以交替方式读取存储器装置。因此，可使用任何常规技术相应地产生时钟信号CK和/CK。举例来说，可以任何常规方式产生时钟信号CK，且可通过驱使时钟信号CK穿过反相器以颠倒其极性来提供时钟信号/CK。
DDR控制器310还可将第一时钟启用(CKE_CH0)和第一芯片选择(CS_CH0)提供到DDR存储器装置320，并将第二时钟启用信号(CKE_CH1)和第二芯片选择信号(CS_CH1)提供到DDR存储器装置330。与之前一样，差分时钟信号可确定存储器在DDR控制器360与存储器装置320、330之间传送的速度。芯片选择信号可告知存储器装置320、330何时经由第一数据总线350和第二数据总线355接受数据/将数据提供到DDR控制器310。在图3所示的实施例中，DDR控制器310的实施方案可不同于常规设计(单通道设计)，因为正利用两个DDR数据通道。可采取用于修改常规DDR控制器的各种方法。下文在图5A-5B中呈现DDR控制器的两个示范性实施方案。
通过在两个数据通道上使用共享的ADDR/CTRL总线340和共享的寻址信号，DDR控制器310可与常规双通道DDR控制器210一样具有有效突发存取操作的优点。然而，共享的ADDR/CTRL总线合并用于将DDR控制器介接到存储器装置的引脚的数目。此方法可避免需要添加额外引脚且保持与现有的单一数据通道硬件的向后兼容性。因此，架构300的使用对于在移动接入终端和具有存取低功率随机存取存储器(RAM)的内嵌式处理器/控制器的其它便携式装置中使用是有利的。
图4展示与图1-3中所说明的存储器控制器相关联的时序图。时序图410展示针对图1所示的传统单通道存储器控制器架构100的CK、/CK和ADDR/CTRL信号。如时序图中所示，可将tiH界定为地址和控制输入保持时间，可将tiS界定为地址和控制输入设置时间，且可将TIPW界定为地址和控制输入脉冲宽度。此处，在上升时钟变换处经由宽数据总线150传送数据。时序图420和430对应于DDR架构300。时序图420描绘DDR控制器310与DDR存储器装置320之间经由窄数据总线355的传送。在时钟信号CK的上升变换期间，共享的ADDR/CTRL总线340提供寻址信息/控制信息，从而允许发生读取/写入操作。时序图430展示DDR控制器310与DDR存储器装置330之间经由窄数据总线350的传送。此在时钟信号/CK的上升沿(其为时钟信号CK的下降沿)发生。此时，共享的ADDR/CTRL总线340提供寻址/控制以用于发生数据传送。因为ADDR/CTRL总线340的操作在时序图430中不重叠，所以ADDR/CTRL总线340操作对于在第一和第二数据总线350和355之间传送数据时不干扰。
如果经由第一和第二数据总线350、355的数据传送之间的此时序变得紧密，那么可降低时钟频率CK以减少共享的ADDR/CTRL总线340上的任何潜在干扰。这将提供减少装置中的功率消耗的额外益处。
图5描绘与本发明的各种实施例一致的DDR控制器310A、310B的两个示范性实施方案。在图5A中，DDR控制器310A可利用两个处理器侧总线将业务路由到两个16位存储器接口总线上。注意，在此实施例中，两个16位总线可实施为单一32位总线540以维持向后兼容性。
明确地说，在此实施例中，DDR控制器310A可包含两个高级可扩展接口(AXI)存储器控制器520A、520B、16/32位控制器525、16位控制器530和DDRI/O逻辑接口535。两个AXI总线510A、510B可分别从AXI存储器控制器520A、520B发送和接收数据。在每一AXI存储器控制器内，数据可经缓冲并优化以用于后续处理。来自AXI总线510A的数据由AXI存储器控制器520A缓冲并优化，且接着传递到16/32位存储器控制器525。来自AXI总线510B的数据由AXI存储器控制器520B缓冲并优化，且接着传递到16位控制器530。
AXI存储器控制器520A、520B可包含低/高优先权队列(LPQ、HPQ)。HPQ可用于AXI存储器控制器520A、520B中以服务于具有较低等待时间要求的主装置。可经由LPQ来服务所有其它主装置。Wbuffer可为写入缓冲器，其既定俘获写入交易以释放AXI总线而用于其它待决交易。AXI存储器控制器520A、520B中的优化器可对来自AXI总线的交易重新排序以改进性能。
来自16/32位控制器525和16位控制器530的数据字可由DDRI/O逻辑接口535格式化以在32位DDR总线540上提供二通道16位数据总线传送。图5A所示的实施例可具有作为可减少接口引脚数的双通道存储器接口的相对简单的实施方案的特征。
为了保持与现有单一数据通道硬件的向后兼容性，DDR控制器310A可能够具有使用单一宽总线(例如，32位)作为存储器接口的替代操作模式。此模式在本文中称为“传统模式”。DDR控制器310A的所述模式可由处理器(未图示)在初始化期间配置。在初始化期间，处理器可使用配置总线545配置DDR控制器310A。配置总线545可与AXI存储器控制器520A、DDRI/O逻辑接口535、16/32位控制器525以及16位控制器530介接以提供软件控制的配置信号。当在传统模式中操作时，停用16位控制器530，且仅16/32位控制器525保持在32位模式中操作。在传统模式中，仅AXI总线510A和AXI存储器控制器520A操作，且可关闭AXI总线510B和AXI存储器控制器520B。
在图5B中，DDR控制器310B可使用单一处理器侧总线将业务路由到两个16位存储器接口总线上。此处，DDR控制器310B可包含一个高级可扩展接口(AXI)存储器控制器522、16/32位控制器525、16位控制器530和DDRI/O逻辑接口535。单一AXI总线515可从AXI存储器控制器522发送和接收数据。由AXI存储器控制器525处理的数据可被分割到两个通道中并转发到16/32位控制器525和16位控制器530。控制器525和530将两个通道的数据转发到DDRI/O逻辑接口上。来自16/32位控制器525和16位控制器530的数据字可由DDRI/O逻辑接口535格式化以经由32位DDR总线540提供二通道16位数据总线传送。在AXI存储器控制器522内，数据可由双通道路由器/缓冲器以及两个优化器路由、缓冲并优化，以便处置经由两个通道路由数据业务的复杂性。
AXI存储器控制器522可包含双通道路由器和低/高优先权队列(LPQ、HPQ)。双通道路由器可用于双通道方案的单一总线实施方案以将业务从一个通道路由到两个通道。HPQ可用于AXI存储器控制器522中以服务于具有较低等待时间要求的主装置。可经由LPQ来服务所有其它主装置。Wbuffer可为写入缓冲器，其既定俘获写入交易以释放AXI总线而用于其它待决交易。AXI存储器控制器522可包含两个优化器以用于对来自AXI总线的交易重新排序以改进性能。AXI存储器控制器525可利用是单一管线式总线系统的协议。使用单一管线总线可服务于16/32位控制器525和16位控制器530两者，如同其正被两个单独总线介接。
如上文针对图5A所示的实施例所描述，DDR控制器310B也可在传统模式中操作以保持与现有单一数据通道硬件的向后兼容性。DDR控制器310B可使用单一宽总线(例如，32位)作为存储器接口在替代模式中操作。如上文，可由处理器(未图示)在初始化期间使用配置总线545配置DDR控制器310B的所述模式。配置总线545可与AXI存储器控制器522、DDRI/O逻辑接口535、16/32位控制器525以及16位控制器530介接以提供软件控制的配置信号。当在传统模式中操作时，停用16位控制器530，且仅16/32位控制器525保持在32位模式中操作。
图6描绘利用NAND快闪存储器的与本发明实施例一致的双窄通道NAND存储器架构600的框图。存储器架构600可包含NAND快闪控制器610、第一X位NAND存储器装置620、第二X位NAND存储器装置630、共享的控制(CTRL)总线640、第一地址/数据总线650和第二数据总线355。
在NAND存储器架构600的情况下，两个地址/数据总线650和655可用于在NAND控制器610与X位NAND存储器装置620和630中的每一者之间传送数据和寻址信息两者。在此实施例中，使用相同组的DQ总线线路对寻址信息和数据进行多路复用。第一总线650可专用于寻址数据以及向/从X位NAND存储器装置630读取/写入数据两者，且第二总线655可专用于寻址数据以及向/从X位NAND存储器装置620读取/写入数据两者。
每一窄数据总线650、655可用于通过时间多路复用而使用X条单独的线DQ[X-1：0]传送寻址信息和数据两者。在对存储器的写入操作期间，NAND快闪存储器控制器610可将地址和数据位多路复用，随后经由地址/数据总线650、655进行传送。寻址和数据位可接着在X位NAND存储器620、630处多路分用。在从存储器的读取操作期间，此过程是类似的；然而，数据流可能颠倒。用于执行多路复用/多路分用操作的电路(未图示)可并入到NAND存储器控制器和X位NAND存储器装置620、630中。在另一实施例中，可在NAND存储器控制器610和/或X位NAND快闪存储器装置620、630外部实现多路复用/多路分用电路。窄数据总线650、655还可各自具有携载单独数据选通信号的专用线。总线655可利用数据选通信号DQS0，且总线650可使用数据选通信号DQS1。在本发明的各种实施例中，两个窄数据总线650和655可使用单一宽总线来实施。举例来说，可通过分割一32位数据总线来实现两个16位总线。在此实施例中，寻址可在单数据速率(SDR)下操作，而数据传送可为双倍数据速率(DDR)。
为了适当地寻址X位NAND存储器装置620、630内的存储器，共享的CTRL总线640可用于将来自NAND控制器610的控制信息提供到NAND存储器装置620、630。经由总线传送的控制信号可包含CLE、ALE、WE_N、RE_N，其也类似于SDR寻址，因此上文针对DDR存储器装置而描述的双通道概念可适用于NAND型存储器装置。
地址总线可与数据总线共享用于携载以下寻址信号和库寻址信号的线：A[n：0]和BA[m：0]。控制总线可包含以下控制信号：/RAS、/CAS和/或/WE。
NAND存储器控制器610还将若干时钟信号提供到每一存储器装置620、630。NAND控制器610提供单一时钟信号CK，可将单一时钟信号CK直接提供到X位NAND存储器装置620。CK信号可经反相以产生/CK信号，可将/CK信号提供到X位NAND存储器装置630。此布置准许NAND存储器控制器610与NAND存储器装置620、630之间的交替的数据传送，其发生于时钟信号CK的上升和下降沿两者上。本发明的各种其它实施例不限于使用CK和/CK的差分信号。时钟信号CK和/CK具有相反的极性，因此可以交替方式读取存储器装置。因此，可使用任何常规技术相应地产生时钟信号CK和/CK。
NAND控制器610还可将第一芯片选择(CS_CH0)提供到NAND存储器装置620，并将第二芯片选择信号(CS_CH1)提供到NAND存储器装置630。芯片选择信号可告知存储器装置620、630何时经由第一数据总线650和第二数据总线655接受数据/将数据提供到NAND控制器610。
所属领域的技术人员将了解，可使用多种不同的技术和技艺中的任一者来表示信息和信号。举例来说，以上整个描述内容中可能参考的数据、指令、命令、信息、信号、位、符号和码片可由电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子，或其任何组合来表示。
因此，本发明不限于所说明的实例，且任何用于执行本文描述的功能性的装置均包含在本发明的实施例中。
虽然以上揭示内容展示本发明的说明性实施例，但应注意，可在不脱离所附权利要求书所界定的本发明的范围的情况下在本文中作出各种改变和修改。根据本文描述的本发明的实施例的方法项的功能、步骤和/或动作不需要以任何特定次序执行。此外，尽管可能以单数形式描述或主张本发明的元件，但除非明确陈述限于单数形式，否则也预期复数形式。

Claims (19)

1.一种存储器架构，其包括：
存储器控制器；
第一存储器装置，其通过共享的控制总线和第一时钟信号而耦合到所述存储器控制器；以及
第二存储器装置，其通过所述共享的控制总线和第二时钟信号而耦合到所述存储器控制器，其中所述第二时钟信号的极性与所述第一时钟信号的极性相反，且其中所述共享的控制总线经配置以在所述第一时钟信号的上升时钟变换上将所述控制信号提供到所述第一存储器装置，且在所述第二时钟信号的上升时钟变换上将所述控制信号提供到所述第二存储器装置。
2.根据权利要求1所述的存储器架构，其进一步包括：
第一窄总线，其用于在所述第一存储器装置与所述存储器控制器之间传送数据；以及
第二窄总线，其用于在所述第二存储器装置与所述存储器控制器之间传送数据。
3.根据权利要求2所述的存储器架构，其中地址信息在所述第一窄数据总线和所述第二窄数据总线上被多路复用。
4.根据权利要求1所述的存储器架构，其中所述存储器控制器能够经配置以在单一宽总线上操作以保持向后兼容性。
5.根据权利要求1所述的存储器架构，其中所述存储器控制器将所述第一时钟信号提供到所述第一存储器装置和反相器，其中所述反相器提供所述第二时钟信号，所述第二时钟信号被提供到所述第二存储器装置。
6.根据权利要求1所述的存储器架构，其中所述存储器控制器包括NAND快闪存储器控制器，且所述第一和第二存储器装置各自包括NAND快闪存储器装置。
7.一种用于执行数据存取的方法，所述方法包括：
经由共享的控制总线将控制信号提供到第一存储器装置和第二存储器装置；
将第一时钟信号和第二时钟信号分别提供到第一存储器装置和第二存储器装置，其中从共同时钟信号导出所述时钟信号，且所述共享的控制总线经配置以在所述第一时钟信号的上升时钟变换上将所述控制信号提供到所述第一存储器装置，且在所述第二时钟信号的上升时钟变换上将所述控制信号提供到所述第二存储器装置；以及
基于所述第一和第二时钟信号以交替方式经由单独的窄数据总线将数据传送到所述存储器装置，其中所述单独的窄数据总线可配置为组合的单一宽数据总线或者可配置为独立的窄数据总线。
8.根据权利要求7所述的方法，其中所述第二时钟信号的极性与所述第一时钟信号相反。
9.根据权利要求8所述的方法，其进一步包括：
使用差分信令提供所述第一时钟信号和所述第二时钟信号。
10.根据权利要求7所述的方法，其进一步包括：
将所述第一和第二时钟信号两者提供到所述第一和第二存储器装置两者，且其中所述第二存储器装置的所述第一和第二时钟信号的输入与所述第一和第二时钟信号被施加到的所述第一存储器装置的输入相反。
11.根据权利要求7所述的方法，其进一步包括：
将所述第一时钟信号提供到所述第一存储器装置和反相器，且其中所述反相器提供所述第二时钟信号。
12.根据权利要求7所述的方法，其进一步包括：
经由共享的地址总线将寻址信号提供到所述第一和第二存储器装置。
13.根据权利要求12所述的方法，其中所述地址总线和控制总线为组合的总线。
14.根据权利要求7所述的方法，其进一步包括：
合并将所述存储器控制器介接到所述第一和第二存储器装置所需数目的引脚。
15.一种DDR存储器系统，其包括：
用于经由共享的控制总线将控制信号提供到第一存储器装置和第二存储器装置的装置；
用于将第一时钟信号和第二时钟信号分别提供到第一存储器装置和第二存储器装置的装置，其中从共同时钟信号导出所述时钟信号，且所述共享的控制总线经配置以在所述第一时钟信号的上升时钟变换上将所述控制信号提供到所述第一存储器装置，且在所述第二时钟信号的上升时钟变换上将所述控制信号提供到所述第二存储器装置；以及
用于基于所述第一和第二时钟信号以交替方式经由单独的窄数据总线将数据传送到所述存储器装置的装置，其中所述单独的窄数据总线可配置为组合的单一宽数据总线或者可配置为独立的窄数据总线。
16.根据权利要求15所述的DDR存储器系统，其中所述第二时钟信号的极性与所述第一时钟信号相反。
17.根据权利要求16所述的DDR存储器系统，其进一步包括：
用于使用差分信令提供所述第一时钟信号和所述第二时钟信号的装置。
18.根据权利要求15所述的DDR存储器系统，其进一步包括：
用于将所述第一和第二时钟信号两者提供到所述第一和第二存储器装置两者的装置，此外，其中所述第二存储器装置的所述第一和第二时钟信号的输入与所述第一和第二时钟信号被施加到的所述第一存储器装置的输入相反。
19.根据权利要求15所述的DDR存储器系统，其进一步包括：
用于将所述第一时钟信号提供到所述第一存储器装置和反相器的装置，此外，其中所述经反相第一时钟信号产生所述第二时钟信号。
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