CN1032339C - 半导体器件 - Google Patents

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Abstract

一种结型场效应晶体管(JFET)结构，适于极低和极高的工作电压，其夹断电压可用掩模的尺寸来改变而无需改变制造工艺，实现结构方法是将第一与第二JFET按共射共极接法而连接，其前者具有在平行于半导体本体表面的横向上夹断的由扩散或注入形成的沟道，后者的击穿和夹断电压都比前者高。为提高击穿电压，还可将二者的组合件与沟道导电类型与第一和第二JFET相反的第三JFET按共射共极接法连接。

Description

半导体器件
本发明涉及一种半导体器件，该器件的半导体本体有一个第一种导电型的层状区，该层状区毗连一个表面，且设置有一种其沟道在平行该表面的横向上具有夹断效应的第一结型场效应晶体管(JFET)，该晶体管的一个沟道毗连该表面，且由一个pn结将其与半导体本体上的形成晶体管栅区的毗邻部分隔开。
在结型场效应晶体管(以下简称JFET)中，电流的调制是通过控制栅极与沟道之间的pn结两端的反向偏压而进行的，该栅极和沟道的导电类型彼此相反。反向偏压确定了加有反向偏压的pn结的耗尽区的宽度，因而也确定了电流流过的非耗尽沟道的宽度。在各种应用场合中很重要的一个参数是夹断电压，即加到漏极上的电压，在该电压的作用下，漏极侧的沟道的整个宽度处于耗尽状态。电压超过夹断电压范围时，流过沟道的电流不会或基本上不会随源极/漏极间电压的增加而增加，因此JFET适宜用作例如电流源。
在双极工艺中，JFET的沟道通常是在P型衬底上设有一个由(例如n型)外延层构成的岛状部分形成的。栅极具有一个P型表面层(surface zone)，它扩散到或注入该岛状部分中从而形成栅极，可能的话连同衬底一起形成。当各种不同的层(zone)和区(region)的掺杂浓度已知时，夹断电压主要取决于沟道的宽度，即取决于衬底与p型表面层之间的间距。由于p型表面层通常是与双极晶体管的基极同时形成的，因此外延层的厚度一定时，JFET的夹断电压不变，而且通常是不可能将夹断电压设置到所希望的、与所述固定值不同的值的。通常，在沟区和栅区一上一下地竖向配置方式中就会受到这种限制。
美国专利3,450,963公开了一种JFET，该JEET的沟道是在P型衬底上由呈n型外延层形式的极窄的岛状部分形成的。岛状部分两端处在沟道两侧，形成源极和漏极的两个变宽了的部分，一个深深的P型绝缘扩散部分将岛状部分横向限定在外延层范围内，该扩散部分形成晶体管的栅极。沟道被耗尽区所夹断，该耗尽区从该沟道的两侧横向(即按平行于该表面的方向)延伸到沟道中。夹断电压取决于沟道的宽度，沟道的宽度又取决于掩模的尺寸。因此，由于掩模的尺寸是可以调节的，因而可以至少在一定的范围内改变夹断电压的大小。
这种晶体管的缺点在于，至少除非显著地改变工艺过程(例如采用双外延层)，否则不大可能使栅极与衬底绝缘起来，从而缩小了晶体管的应用面。
在工作过程中漏/源电压增加时，电流会因漏/栅极结在超过夹断电压时产生雪崩击穿而再次大幅度增加。在某些应用场合，例如应用在经过整流器接交流电源的高压集成电路中时，要求有高的击穿电压。在此情况下，采用分压器并不是始终都能解决问题的，例如，半导体器件必须能在较低的电压(例如电池供电的12伏电压)下工作的情况就是如此。
本发明的目的是要提供本说明书开头所述的那种半导体器件，这种半导体器件中的夹断电压不仅可以在某些工艺参数已知的情况下在器件设计的过程中加以调节，而且还可以在范围很宽的电压下，特别是在较低和较高的电压下工作。本发明的这种器件具有这样的特征：其沟道的第一种导电型的层状区中设置有第二种导电型的表面层，同时该层状区中还设置有其掺杂浓度高于形成栅区的层状区的第一种导电型的限制沟道表面层，而且，具有第二种导电型沟道和第一种导电型栅区的第二结型场效应晶体管JFET与第一结型场效应晶体管JFET串联地相连接，该第二晶体管的击穿电压和夹断电压都比第一晶体管的高。
本发明是基于这样的认识提出的，即要获得足够高的击穿电压，在高压集成电路工艺中采用较低的掺杂浓度层。由于掺杂浓度较低，因而这类层的导电率易于借助耗尽区加以调整，从而使这些层适宜用作JFET的沟道。借助于设在沟道两侧而导电型与层状部位相同的更高掺杂浓度区，可以使沟道具有夹断效应。夹断电压可借助于所述掺杂浓度较高的各区之间的一些活塞(piston)来调节，其上限可以取垂直向限定的夹断电压，即沟道中从沟底沿横切该表面的方向延伸的耗尽区使沟道夹断时所需要的电压。
后面即将看到，第二JFET可容易地与第一晶体管共同形成。要以简单的方式无需增加工序而提高击穿电压，可以采用原来基础浓度较低的层状区作为第二JFET的栅极。这样，第二JFET的击穿电压就高于第一JFET。降低栅极的掺杂浓度自然而然地提高了夹断电压。当加上低电源电压时，在饱和区只有夹断电压低的第一JFET会超过夹断电压，而第二JFET充其量只起较低阻值的电阻器的作用。另一方面，通过第二JFET的漏区加高电源电压时，第二JFET会进入夹断状态，从而使高压的大部分作为电压降出现在第二JFET的沟道两端，和第一JFET不同，第二JFET能承受此高压。
这种晶体管可以构成两个分立的晶体管，各个晶体管有自己的源区和漏区，第一晶体管的漏区通过导电带连接第二晶体管的源区。本发明半导体器件的另一个实施例比上述实施例所占的空间小，该半导体器件的特征在于，第一和第二JFET制成合并式的JFET结构，其中位于源区与漏区之间的连续沟道为第二导电型，并且，连续的栅区为第一导电型，其栅区的第一部分毗连着界定源区的连续沟道的第一部分，该栅区的第一部分的掺杂浓度高于栅区的第二部分(该栅区的第二部分毗连着位于漏区附近的沟道第二部分)。
第二JFET的沟道可以窄到使本晶体管中的沟道也在横向上具有夹断效应的程度。在该情况下，该晶体管的夹断电压也可借助于沟道宽度来调节。本发明的一个最佳实施例具有这样的优点，即在给定的工艺参数下可获取最大的夹断电压，该最佳实施例的特征在于，沟道只在层状区的一部分厚度上延伸，且在尺寸一定的情况下，其掺杂浓度使沟道的第二部分由于沟道中从沟底向横切该表面的方向上延伸的耗层区而至少基本上处于夹断状态。
栅区可以设置一个独立的接线，通过这个接线可将一个与源区无关的电压加到栅极上。另一个实施例具有这样的优点，即第一和第二JFET的组合体只有两个接线，即源区和漏区的接线，该实施例的特征在于，栅区与源区相连接。在许多应用场合下，当电压足够高时可以采用两个晶体管的组合方式。本发明的一个适宜甚至在更高的电压下工作的半导体器件的实施例具有这样的特征：源区耦合到另一个JFET型晶体管的源区，该另一个晶体管的沟道为第一种导电型，且由第一种导电型层状区的一部分形成。
现在参看一些实施例和附图更详细地说明本发明的内容。附图中：
图1是本发明半导体器件的一部分的平面图；
图2是该器件沿图1的II-II线截取的剖面图；
图3是该器件沿图1的III-III线截取的剖面图；
图4示出了本发明半导体器件的另一个实施例，其中，部分以剖视图、部分以透视图展示。
应该指出的是，这仅仅是示意图而已，器件的各种不同组成部分没有以真实的比例画出。
图1-3示出了本发明适用于各种各样从几伏至几百伏工作电压的呈JFET结构的半导体器件。这种器件可以连同其它诸如二极管、双极晶体管、MOS(金属氧化物半导体)晶体管或双扩散MOS晶体管(DMOST)之类公知的电路元件一起形成例如高压集成电路的一部分。图中并没有示出这些电路元件的细节。该器件有一个半导体本体1，在本实施例中，该本体由硅制成，但显然也可由其它例如GaAs的合适半导体材料制成。本体1有一个第一种导电型(在本实施例中为n型)的层状区3毗连着表面2。在某些实施例中，层状区3可由整个半导体本体形成，但在本实施例中，层状区3只形成较薄的表面区，其下侧与p型区4(以下简称衬底)为界。pn结5将n型区3与p型衬底4彼此分开。本实施例中的层状区由设在衬底4上的外延层形成，在该外延层中，有一个岛(以下也以编号3表示)被p型岛绝缘区6所限定。第一结型场效应晶体管或JFET(图1中以T1表示)即在岛3上形成。这是这样的一种晶体管，晶体管的沟道和通常一样在垂直方向上不具有夹断效应，但在平行于表面2的横向上却有夹断效应。上面说过，这种JFET主要有这样的优点，即刚好使沟道具有夹断效应的电压(即所谓夹断电压)可借助于器件设计阶段的掩模尺寸而加以调节而无需改变制造工艺。JFET T1有一个沟道7，该沟道毗连表面2，电流可通过该沟道自右向左流通。沟道7在横向上以栅区8(也简称栅)为界，栅区8则由半导体本体的毗连部分形成。沟道7和栅8形成pn结9，在工作过程中pn结9在反向上形成耗尽区，该耗尽区在横向上随反向偏压的增加成比例地进一步延伸入沟道7中。当掺杂浓度已知时，将位于沟道7两侧的栅8的各部分用间隔隔开即可确定沟道的夹断电压。这个间隔分隔以及因而出现的夹断电压都是借助于掩模来调定的。
按照本发明，沟道7是由第二种导电型的表面层构成的，因而在本实施例中，由设在n型层状区或岛3中的p型表面层构成。栅8构成表面层10的一部分，其导电类型与层状区3相同(n型)但掺杂浓度比层状区3高，该表面层也设在层状区3中。图1中以T2表示的第二结型场效应晶体管或JFET与晶体管T1串联设置，它具有一个P型沟道11和毗连的n型区12。晶体管T2的击穿电压比晶体管T1高，其夹断电压也较高，其作用下面还会进一步讨论。通过修正栅12的掺杂情况即可提高这些电压，栅12在目前的情况下是由n型岛3本身形成，其浓度较低。
虽然就工作过程而论，完全是可以将晶体管T1和T2作为半导体本体内用配线互连的分立元件设置，但本实施例中的晶体管系合并成一个结构单元，其中沟道7和11形成晶体管T1和T2共用的连续P型沟区。晶体管T1和T2的栅区8和12分别形成连续的n型区。这些JFET具有共用的源区13和漏区14，分别配备有源极15和漏极16。该两电极在图1中只示意示出。源极最好与栅区8、12形成一个整体，这样就无需接线。连续沟道7、11在T1中毗连掺杂浓度高的区7，而在T2中则毗连靠近漏极掺杂浓度低的岛3。环绕晶体管T2的高掺杂浓度的n型层10距T2的沟道11有一段很大的距离，因而该晶体管的击穿电压和夹断电压不因层10的存在而降低。在栅区8外，层10特别用作沟道保护区，防止导电带下方的岛3的导电型反过来。
T2的夹断电压可根据沟道11的宽度而调节到一定范围内。在本实施例中，层11只在其中该岛的厚度的一部分中延伸，且其下侧以工作过程中处于截止的pn结17为界，因而最大夹断电压取决于该pn结两端的电压，沟道11从pn结17直到表面2的整个厚度都处于耗尽状态。
在一个实施例中，层状区3处在设在掺杂浓度约为每立方厘米1.2×1014个硼(B)原子的P型硅衬底4之上，是在厚约20微米、掺杂浓度约每立方厘米7×1014个砷(AS)原子的n型硅外延层中形成的。岛绝缘层6按通常的方式通过从衬底和表面2扩散硼而形成。P型沟道7、11是通过注入硼离子而形成的，掺杂浓度约为每立方厘米1.7×1012个离子。7，11层的厚度约为3微米。7，11层的宽度要求不严，因为JFET T1的沟道宽度取决于n型栅区8。沟道7宽度的具体值例如为6微米。n型栅极8和作为沟道保护区的n型层10是通过注入砷离子形成的，掺杂浓度约为每平方厘米9×1015个离子。栅区8的最高掺杂浓度约每立方厘米1020个原子，因而比外延层的高，为外延层的105倍。
上述结构的夹断电压取决于T1的夹断电压，并且在大约1微安的饱和电流下约为3伏。在低压下，例如7伏的漏源电压下，晶体管T2处在特征电阻范围内。由于沟道11的电阻比夹断沟道7的小得多，因而沟道11两端的压降只占较小的电压。另一方面，当源极13与漏极14之间的电压变高，例如为700伏，晶体管T2也处于夹断状态，从而使电压降的大部分加到沟道11的夹断点。为承载1微安的电流，T2的栅极12(700伏)与源极之间的电压自行调整50伏左右。于是T1的沟道7两端的压降只为50优左右，而沟道11两端的压降约为650伏。这就是说，在源极13电压高的情况下，pn结9两端上也加有充其量约为50伏的较低反向偏压，它远低于pn结9的击穿电压(约100伏)。T2的沟道11与岛3之间的pn结两端的电压为700伏。由于岛中的掺杂浓度低，因而该pn型的击穿电压要高得多，大约1000伏，远高于栅-沟结两端的电压。
图4以部分剖视、部分透视的形式示出了达到甚至更高的电压的一个实施例。图中的器件具有上述那种T1和T2的组合，其中的各种元件用第一实施例中相应元件的标号加以编号。该结构按共射共基接法连接有第三JFET T3，T3的沟道20由外延层3(的一部分)形成。因此晶体管T3为n沟道型，且具有可与电源正极连接的高掺杂浓度n+漏区21。在所示的实施例中，T3的源极接T1的源区13和栅极8，且与n+区10相符合。显然，T3也可以在半导体本体中被制成分立的元件，且可通过配线图形与T1相连接。沟道20在竖向上处于夹断状态。在本实施例中，T3的栅区不仅具有P型衬底4而且还有P型表面层22，后者经P型绝缘层6与衬底4相连接。层22可与源层和漏层13/14同时形成。在另一个实施例中，栅22同时设有绝缘区6的掩盖区或表面区。在另一改型中，沟道20只从衬底侧(后门)被夹断。T3的作用与T2相同。在高达100伏左右的电压下，晶体管T3处于夹断电压之下的电阻范围内，因而T3的存在不太重要，漏极21的电压逐渐增加时，晶体管T3也达到饱和状态，这时沟道20刚进入夹断状态。当漏极21的电压进一步增加时，实际上只有沟道20的漏极侧的电压会升高，而源极侧的电压不升高或基本上不升高。这样，在大约1微安电流和大约3伏夹断电压下，该半导体器件可在低于T3的击穿电压(＞1000伏)的电压(该电压远大于T1的击穿电压)下工作。
为使T3的击穿电压变高，可以利用上述文献中已知的RESURF原理，这样做有好处，按照该原理，层3在发生击穿之前令其整个厚度处于耗尽状态。本申请人提交并公开的荷兰专利申请8005053公开了一种基于RESURF原理的有外延沟道的JFET，其中的栅极附近的n层表面形成有掺杂浓度低的P型表面层，其目的是提高击穿电压。栅极22与漏极21之间也形成有这种电压增加层23。为进一步再提高击穿电压，可以在漏极21周围形成一个或若干个类似的彼此分隔层作为浮动环。
显然，本发明并不局限于这里所提供的上述实施例，熟悉本技术领域的人们是可以对这些实施例提出更多的修改方案的。例如，可以对调各层和半导体的导电型。本说明书所述的JFET结构可与一般半导体本体中周知的许多其它电路元件(例如双极晶体管、MOS晶体管、DMOST型晶体管等)一起制成集成电路。

Claims (6)

1.一种半导体器件，该器件的半导体本体有一个第一种导电型的层状区，该层状区毗连一个表面，且设有一种其沟道在平行该表面的横向上具有夹断效应的第一结型场效应晶体管(JFET)，该晶体管的一个沟道毗连该表面，且由一个pn结将其与半导体本体形成晶体管栅区的毗邻部分隔开，其特征在于，该沟道的第一种导电型的层状区中设有第二种导电型的表面层，同时层状区中还设有掺杂浓度比形成栅区的层状区高的第一种导电型限制沟道表面层，而且一个其沟道为第二种导电型、栅区为第一种导电型的第二结型场效应晶体管JFET与该第一结型场效应晶体管JFET串联连接，该第二晶体管的击穿电压和夹断电压都比该第一晶体管的高。
2.如权利要求1所述的半导体器件，其特征在于，第二晶体管的栅区由第一种导电型的层状区形成。
3.如权利要求2所述的半导体器件，其特征在于，第一和第二JFET形成合并式JFET结构，其中位于源区与漏区之间的连续沟道为第二导电型，连续栅区为第一导电型，毗连着连续沟道界定该源区的第一部分的栅区的第一部分的掺杂浓度，高于毗连着位于漏区附近的该沟道第二部分的栅区的第二部分。
4.如权利要求3所述的半导体器件，其特征在于，沟道只在层状区的一部分厚度上延伸，且在尺寸一定的情况下，其掺杂浓度使沟道的第二部分由于沟道中从沟底在横切该表面方向上延伸的耗尽区而至少基本上被夹断。
5.如权利要求3或4所述的半导体器件，其特征在于，栅区与源区相连接。
6.如权利要求5所述的半导体器件，其特征在于，该源区耦合到另一个JFET型晶体管的源区，该另一个晶体管的沟道为第一种导电型，且由第一种导电型的层状区的一部分形成。
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