CN102339862B - 包括沟道停止区的半导体器件 - Google Patents

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Abstract

包括沟道停止区的半导体器件。此处描述的半导体器件包括在第二导电性的沟道区域的第一侧与沟道区域邻接的第一导电类型的本体区域。第一导电类型的栅极控制区域在与第一侧相对的沟道区域的第二侧与沟道区域邻接，沟道区域配置成通过在栅极控制区域和本体区域之间施加电压控制其导电性。第二导电类型的源极区布置在本体区域内且第二导电类型的沟道停止区布置在第一侧，沟道停止区至少部分地布置在本体区域和沟道区域至少之一内。沟道停止区包括比源极区域的最大掺杂剂浓度低的最大掺杂剂浓度。

Description

包括沟道停止区的半导体器件
背景技术
诸如结型场效应晶体管（JFET）之类的半导体器件被广泛地用于各种半导体应用，诸如高功率应用或包括半导体开关的高电压应用。诸如导通行为、截止行为和响应速度之类的JFET的器件特性与器件布局密切相关。
为了满足改善的导通行为、截止行为和响应速度的需求，对于能够满足这些需求的器件布局存在需要。
由于这些和其他原因，对本发明存在需要。
发明内容
根据半导体器件的实施例，该器件包括在第二导电性的沟道区域的第一侧与沟道区域邻接的第一导电类型的本体区域。第一导电类型的栅极控制区域在与第一侧相对的沟道区域的第二侧与沟道区域邻接，沟道区域配置成通过在栅极控制区域和本体区域之间施加电压而控制其导电性。第二导电类型的源极区布置在本体区域内且第二导电类型的沟道停止区布置在第一侧，沟道停止区至少部分地布置在本体区域和沟道区域至少之一内。沟道停止区包括比源极区的最大掺杂剂浓度低的最大掺杂剂浓度。
根据制造半导体器件的方法的一个实施例，该方法包括在第二导电性的沟道区域的第一侧形成与沟道区域邻接的第一导电类型的本体区域。该方法还包括在与第一侧相对的沟道区域的第二侧形成与沟道区域邻接的第一导电类型的栅极控制区域。沟道区域配置成通过在栅极控制区域和本体区域之间施加电压而控制其导电性。该方法还包括在本体区域内形成第二导电类型的源极区且形成布置在第一侧的第二导电类型的沟道停止区。沟道停止区至少部分地布置在本体区域和沟道区域至少之一内。沟道停止区包括比源极区的最大掺杂剂浓度低的最大掺杂剂浓度。
当阅读下面的详细描述且当查看附图时，本领域技术人员将意识到附加特征和优点。 
附图说明
附图被包括在本说明书中以提供对实施例的进一步理解，并结合到本说明书中且构成本说明书的一部分，附图示出了实施例，且与说明书一起用于解释实施例的原理。其他实施例和实施例的很多潜在优势将容易被意识到，因为通过参考下面的详细描述它们将被更好地理解。附图中的元件没有必要彼此成比例。相似的参考数字指示相应的类似部件。
实施例的特征和优点将从下面参考附图的描述显现。附图没有必要成比例且重点被放在说明原理上。各个实施例的特征可以以任意方式组合，除非它们彼此排斥。
图1说明根据一个实施例包括沟道停止区的垂直结型场效应晶体管（VJFET）的一部分的剖面图；
图2是说明沿着图1中示出的JFET的线AA’的掺杂剂分布的示图，JFET包括通过离子注入和退火形成的沟道停止区；
图3是说明沿着图1中示出的JFET的线AA’的掺杂剂分布的示图，JFET包括通过原位掺杂形成的沟道停止区；
图4说明根据一个实施例包括具有相同横向尺寸的沟道停止区和本体区域的VJFET的一部分的剖面图；
图5说明根据另一实施例包括横向伸出本体区域的端部的沟道停止区的VJFET的一部分的剖面图；
图6是说明根据又一实施例分别包括沟道停止区的JFET和缺少沟道停止区的JFET的电流密度j与栅极电压VG的关系特性的示图；
图7是说明根据一个实施例制造半导体器件的方法的简化流程图；
图8A至8C说明根据另一实施例，在包括通过离子注入和退火形成的沟道停止区的垂直JFET的制造期间，半导体本体部分的剖面图；
图9A至9D说明根据又一实施例，在包括通过原位掺杂形成的沟道停止区的垂直JFET的制造期间，半导体本体部分的剖面图。
具体实施方式
图1说明包括横向n沟道的垂直JFET 100。JFET 100包括电耦合到漏极接触120的n++型半导体本体110。第一n型层130在n++型半导体本体110上形成。第二n型层140在第一n型层130上形成。
p+型栅极控制区域在第二n型层140上形成或者嵌入到第二n型层140并与其表面邻接。p+型栅极控制区域150电耦合到栅极接触160。
n+型沟道停止区170在第一层130和第二层140之间的界面180形成。p+型本体区域190在第一层130内形成并与界面180邻接。
n++型源极区200在第一层130内形成并与界面180邻接。源极接触210电耦合到源极区200。源极接触也可以电耦合到p+本体区域190（在图1中未示出）。横向n沟道220布置在栅极控制区域150和本体区域190之间。通过在栅极接触160和源极接触210之间施加电压，可以控制横向n沟道内的导电。
当在此使用时，术语“电耦合”并不意味着元件必须直接耦合在一起，而是可以在“电耦合”元件之间提供居间元件。
在图1中示出的JFET 100中，半导体区域示出为n型或p型。根据其他实施例，这些区域的导电类型可以相反。
在图1中示出的半导体区域的掺杂剂浓度的进一步细节通过指定这些区域为n型、n+型或n++型给出，意味着示出为n++型的区域内的最大掺杂剂浓度高于示出为n+型的区域内的最大掺杂剂浓度。而且，示出为n+型的区域内的最大掺杂剂浓度高于示出为n型的区域内的最大掺杂剂浓度。因而，术语n型、n+型和n++型允许在它们相对彼此的最大掺杂剂浓度方面区分这些区域。然而，具有相同名称的不同区域，诸如用于第一层130和第二层140的名称“n型”并不暗示着这两个区域具有相同的最大掺杂剂浓度。因而，第一层130的最大掺杂剂浓度可以不同于第二层140内的最大掺杂剂浓度，不过这两层即第一层130和第二层140中的每一个的最大掺杂剂浓度小于诸如沟道停止区170的示出为n+型的区域的最大掺杂剂浓度。
半导体本体 110可以由SiC形成。第一层130和第二层140可以通过外延生长且因而可以也由SiC形成。第一层130内的掺杂剂浓度是调节器件的电压阻断能力的一个参数。增加器件的电压阻断能力例如可以通过减小第一层130内的掺杂剂浓度实现。作为示例，取决于所需的阻断电压，第一和第二层130、140中的每一个内的掺杂剂浓度可以处于5×1014cm-3和3×1016cm-3之间且尤其处于1×1015cm-3和2×1016 cm-3之间。第一层130的厚度d1即沿着垂直方向y的尺寸是调节器件的电压阻断能力的另一参数，可以处于3至100μm之间、尤其是4至50 μm之间。
第二层140的厚度d2可以处于0.5至3μm之间、尤其是0.7至1.2μm之间。通过将第一层的掺杂剂浓度和厚度设置在上面指定的范围内，可以实现至少300V至超过10000V的器件的电压阻断能力、尤其是600V至6500V的电压阻断能力。
关于作为用于第一和第二层130、140的半导体材料的SiC，可以选择诸如B和/或Al的掺杂剂以形成p型导电的半导体区域且选择诸如N和/或P的掺杂剂以形成n型导电的区域。
沟道停止区170的厚度t可以处于5nm至100nm之间，尤其处于10至30nm之间。该区内的最大掺杂剂浓度可以处于1017cm-3至1019cm-3的范围内。可以适当地选择厚度t和掺杂剂分布以将在作为n型区域的沟道停止区170和第二层140与作为p型区域的p+型本体区域190之间形成的pn结的内建电压限制到沟道停止区170和p型本体区域190。换句话说，可以适当地选择这些参数以保持与沟道停止区180内的n型区域中的内建电压相关的空间电荷区域。因而，沿着垂直方向y，与内建电压相关的空间电荷区域不穿透到第二层140。
可以适当地选择半导体本体110、栅极控制区域150和源极区200中的每一个的掺杂剂浓度以形成与其上形成的接触的相应材料的欧姆接触。接触（即漏极接触120、栅极接触160和源极接触210）中的每一个可以包括诸如掺杂多晶硅或金属（例如Ni、Al、Ta、Ti和G中的任意一个或其组合）的导电材料。
图1中示出的JFET 100示出为具有横向沟道的垂直JFET，因为从源极接触210流到漏极接触120的电流沿着横向方向x经过布置在栅极控制区域150和本体区域190之间的横向沟道220，然后沿着垂直方向y经过第一层130和半导体本体110到达漏极接触120。
横向沟道220的导电性可以通过在栅极接触160和源极接触210之间施加电压而控制。与本体区域190的接触（在图1中未示出）和源极接触210例如可以短路。
沿着垂直方向，横向沟道220与在栅极控制区域150和第二层140之间形成的第一空间电荷区域240邻接，横向沟道220还与在本体区域190和沟道停止区170/第二层140之间形成的第二空间电荷区域250邻接。
通过在源极接触210和栅极接触190之间施加电压，可以沿着垂直方向y控制空间电荷区域240、250的尺寸。换句话说，通过施加在源极接触210和栅极接触190之间的电压还可以控制决定沟道220的横向导电性的横向沟道220的厚度d3。通过形成n+型沟道停止区170，与缺少n+型沟道停止区的器件相比，第二空间电荷区域250向第二层140的扩展可以减小。由于与第二层140相比n+型沟道停止区170的较高的掺杂剂浓度，n+型沟道停止区170在沿着垂直方向y较小尺寸内吸收第二空间电荷区域250的内建电压。作为示例，可以适当地选择沟道停止区170的厚度t和掺杂剂浓度以在沟道停止区内吸收第二空间电荷区域250的内建电压且因而避免第二空间电荷区域250向第二层140的扩展。
图2是沿着图1中示出的JFET 100的线A-A’的垂直方向的掺杂剂浓度的分布的示图。应当注意，每个区域，即，y0和y1之间的第二层140、y1和y2之间的沟道停止区170、y2和y3之间的本体区域190以及y3和y4之间的第二层130中的掺杂剂分布仅说明相应区域内决定该区域的导电类型的那些掺杂剂物质。换句话说，且作为示例，y1和y2之间的沟道停止区170的掺杂剂浓度的分布仅表示n型掺杂剂但是不包括也在该区域中存在的p型掺杂剂。因而，图2中说明的掺杂剂浓度的分布不说明区域140、170、190、130每一个中的净掺杂。
在第一和第二层130、140内，即，沿着y3和y4之间且相应地y0和y1之间的垂直方向，掺杂剂浓度是恒定的且例如可以通过在这些层的外延生长期间的原位掺杂形成。然而，根据其他实施例，掺杂剂浓度可以在这些区域中变化，例如，第二层的一部分可以比其他部分具有较高的掺杂剂浓度。
本体区域190内即沿着y2和y3之间的垂直方向的掺杂剂分布通过在形成第二层140之前引入到第一层130中的p型掺杂剂决定。作为示例，这些掺杂剂可以通过离子注入和退火引入到第一层130中。
类似于限定本体区域190的p型掺杂剂，可以形成组成n+型沟道停止区170的n型掺杂剂，即，n型掺杂剂例如可以在形成第二层140之前通过离子注入或扩散引入到第一层130中。指定沿着垂直方向y的沟道停止区170的尺寸的厚度t对应于y2-y1，y1指定沿着A-A’的点，其中组成第二层140的n型掺杂剂的分布与组成沟道停止区170的n型掺杂剂的分布相交，y2是沿着A-A’线的点，其中组成沟道停止区170的n型掺杂剂的分布与组成本体区域190的p型掺杂剂的分布相交。
当通过离子注入和退火形成沟道停止区170时，该区域内的最大掺杂剂浓度和厚度t可以通过诸如注入剂量和注入能量的注入参数调节。作为示例，对于向SiC材料引入n型掺杂剂N，可以选择注入剂量处于1012cm-2至1013cm-2之间，可以选择注入能量处于10至50keV之间。
图3是说明沿着图1中示出的JFET 100的线A-A’的垂直方向的掺杂剂浓度的分布的示图。在y1和y2之间的沟道停止区170中图3中示出的掺杂剂浓度的分布和图2中示出的掺杂剂浓度的分布不同。在图3中示出的实施例中，组成沟道停止区170的n型掺杂剂通过原位掺杂即通过在形成第一层130和/或第二层140的同时引入这些掺杂剂。作为示例，原位掺杂可以涉及向在第一和/或第二层130、140的沉积中使用的反应气体添加掺杂剂气体。
图4说明具有横向沟道220的垂直JFET 101的一部分的示意性剖面图。图4中示出的JFET 101在沟道停止区的布置不同于图1中示出的JFET 100。JFET 101的n+沟道停止区171相对于界面180的平面的尺寸对应于本体区域190相对于所述平面的尺寸。因而，可以使用单个光刻掩膜来形成本体区域190和沟道停止区域170二者。
图5说明具有横向沟道220的垂直JFET 102的一部分的示意性剖面图。图5中示出的JFET 102在沟道停止区的布置不同于图1中示出的JFET 100。沟道停止区172沿着平行于界面180的方向伸出本体区域190的端部174。
图6是示出JFET的源极和漏极之间的电流密度j与栅极电压VG的关系的示图。示出为j1和j2的曲线在j1的情况中表示缺少沟道停止区的JFET，在j2的情况中表示包括沟道停止区的JFET。作为示例，示出为j1的曲线可以表示没有沟道停止区170的图1中示出的JFET 100，且示出为j2的曲线可以表示包括沟道停止区170的JFET 101。
将参考图1中示出的JFET 100从右向左解释图6中示出的曲线j1、j2的特性。横向n沟道220夹在p+型栅极控制区域150和p+型本体区域190之间。通过向栅极控制区域150施加负栅极电压VG，第一空间电荷区域240从栅极控制区域150扩展到第二层140。在用于解释的示例中，因为在第二层140和本体区域150之间形成的pn结对于VG的负值并不反向偏置，第二空间电荷区域250两端的电压降近似由内建电压决定。
当第一空间电荷区域240和第二空间电荷区域250彼此接触即d3=0μm时，电荷载流子即电子从沟道区域220消除且JFET 100阻断电流流动。该条件已知为图6中VPO1和VPO2示出的夹断和相应夹断电压。VPO1和VPO2的值分别取决于沟道区域的掺杂剂浓度和高度。当进一步增加栅极电压VG到负值时，第二层140和本体区域190之间的pn结愈加以正向偏置模式操作。所谓的夹通（punch-through）电压VPT1、VPT2决定从本体区域140向沟道区域220的空穴注入（即源极和栅极之间的电流）的起始。正向偏置本体区域190和沟道区域220之间的pn结所需的电压例如取决于第二空间电荷区域250的宽度和沟道区域的厚度d3。第二空间电荷区域250的宽度越小，内建电场变得越大，且相应地，用于夹通所需的电压变得越高。
与图6中示出的曲线j1和j2相关的JFET由于沟道停止区的存在而不同。与曲线j1相关的JFET缺少沟道停止区。因此，第二空间电荷区域250扩展到n型第二层140。与曲线j2相关的JFET包括n+型沟道停止区170。因而，第二空间电荷区域250扩展到n+型沟道停止区170。因为n+型沟道停止区170内的掺杂剂浓度高于n型第二层140内的掺杂剂浓度，与曲线j2相关的JFET的第二空间电荷区域250的内建电场高于与曲线j1相关的JFET的第二空间电荷区域250的内建电场。因而，在与曲线j2相关的JFET中实现夹通所需的电压VPT2高于在具有曲线j1的JFET中实现夹通所需的电压VPT1。因此，由VPT-VPO限定的栅极电压窗口可以通过形成比第二层具有更高掺杂剂浓度的沟道停止区增加。
图7是说明根据一个实施例制造半导体器件方法的简化流程图。
在S100，在沟道区域的第一侧形成与第二导电性的沟道区域邻接的第一导电类型的本体区域。
在S110，在与第一侧相对的沟道区域的第二侧形成与沟道区域邻接的第一导电类型的栅极控制区域，沟道区域配置成通过在栅极控制区域和本体区域之间施加电压而控制其导电性。
在S120，在本体区域内形成第二导电类型的源极区，在S130在第一侧布置第二导电类型的沟道停止区，该沟道停止区至少部分地布置在本体区域和沟道区域至少之一内，该沟道停止区包括比源极区的最大掺杂剂浓度低的最大掺杂剂浓度。
应当注意，示出为S100、S110、S120、S130的上述方法特征可以以不同于S100、S110、S120和S130的顺序实施，例如以S100、S120、S130、S110的顺序实施。
图8A至8C说明在图1中示出的JFET 100的制造的一个实施例期间半导体本体部分的剖面图，JFET 100包括通过离子注入和退火形成的沟道停止区。
参考图8A，通过外延在n++型半导体本体110上形成第一n型层130。
此后，如图8B所示，离子被注入到第一n型层130。
参考图8C，注入到第一n型层130的离子限定沟道停止区170、p+型本体区域190和n++型源极区。可以使用不同注入掩膜注入离子。作为示例，可以不使用光刻构图注入掩膜注入限定沟道停止区170的离子。可以使用不同的光刻构图注入掩膜注入限定本体区域190和源极区200的离子。在第一n型层130上通过外延生长第二n型层140。
图9A至9D说明在图1中示出的JFET 100的制造的另一实施例期间半导体本体部分的剖面图，JFET 100包括原位掺杂的沟道停止区。
参考图9A，通过外延在n++型半导体本体110上生长第一n型层130。
在第一n型层130的生长结束时，如图9B所示，通过原位掺杂即通过在形成第一层130的同时引入相应掺杂剂形成n+型沟道停止区170。然后，类似于8B，如图9C所示，离子被注入到第一n型层130。
参考图9D，类似于图8C在向第一n型层130注入离子以限定p+型本体区域190和n++型源极区200之后，通过外延在第一n型层130上生长第二n型层140。
诸如“下面”、“下方”、“之下”、“上方”、“上面”的空间相对术语等用于使描述简单，用于解释一个元件相对于第二元件的位置。除了与图中所示不同取向之外，这些术语旨在涵盖器件的不同取向。而且，诸如“第一”、“第二”等术语也用于描述各个元件、区域、部分等且也不应旨在限制。贯穿说明书，相似的术语表示相似的元件。
当在此使用时，“具有”、“含有”、“包括”、“包含”等术语是指示陈述的元件或特征的存在但是不排除附加元件或特征的开放式术语。除非语境明确指明，冠词“一”及“该”旨在包括复数和单数。
应当理解，除非明确声明，此处描述的各个示例性实施例的特征可以彼此组合。
尽管已经说明和描述了特定实施例，本领域技术人员应当理解，在不偏离本发明的范围的条件下，各种备选和/或等价实施方式可以替代示出和描述的特定实施例。本申请旨在覆盖此处讨论的特定实施例的任意修改或变型。因此，旨在表明，本发明仅由权利要求及其等价限制。

Claims (18)

1.一种半导体器件，包含：
第一导电类型的本体区域，其在第二导电的沟道区域的第一侧与沟道区域邻接；
第一导电类型的栅极控制区域，其在与第一侧相对的沟道区域的第二侧与沟道区域邻接，该沟道区域配置成通过在栅极控制区域和本体区域之间施加电压来控制其导电性；
本体区域内第二导电类型的源极区；以及
布置在第一侧的第二导电类型的沟道停止区，该沟道停止区至少部分地布置在本体区域和沟道区域至少之一内，该沟道停止区包括比源极区的最大掺杂剂浓度低的最大掺杂剂浓度。
2.根据权利要求1所述的半导体器件，其中
沿着垂直于第一侧的方向，沟道停止区的尺寸处于5nm至100nm的范围内。
3.根据权利要求1所述的半导体器件，其中
组成沟道停止区的最大掺杂剂浓度处于1017cm-3至1019cm-3的范围内。
4.根据权利要求1所述的半导体器件，其中
该半导体器件是垂直结型场效应晶体管。
5.根据权利要求4所述的半导体器件，其中
该垂直结型场效应晶体管是包括大于10V的夹断电压和夹通电压间电压差的n沟道SiC垂直结型场效应晶体管。
6.根据权利要求5所述的半导体器件，其中
夹通电压处于20V至50V的范围内。
7.根据权利要求4所述的半导体器件，其中
沟道停止区相对于第一侧的平面的尺寸对应于本体区域相对于所述平面的尺寸。
8.根据权利要求4所述的半导体器件，其中
沟道停止区沿着平行于第二侧的方向伸出本体区域的端部。
9.根据权利要求4所述的半导体器件，其中
沟道停止区在垂直结型场效应晶体管的有源区域上方连续延伸。
10.根据权利要求4所述的半导体器件，还包含：
其中包括源极区的第一外延层和其中包括栅极控制区域的第二外延层，其中第一侧对应于第一外延层和第二外延层之间的界面。
11.根据权利要求4所述的半导体器件，其中
垂直结型场效应晶体管源极和漏极之间的电压阻断能力处于300V至10000V的范围内。
12.一种集成电路，包含根据权利要求1所述的半导体器件。
13.一种制造半导体器件的方法，包含：
在第二导电性的沟道区域的第一侧形成与沟道区域邻接的第一导电类型的本体区域；
在与第一侧相对的沟道区域的第二侧形成与沟道区域邻接的第一导电类型的栅极控制区域，沟道区域配置成通过在栅极控制区域和本体区域之间施加电压控制其导电性；
在本体区域内形成第二导电类型的源极区；以及
形成布置在第一侧的第二导电类型的沟道停止区，该沟道停止区至少部分地布置在本体区域和沟道区域至少之一内，该沟道停止区包括比源极区的最大掺杂剂浓度低的最大掺杂剂浓度。
14.根据权利要求13所述的方法，其中
使用单个光刻掩膜来形成本体区域和沟道停止区二者。
15.根据权利要求13所述的方法，其中
形成沟道停止区包括通过离子注入将掺杂剂引入到沟道停止区而不使用由光刻限定的注入掩膜图案。
16.根据权利要求13所述的方法，还包含
在形成本体区域之前形成第一外延层；以及
在形成本体区域之后在第一外延层上形成第二外延层。
17.根据权利要求16所述的方法，其中
形成沟道停止区包括在形成第二外延层之前通过离子注入将掺杂剂引入到第一外延层中。
18.根据权利要求13所述的方法，其中
形成沟道停止区包括通过原位掺杂将掺杂剂引入到第一和第二外延层至少之一。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8994078B2 (en) * 2012-06-29 2015-03-31 Infineon Technologies Austria Ag Semiconductor device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5652150A (en) * 1995-06-07 1997-07-29 Texas Instruments Incorporated Hybrid CCD imaging
DE10145765A1 (de) * 2001-09-17 2003-04-10 Siced Elect Dev Gmbh & Co Kg Halbleiteraufbau mit hoch dotiertem Kanalleitungsgebiet und Verfahren zur Herstellung eines Halbleiteraufbaus
US6756653B2 (en) * 2000-02-14 2004-06-29 Micron Technology, Inc. Low dielectric constant shallow trench isolation
DE10350160A1 (de) * 2003-10-28 2005-06-09 Infineon Technologies Ag Sperrschicht-Feldeffekttransistor mit hoher Druckbruchspannung und Verfahren zur Herstellung eines Sperrschicht-Feldeffektransistors
US7615802B2 (en) * 2003-03-19 2009-11-10 Siced Electronics Development Gmbh & Co. Kg Semiconductor structure comprising a highly doped conductive channel region and method for producing a semiconductor structure

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7741661B2 (en) * 2002-08-14 2010-06-22 Advanced Analogic Technologies, Inc. Isolation and termination structures for semiconductor die

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5652150A (en) * 1995-06-07 1997-07-29 Texas Instruments Incorporated Hybrid CCD imaging
US6756653B2 (en) * 2000-02-14 2004-06-29 Micron Technology, Inc. Low dielectric constant shallow trench isolation
DE10145765A1 (de) * 2001-09-17 2003-04-10 Siced Elect Dev Gmbh & Co Kg Halbleiteraufbau mit hoch dotiertem Kanalleitungsgebiet und Verfahren zur Herstellung eines Halbleiteraufbaus
US7615802B2 (en) * 2003-03-19 2009-11-10 Siced Electronics Development Gmbh & Co. Kg Semiconductor structure comprising a highly doped conductive channel region and method for producing a semiconductor structure
DE10350160A1 (de) * 2003-10-28 2005-06-09 Infineon Technologies Ag Sperrschicht-Feldeffekttransistor mit hoher Druckbruchspannung und Verfahren zur Herstellung eines Sperrschicht-Feldeffektransistors

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