CN103178040A - 半导体结构及其制造方法 - Google Patents
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Abstract
本发明公开一种半导体结构及其制造方法。半导体结构包括基材、III-V族晶体管、第一元件、第二元件、第一焊接线、第二焊接线与第三焊接线。III-V族晶体管位于基材上，并具有源极、漏极与栅极。第一元件位于基材上。第一元件为转接板。第二元件位于基材上。第二元件为二极管，并具有阳极与阴极。阳极电连接于基材。第一焊接线电连接于III-V族晶体管的源极与基材之间。第二焊接线电连接于III-V族晶体管的栅极与第一元件之间。第三焊接线电连接于III-V族晶体管的漏极与第二元件的阴极之间。
Description
技术领域
本发明涉及半导体结构及其制造方法，特别是涉及具有III-V族晶体管的半导体结构及其制造方法。
背景技术
在半导体结构的技术中，III-V族晶体管例如氮化镓高电子迁移率晶体管(GaN HEMT)结合高传导电子密度、高电子迁移率和较宽的能隙，使其可在指定的反向耐压下，显著降低元件的导通电阻RDS(on)。适合于制作高频率、大功率和高效率的电子器件。因此III-V族晶体管特别是GaN HEMT逐渐成为技术研究发展的重点。然而，目前的封装方式容易有合格率低的问题。
发明内容
本发明的目的在于提供一种半导体结构及其制造方法，半导体结构具有高的操作效能。
为达上述目的，根据本发明的一方面，提供一种半导体结构。半导体结构包括基材、III-V族晶体管、第一元件、第二元件、第一焊接线、第二焊接线与第三焊接线。III-V族晶体管位于基材上。III-V族晶体管具有源极、漏极与栅极。第一元件位于基材上。第一元件为转接板。第二元件位于基材上。第二元件为二极管，并具有阳极与阴极。阳极电连接于基材。第一焊接线电连接于III-V族晶体管的源极与基材之间。第二焊接线电连接于III-V族晶体管的栅极与第一元件之间。第三焊接线电连接于III-V族晶体管的漏极与第二元件的阴极之间。
根据本发明的另一方面，提供一种半导体结构的制造方法。方法包括以下步骤。在基材上配置III-V族晶体管。III-V族晶体管具有源极、漏极与栅极。配置第一焊接线电连接于III-V族晶体管的源极与基材之间。在基材上配置第一元件。第一元件为转接板。在基材上配置第二元件。第二元件为二极管，并具有阳极与阴极。阳极电连接于基材。配置第二焊接线电连接于III-V族晶体管的栅极与第一元件之间。配置第三焊接线电连接于III-V族晶体管的漏极与第二元件的阴极之间。
为让本发明的上述目的、特征、和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下：
附图说明
图1至图4为一实施例中半导体结构的制造方法；
图5为一实施例中半导体结构的上视图。
主要元件符号说明
102：基材
104：III-V族晶体管
106：第一焊接线
108：第一元件
110：第二元件
112：第二焊接线
114：第三焊接线
116：源极
118：漏极
120：栅极
122：第一电极
124：第二电极
126：基板部分
128：电路层部分
130：基板
132：导电层
136：第四焊接线
138：输入接脚
140：第五焊接线
142：输出接脚
144：接地接脚
D1、D2、D3：水平距离
R1、R2：曲率半径
具体实施方式
图1至图4绘示一实施例中半导体结构的制造方法。图5绘示一实施例中半导体结构的上视图。
请参照图1，在基材102上配置III-V族晶体管104。在实施例中，III-V族晶体管104为氮化镓晶体管，例如外延型式的氮化镓高电子迁移率晶体管(GaN HEMT)。III-V族晶体管104具有基板部分126与位在基板部分126上的电路层部分128。在实施例中，基板部分126是非导体材质，可包括硅(Si)或蓝宝石(Sapphire)。
在实施例中，是利用环氧树酯粘结法(epoxy)或焊接粘结法(Solder paste)将III-V族晶体管104黏合至基材102上。
环氧树酯粘结法是利用点胶等方法将环氧树酯(epoxy)涂布于基材102的管芯承载座上，置妥III-V族晶体管104后再加热使其完成粘接。胶中填入银等金属以提高其热传导性。而III-V族晶体管104与基材102粘接机制为机械力与静电力。机械力是通过物体表面凹凸粗糙性来压入或填入粘结剂来达到粘结效果。而静电力为两物体间因带有电荷而互相排斥或吸引的作用力。
焊接粘结法为利用合金反应进行III-V族晶体管104粘结的方法，可以形成热传导性优良的粘结。在实施例中，焊接粘结法是在氮气遮护的环境中进行以防止焊锡氧化及孔洞。焊料包括有金-硅、金-锡、金-锗等硬质合金，或铅-锡、铅-银-铟等软质合金。
在实施例中，III-V族晶体管104在置放于基材102上之后进行烘烤步骤，以使III-V族晶体管104能牢固地粘着在基材102。
在一些实施例中，III-V族晶体管104利用共晶结构(Eutectic)连接至基材102。共晶结构可为例如金硅共晶(Au-Si)、金锡共晶(Au-Sn)等等。举例来说，III-V族晶体管104可先于基板126的表面形成金锡共晶(Au-Sn)结构，再依序与锡膏及基材102连结，以提高III-V族晶体管104与基材102之间的粘着性。
在一实施例中，III-V族晶体管104利用高导热银胶，例如市售的田中贵金属工业股份有限公司(TANAKA KIKINZOKU GROUP)生产的TS-3332LD或TS-3601LD-35连接至基材102。举例来说，在III-V族晶体管104的背面镀上薄层金属钛及金，加热至共晶温度之上后，使III-V族晶体管104背面的金属与基材102的金属互相扩散产生共晶的液相，并在冷却后达到固定的功效。
请参照图2，配置第一焊接线106电连接于III-V族晶体管104与基材102之间。第一焊接线106焊接的方式包括热压法、超音波法或上述的组合等等。
请参照图3，在基材102上配置第一元件108。在基材102上配置第二元件110。在第一元件108为转接板的例子中，第一元件108可利用共晶结构连接至基材102。在第二元件110为转接板的例子中，第二元件110可利用共晶结构连接至基材102。共晶结构可为金硅共晶(Au-Si)、金锡共晶(Au-Sn)等等。在第二元件110为二极管的例子中，第二元件110可直接焊接至基材102。
在实施例中，第一焊接线106在第一元件108与第二元件110之后配置，因此第一焊接线106的配置并不会受到第一元件108与第二元件110的影响，如此能帮助控制或缩减第一焊接线106的两末端之间的水平距离D1。
请参照图4，配置第二焊接线112电连接于III-V族晶体管104与第一元件108之间。配置第三焊接线114电连接于III-V族晶体管104与第二元件110之间。第二焊接线112与第三焊接线114焊接的方式可分别包括热压法、超音波法或上述的组合等等。
请参照图4，第一焊接线106的相对两末端之间的水平距离表示为D1。III-V族晶体管104与第一元件108之间的水平距离表示为D2。III-V族晶体管104与第二元件110之间的水平距离表示为D3。第一焊接线106的顶点朝基材102的方向的曲率半径表示为R1。第三焊接线114的顶点朝基材102的方向的曲率半径表示为R2。在实施例中，D1小于D2的三分之一。或者，D1大于2*R1(两倍的R1)。或者，R2大于D3的五倍。由于前述的布置，通过各个焊接线与线之间其空间上的分隔及线长的缩短，以减少焊接线本身的磁场链结以及和其它焊接线间的磁场链结，进而减少各导电元件之间产生的电感(含自感与互感)，以降低III-V族晶体管104于高速开关时所引发的震荡峰值电压，如此可提高装置的操作效能。
请参照图4，在实施例中，基材102为导线架，包括例如TO-220、TO-3P、TO-263、TO-247或TO-247AA等等。
请参照图4，在实施例中，第一元件108为转接板，例如输入端转接板。转接板的基板130可为三氧化二铝(Al2O3)等等。可在基板130上形成导电层132。
请参照图4，第二元件110为转接板或二极管。转接板可例如为输出转接板。二极管可例如为整流二极管芯片。在第二元件110为二极管的例子中，第二元件110具有第一电极122与相反于第一电极122的第二电极124。第一电极122电连接于基材102，第二电极124电连接于第三焊接线114。举例来说，第一电极122为阳极，第二电极124为阴极。然本揭露并不限于此，在其他实施例中，第一电极122为阴极，第二电极124为阳极。
请参照图4，III-V族晶体管104具有源极116、漏极118与栅极120(图4中以III-V族晶体管104表面的焊球表示源极116、漏极118与栅极120的位置)。第一焊接线106电连接于源极116与基材102之间。第二焊接线112电连接于栅极120与第一元件108之间。第三焊接线114电连接于漏极118与第二元件110之间。
请参照图4，第一焊接线106、第二焊接线112与第三焊接线114的材质可为金、银、铜、铝等等导电性佳的金属。第一焊接线106、第二焊接线112与第三焊接线114的剖面可为圆弧形。在其他实施例中，第一焊接线106、第二焊接线112与第三焊接线114可具有带形，换句话说，其剖面为长方形。
请参照图5，第一元件108利用第四焊接线136电连接于输入接脚138。第二元件110利用第五焊接线140电连接于输出接脚142。基材102电连接至接地接脚144。在图5中，以III-V族晶体管104表面的接触垫表示源极116、漏极118与栅极120的位置。在实施例中，图5所示的半导体结构也可利用封胶例如环氧树脂封装。
实施例
利用一般针筒抽取银胶(致嘉生产的TDS DL-6900M)，然后挤压针筒将银胶点至导线架(TO-220)上管芯座预定的位置，接着使用塑胶夹将具有III-V族晶体管的管芯夹取至已点上银胶的管芯座置放，再将完成接合的管芯放置于烤箱中，并以升温速率3～5°C/min将温度增加至150°C，再以150℃进行1小时的烘烤。烘烤后降温速率为3-5°C/min。降温后银胶是固化。
焊线作业流程是先将金线的一末端烧结成球，而后将球利用超音波及热与压力焊在管芯上。接着依设计好的路径拉金线，最后将金线的另一末端依照类似的方式焊在导线架上，同时并切断与钢嘴间的金线，如此完成金线的焊线动作。焊线作业是采用新美化(SPB-TS668D)手动焊接线机进行作业。选择的线材为1.0mil金线。
封胶采用手动滴胶的方式，使用的胶材为液态封装用环氧树脂。首先利用一般针筒抽取封胶，然后挤压针筒将胶点至完成导线焊接后的管芯的位置，待胶流入金线与管芯间的空隙后再重新点胶至管芯，直到将管芯、金线与连接金线部分的导线架包裹后，再将完成模块的导线架放置于烤箱中烘烤固化。
虽然结合以上较佳实施例揭露了本发明，然而其并非用以限定本发明，任何熟悉此技术者，在不脱离本发明的精神和范围内，可做些许更动与润饰，因此本发明的保护范围应以附上的权利要求所界定的为准。
Claims (13)
1.一种半导体结构，包括：
基材；
III-V族晶体管，位于该基材上，其中该III-V族晶体管具有源极、漏极与栅极；
第一元件，位于该基材上，其中该第一元件为转接板；
第二元件，位于该基材上，其中该第二元件为二极管，并具有阳极与阴极，该阳极电连接于该基材；
第一焊接线，电连接于该III-V族晶体管的该源极与该基材之间；
第二焊接线，电连接于该III-V族晶体管的该栅极与该第一元件之间；以及
第三焊接线，电连接于该III-V族晶体管的该漏极与该第二元件的该阴极之间。
2.如权利要求1所述的半导体结构，其中该第二元件为转接板或二极管。
3.如权利要求1所述的半导体结构，其中该第一焊接线的相对两末端之间的水平距离表示为D1，该III-V族晶体管与该第一元件之间的水平距离表示为D2，D1小于D2的三分之一。
4.如权利要求1所述的半导体结构，其中该第一焊接线的相对两末端之间的水平距离表示为D1，该第一焊接线的顶点朝该基材的方向的曲率半径表示为R1，D1大于2*R1。
5.如权利要求1所述的半导体结构，其中该III-V族晶体管与该第二元件之间的水平距离表示为D3，该第三焊接线的顶点朝该基材的方向的曲率半径表示为R2，R2大于D3的五倍。
6.如权利要求1所述的半导体结构，其中该基材为导线架，包括TO-220、TO-3P、TO-263、TO-247或TO-247AA，该III-V族晶体管为氮化镓高电子迁移率晶体管(GaN HEMT)。
7.如权利要求1所述的半导体结构，其中该III-V族晶体管具有一基板部分与一电路层部分，该电路层部分位在该基板部分上，该基板部分是非导体材质，该III-V族晶体管通过该基板部分接合至该基材。
8.一种半导体结构的制造方法，包括：
在一基材上配置一III-V族晶体管，其中该III-V族晶体管具有一源极、一漏极与一栅极；
配置一第一焊接线电连接于该III-V族晶体管的该源极与该基材之间；
在该基材上配置一第一元件，其中该第一元件为转接板；
在该基材上配置一第二元件，其中该第二元件为二极管，并具有一阳极与一阴极，该阳极电连接于该基材；
配置一第二焊接线电连接于该III-V族晶体管的该栅极与该第一元件之间；以及
配置一第三焊接线电连接于该III-V族晶体管的该漏极与该第二元件的该阴极之间。
9.如权利要求8所述的半导体结构的制造方法，其中该第一焊接线的相对两末端之间的水平距离表示为D1，该III-V族晶体管与该第一元件之间的水平距离表示为D2，D1小于D2的三分之一。
10.如权利要求8所述的半导体结构的制造方法，其中该第一焊接线的相对两末端之间的水平距离表示为D1，该第一焊接线的顶点朝该基材的方向的曲率半径表示为R1，D1大于2×R1。
11.如权利要求8所述的半导体结构的制造方法，其中该III-V族晶体管与该第二元件之间的水平距离表示为D3，该第三焊接线的顶点朝该基材的方向的曲率半径表示为R2，R2大于D3的五倍。
12.如权利要求8所述的半导体结构的制造方法，其中该基材为导线架，包括TO-220、TO-3P、TO-263、TO-247或TO-247AA，该III-V族晶体管为氮化镓高电子迁移率晶体管(GaN HEMT)。
13.如权利要求8所述的半导体结构的制造方法，其中该III-V族晶体管具有一基板部分与一电路层部分，该电路层部分位在该基板部分上，该基板部分是非导体材质，该III-V族晶体管通过该基板部分接合至该基材。
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| US4168507A (en) * | 1977-11-21 | 1979-09-18 | Motorola, Inc. | Structure and technique for achieving reduced inductive effect of undesired components of common lead inductance in a semiconductive RF power package |
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