CN103178038B - 晶片封装体及其制作方法 - Google Patents

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Abstract

一种晶片封装体及其制作方法，该晶片封装体包含：一半导体晶片，具有一基底；一支撑块，与该基底间隔一既定距离；一接合垫，具有一表面，该表面横跨于该基底与该支撑块上；以及一焊线，电性连接该接合垫。本发明所述晶片封装体及其制作方法可增加封装体的结构强度。

Description

晶片封装体及其制作方法
技术领域
本发明有关于一种电子元件封装体(electronicspackage)，特别是有关于一种利用晶圆级封装(waferscalepackage；WSP)制程制作的电子元件封装体及其制作方法。
背景技术
光感测集成电路在撷取影像的光感测元件中扮演着重要的角色，这些集成电路元件均已广泛地应用于例如是数字相机(digitalcamera；DC)、数字摄录象机(digitalrecorder)和手机(cellphone)等的消费电子元件和携带型电子元件中。
图1显示一种现有的影像感测元件(imagesensor)封装体1的剖面图。在图1中，一基底2，其上方形成有感光元件4及接合垫6，以及一盖板8设置于上述基底2的上方。又如图1所示，一承载板9贴合至基底2，以及一焊球12设置于此承载板9的背面上，且通过一导电层10电性连接接合垫6。上述感光元件4可通过其正面感应穿过盖板8的光，以产生一信号，且通过导电层10将此信号传递至焊球12及一外部电路。
然而，现有的影像感测元件封装体存在结构强度不高的问题，特别是在进行刻痕步骤时，容易引起元件的损伤。
发明内容
本发明一实施例提供一种晶片封装体，包含：一半导体晶片，具有一基底；一支撑块，与该基底间隔一既定距离；一接合垫，具有一表面，其横跨于该基底与该支撑块上；以及一焊线，电性连接该接合垫。
本发明一实施例提供一种晶片封装体的制作方法，包括：提供一晶圆，具有包含多个晶粒区的一基底，以承载或形成多颗半导体晶片，且多个接合垫形成于该基底上；对该基底实施一晶圆级封装制程，其包含：图案化该基底以于每个晶粒区隔离出一支撑块，以使该支撑块与该基底间隔一既定距离，且暴露该接合垫；以及形成多个焊线以分别电性连接至所述接合垫。
本发明所述晶片封装体及其制作方法可增加封装体的结构强度。
附图说明
图1显示一种现有的影像感测元件封装体的剖面图。
图2-图11显示根据本发明实施例的制作影像感测元件封装体的示意图。
图12显示根据本发明实施例的制作影像感测元件封装体的流程图。
图13-图14显示根据本发明一实施例的晶片封装体的制程剖面图。
图15-图16显示根据本发明一实施例的晶片封装体的制程剖面图。
附图中符号的简单说明如下：
1：影像感测元件封装体；2：基底；4：感光元件；6：接合垫；8：盖板；9：承载板；10：导电层；12：焊球；100：第一基底；101：隔离的第一基底；101a：支撑块；102：感光元件；104：接合垫；106：感光元件区；108：非感光元件区；110：保护层；112：第二基底；114：图案开口；114a：第一开口；114b：第二开口；114c：沟槽；116：彩色滤光片；118：微透镜；120：上封装层；122：间隔层；124：接合层；126：凹口；128：绝缘层；130：下封装层；132：绝缘层；134：通道凹口；136：导线层；138：保护层；140：导电凸块；150：影像感测元件封装体；202：绝缘层；204：线路重布层；206：焊线。
具体实施方式
以下将详细说明本发明实施例的制作与使用方式。然应注意的是，本发明提供许多可供应用的发明概念，其可以多种特定形式实施。文中所举例讨论的特定实施例仅为制造与使用本发明的特定方式，非用以限制本发明的范围。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间必然具有任何关连性。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触或间隔有一或更多其他材料层的情形。
本发明是以一制作影像感测元件封装体(imagesensorpackage)，例如是背后感光式(backsideillumination；BSI)的感测元件的实施例作为说明。然而，可以了解的是，在本发明的封装体实施例中，其可应用于各种包含有源元件或无源元件(activeorpassiveelements)、数字电路或模拟电路(digitaloranalogcircuits)等集成电路的电子元件(electroniccomponents)，例如是有关于光电元件(optoelectronicdevices)、微机电系统(MicroElectroMechanicalSystem；MEMS)、微流体系统(microfluidicsystems)、或利用热、光线及压力等物理量变化来测量的物理感测器(PhysicalSensor)。特别是可选择使用晶圆级封装(waferscalepackage；WSP)制程对影像感测元件、发光二极管(light-emittingdiodes；LEDs)、太阳能电池(solarcells)、射频元件(RFcircuits)、加速计(accelerators)、陀螺仪(gyroscopes)、微制动器(microactuators)、表面声波元件(surfaceacousticwavedevices)、压力感测器(processsensors)或喷墨头(inkprinterheads)等半导体晶片进行封装。
其中上述晶圆级封装制程主要指在晶圆阶段完成封装步骤后，再予以切割成独立的封装体，然而，在一特定实施例中，例如将已分离的半导体晶片重新分布在一承载晶圆上，再进行封装制程，亦可称之为晶圆级封装制程。另外，上述晶圆级封装制程亦适用于通过堆叠(stack)方式安排具有集成电路的多片晶圆，以形成多层集成电路(multi-layerintegratedcircuitdevices)的电子元件封装体。
图2-图11显示根据本发明一实施例的制作影像感测元件封装体的示意图。图12显示根据本发明实施例制作影像感测元件封装体的流程图。
如图2所示，提供一晶圆(wafer)或称晶圆基板(wafersubstrate)，其包含一上方形成有感光元件(photosensitivedevices)102的第一基底100，且在此第一基底100上方形成有多个接合垫(bondingpads)104。其中上述感光元件102电性连接上述接合垫104，借此传递信号至一终端接触垫(terminalcontacts)(未显示)。接着，形成一保护层(passivationlayer)110于上述第一基底100上，且覆盖接合垫104及感光元件102。
在图2中，上述第一基底100可划分为多个感光元件区(photosensitiveregions)106及非感光元件区(non-photo-sensitiveregions)108。上述感光元件区106指形成有上述感光元件102的区域，而非感光元件区108指未形成感光元件102的区域(或两感光元件区间的位置)，且此非感光元件区108也可称为预定切割道(predeterminedscribeline)，用以定义后续欲切割出个别独立的晶粒的位置。此外，上述非感光元件区108围绕感光元件区106。另外，上述感光元件区106也可称作晶粒区。
在一实施例中，上述第一基底100可以是硅或其它适合的半导体基材。上述感光元件102可以是互补式金属氧化物半导体元件(CMOS)或电荷耦合元件(charge-coupledevice；CCD)，用以感测或撷取影像或图像。此外，上述接合垫104也可以称为延伸接合垫(extensionpad)或导电垫(conductivepad)，且较佳可以铜(copper；Cu)、铝(aluminum；Al)或其它合适的金属材料。
如图3所示，提供一例如是硅或其它适合的半导体基材的第二基底112，接着，将上述第一基底100翻转，且接合至第二基底112的表面上，使得感光元件102可介于第一基底100及第二基底112之间。之后，通过例如是蚀刻(etching)、铣削(milling)、磨削(grinding)或研磨(polishing)的方式，从第一基底100的背面，薄化第一基底100至一适当的厚度，使得上述感光元件102可感应经由第一基底100背面入射的光。也就是说，上述第一基底100被薄化至一可允许足够的光通过的厚度，使得发光元件102可感应此入射的光，进而产生信号。据此，上述研磨后的第一基底100的厚度只要能允许足够的光通过，且使得感光元件102产生信号即可，在此并不加以限定。
上述第一基底100的正面，指形成接合垫104或感光元件102的表面，可称为一背光面(lightbacksurface)，而其相对的表面(第一基底100的背面)，亦可称为一受光面(lightincidentsurface)。值得一提的是，在另一例如是发光二极管的光电元件的实施例中，上述第一基底100的背面也可称作出光面(light-emittingsurface)。
图4显示在进行一图案化步骤后，第一基底100的局部俯视图。如图4所示，在完成薄化步骤后，通过微影/蚀刻(photolithography/etching)制程，图案化第一基底100，以形成一图案开口(patternedopening)114于第一基底100之中，以暴露部分上述接合垫104。且，同时通过此图案开口114可隔离在上述感光元件区106内的第一基底100及在非感光元件区108内的第一基底100，后续称为隔离的第一基底101。此外，在此图案化步骤后，第一基底100或晶圆会被隔离出多颗半导体晶片(chip)。
在图4中，上述图案开口114可以包含一第一开口114a、一第二开口114b及一连通第一开口114a及第二开口114b的沟槽114c。上述第一开口114a大体上暴露部分的接合垫104，以提供检测感光元件区106内的感光元件102的开口。上述第二开口114b大体上对应于上述第一开口114a设置，且第二开口114b具有一长度，其大体上与第一开口114a的长度相同。而，上述沟槽114c位于感光元件区106及非感光元件区108或称预定切割道之间，用以隔离感光元件区106内的第一基底100及非感光元件区108内的第一基底101。可以了解的是，上述图案开口114可以是任何形状的设计，只要能够同时暴露接合垫，及隔离形成元件区即可，因此，上述图案开口的设计及图4所示并不用来限制本发明。
图5显示如图4所示的影像感测元件封装体沿着A-A’切线的剖面图。如图5所示，形成图案开口114于第一基底100之中，以暴露部分接合垫104。此外，通过上述图案开口114可将第一基底100与第一基底101彼此隔离。由于，图案开口114可同时暴露接合垫104及隔离感光元件区106，因此，可不需进行额外的隔离或形成供检测开口的步骤。
如图6所示，形成一彩色滤光片116于第一基底100的背面上，且对应上述感光元件102。接着，设置一微透镜(micro-lens)118于上述彩色滤光片116上。在一实施例中，上述微透镜118较佳可以是酚醛树脂(phenolicresin)、三聚氰胺(melamineresin)、环氧树脂(epoxy)或其它合适的材质。
如图7所示，设置一上封装层(upperpackaginglayer)120或称为盖板(coveringplate)于第一基底100的背面上。在一实施例中，首先，提供上述上封装层120，接着，在此上封装层120上形成一间隔层(spacer)122。之后，形成一接合层(bondinglayer)124于间隔层122上，且将上封装层120接合至第一基底100，以覆盖此第一基底100的背面。上述上封装层120可以是例如玻璃、石英(quartz)、蛋白石(opal)、塑胶或其它任何可供光线进出的透明基板。值得一提的是，也可以选择性地形成滤光片(filter)及/或抗反射层(anti-reflectivelayer)于上封装层上。
上述间隔层122可以是环氧树脂(epoxy)、防焊层(soldermask)或其它适合的绝缘物质，例如无机材料的氧化硅层、氮化硅层、氮氧化硅层、金属氧化物或其组合，或者是有机高分材料的聚酰亚胺树脂(polyimide；PI)、苯环丁烯(butylcyclobutene；BCB)、聚对二甲苯(parylene)、萘聚合物(polynaphthalenes)、氟碳化物(fluorocarbons)、丙烯酸酯(accrylates)等，且此间隔层122可以是利用涂布方式，例如旋转涂布(spincoating)、喷涂(spraycoating)或淋幕涂布(curtaincoating)，或者是其它适合的沉积方式，例如液相沉积(liquidphasedeposition)、物理气相沉积(physicalvapordeposition；PVD)、化学气相沉积(chemicalvapordeposition；CVD)、低压化学气相沉积(lowpressurechemicalvapordeposition；LPCVD)、等离子体增强化学气相沉积(plasmaenhancedchemicalvapordeposition；PECVD)、快速热化学气相沉积(rapidthermal-CVD；RTCVD)或常压化学气相沉积(atmosphericpressurechemicalvapordeposition；APCVD)的方式形成，以隔绝环境污染或避免水气侵入。
而，上述接合层124可以是包含高分子膜或者是一或多种粘着剂，例如环氧化树脂或聚氨基甲酸酯(polyurenthane)，且用以将上封装层120及间隔层122接合至第一基底100。另外，值得注意的是，虽然在图式中并未绘示，上述彩色滤光片116、接合层124或间隔层122可填入上述图案开口114中，以作为隔离第一基底100与第一基底101的绝缘层(insulator)。
如图8所示，在完成上述步骤后，通过一微影/蚀刻制程，在在沿着各别感光元件区(或称晶粒区)间的预定切割道的位置，形成一凹口(notch)126于第二基底112之中，以分离此第二基底112，且形成多个对应感光元件区的承载板。接着，形成一绝缘层(insulatinglayer)128，以包覆第二基底112的侧面及其背面，且设置一下封装层(lowerpackaginglayer)130于第二基底112的背面上，以覆盖第二基底112及绝缘层128。
在一实施例中，上述绝缘层128可以是环氧树脂、防焊层或其它适合的绝缘物质，例如无机材料的氧化硅层、氮化硅层、氮氧化硅层、金属氧化物或其组合，或者是有机高分材料的聚酰亚胺树脂、苯环丁烯、聚对二甲苯、萘聚合物、氟碳化物、丙烯酸酯等，且此间隔层122可以是利用涂布方式，例如旋转涂布、喷涂或淋幕涂布，或者是其它适合的沉积方式，例如液相沉积、物理气相沉积、化学气相沉积、低压化学气相沉积、等离子体增强化学气相沉积、快速热化学气相沉积或常压化学气相沉积的方式形成，以隔离第二基底112与后续形成的导线层。
上述下封装层130可用来承载第一基底100及第二基底112，且此下封装层130可以是具有高导热能力的基板，例如硅基板或金属基板，但并不以此为限。
如图9所示，在设置上述下封装层130后，选择性地形成一绝缘层132于此下封装层130上。之后，进行一刻痕步骤，以形成一通道凹口(channelnotch)134及一支撑块(supportingbrick)101a。在一实施例中，通过例如是刻痕装置(notchingequipment)，沿着预定切割道的位置，进行刻痕步骤，以形成通道凹口134，并暴露出上封装层120的表面。由于，在切割道的位置会有隔离的第一基底101(如图8所示)，当进行刻痕步骤时，第一基底101会被切割，使得部分的第一基底101会被移除，且余留部分的第一基底101，即上述支撑块101a。
值得注意的是，由于在切割走道会有第一基底101，当进行刻痕步骤时，可增加封装体的结构强度，进而避免此刻痕步骤所引起的损伤，例如元件的龟裂等。此外，上述支撑块101a的材质并不以硅为限，其材质可以是与第一基底100的材质相似。
如图10所示，形成一导线层(conductivetracelayer)136于上述下封装层130的背面上，且沿着通道凹口134，延伸至接合垫104及支撑块101a的侧面，以电性连接接合垫104。在一实施例中，通过例如是电镀(electroplating)或溅镀(sputtering)的方式，顺应性地沉积例如是铜、铝、银(silver；Ag)、镍(nickel；Ni)或其合金的导电材料层于下封装层130上，且此导电材料层还延伸于下封装层130、绝缘层128、接合垫104及支撑块101a的侧面上，至通道凹口134的底部，以电性连接接合垫104。之后，通过例如是微影/蚀刻制程(photolithography/etching)，图案化上述导电材料层，以形成导线层136。
值得一提的是，通过上述图案化导电材料层的步骤，可重新分布后续形成的导电凸块的位置，例如可将导电凸块从下封装层的周边区域扩展到整个下封装层的背面，故此导线层136亦可称为重布线路层(redistributionlayer)。此外，在另一实施例中，上述导线层136可以是掺杂多晶硅(dopedpolysilicon)、单晶硅或导电玻璃层等材料，或者是钛、钼、铬或钛钨的退火金属材料的沉积层。
再者，上述支撑块101a通过填充有绝缘层的图案开口114以与第一基底100隔离，因此，形成于支撑块101a侧面上的导线层136并不会影响感光元件。
在图10中，接着，涂布一例如是防焊材料(soldermask)的保护层138于导线层136上，且形成一导电凸块(conductivebump)140于下封装层130上，且电性连接导线层136。在一实施例中，在形成上述保护层138后，图案化此保护层138，以形成一暴露部分导线层136的开口，接着，通过电镀或网版印刷(screenprinting)的方式，将一焊料(solder)填入于上述开口中，且进行一回焊(re-flow)制程，以形成例如是焊球(solderball)或焊垫(solderpaste)的导电凸块140。在完成上述步骤后，接着，利用一切割刀，沿预定切割道分离上封装层120，以切割出一影像感测元件封装体150，如图11所示。
图11显示根据本发明实施例的一影像感测元件封装体150的剖面图。在图11中，一半导体晶片，其具有一第一基底100、一与此第一基底100间隔一既定距离的支撑块101a以及一接合垫104，具有一表面，该表面横跨于第一基底100及支撑块101a上。又如图11所示，上述第一基底100具有一第一表面及一相对的第二表面，且一感光元件102制作于第一基底100的第一表面。一第二基底112接合至第一基底100的第一表面，以及一上封装层120及一下封装层130分别覆盖第一基底100的第二表面及第二基底112。请参阅图11所示，一导线层136形成于下封装层130的背面上，且延伸至上述接合垫104及支撑垫101a的侧面上，以电性连接接合垫104，以及一导电凸块140设置于下封装层130的背面上，并电性连接此导线层136。
在一实施例中，上述第一基底100的第二表面可作为一受光面，而形成有感光元件102的第一表面可作为背光面。外界的光可穿过受光面而至上述感光元件102，使得感光元件102可感应此穿过第一基底100的光，并产生一信号，接着，此信号可经由接合垫104及导线层136传递至导电凸块140。
值得注意的是，上述支撑块与第一基底呈一共平面，且一绝缘层形成于支撑块与第一基底之间，以隔离支撑块与第一基底，并且上述接合垫会横跨于此绝缘层上。因此，形成于支撑块侧面上的导线层并不会影响感光元件。此外，由于，支撑块设置于接合垫上(T接触的位置)，因此，可增加导线层与接合垫间的结构强度(或T接触的结构强度)，进而增强影像感测元件封装体的整体结构强度。
图12显示根据本发明一实施例的制作影像感测元件封装体的流程图。如图12所示，首先，提供一晶圆，其包含具有多个感光元件区的一第一基底，且多个接合垫形成于此第一基底上，如步骤S5。接着，将此第一基底接合至一第二基底，如步骤S10。之后，薄化上述第一基底，如步骤S15。待薄化后，形成一图案开口于上述第一基底之中，以从第一基底隔离出一支撑块，并暴露部分接合垫，如步骤S20。接着，依序形成彩色滤光片及微透镜于上述第一基底的背面上，如步骤S25。之后，设置一上封装层于第一基底的上方，且形成一凹口于第二基底之中，以分离第二基底，如步骤S30及S35。然后，设置一下封装层于上述第二基底的背面上，如步骤S40所示。
在完成上述步骤，进行一刻痕步骤，形成一通道凹口，以暴露上封装层的表面，如步骤S45。之后，形成一导线层于上述下封装层的背面上，且沿着上述通道凹口，延伸至上述支撑块与接合垫的侧面，并电性连接接合垫，如步骤S50。接着，设置一导电凸块于下封装层的背面上，且电性连接上述导线层，如步骤S55。然后，进行一切割步骤，如步骤S60，以完成影像感测元件封装体的制作。
由于，上述图案开口可同时达到暴露接合垫，用以提供检测感光元件，以及隔离形成感光元件区域的第一基底的目的，因此，可缩短及简化制作流程。
图13-图14显示根据本发明一实施例的晶片封装体的制程剖面图，其中相同或相似的标号用以标示相同或相似的元件。
如图13所示，提供类似于图5所示的结构。接着，可于第一基底100及隔离的第一基底101(亦可称为支撑块)之上形成绝缘层202。绝缘层202可包括环氧树脂、防焊材料、或其他适合的绝缘物质，例如无机材料的氧化硅层、氮化硅层、氮氧化硅层、金属氧化物、或前述的组合；或亦可为有机高分子材料的聚酰亚胺树脂(polyimide)、苯环丁烯(butylcyclobutene,BCB)、聚对二甲苯(parylene)、萘聚合物(polynaphthalenes)、氟碳化物(fluorocarbons)、丙烯酸酯(acrylates)等。绝缘层202的形成方式可包含涂布方式，例如旋转涂布(spincoating)、喷涂(spraycoating)、或淋幕涂布(curtaincoating)，或其他适合的沉积方式，例如，液相沉积、物理气相沉积、化学气相沉积、低压化学气相沉积、等离子体增强化学气相沉积、快速热化学气相沉积、或常压化学气相沉积等制程。在一实施例中，绝缘层202可填入图案开口114，并分别覆盖其下的接合垫104。接着，可将绝缘层202图案化以使接合垫104露出。
接着，可于绝缘层202及露出的接合垫104之上形成导电层。可接着将导电层图案化为线路重布层(redistributionlayer)204。接着，可选择性地于感光元件102之上形成彩色滤光片116及微透镜118。
接着，如图14所示，沿着预定切割道进行切割制程以形成彼此分离的多个晶片封装体。在一实施例中，可至少形成一焊线(bondingwire)206以电性连接接合垫104。例如，焊线206可形成于对应的线路重布层204之上以电性连接接合垫104。在一实施例中，焊线206直接接触线路重布层204。在其他实施例中，未形成线路重布层204，而焊线206可电性接触接合垫104。
图15-图16显示根据本发明一实施例的晶片封装体的制程剖面图，其中相同或相似的标号用以标示相同或相似的元件。
如图15所示，提供类似于图5所示的结构。主要区别在于隔离的第一基底101由多个彼此电性绝缘的半导体块体(亦称为支撑块)所构成。即，每一隔离的第一基底101电性连接至相应的其中一接合垫。在此情形下，可不于隔离的第一基底101上形成绝缘层。
接着，可于第一基底100、隔离的第一基底101及露出的接合垫104之上形成导电层。可接着将导电层图案化为线路重布层204。接着，可选择性地于感光元件102之上形成彩色滤光片116及微透镜118。
接着，如图16所示，沿着预定切割道进行切割制程以形成彼此分离的多个晶片封装体。在一实施例中，可至少形成一焊线206以电性连接接合垫104。例如，焊线206可形成于对应的线路重布层204之上以电性连接接合垫104。在一实施例中，焊线206直接接触线路重布层204。在其他实施例中，未形成线路重布层204，而焊线206可电性接触接合垫104。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。

Claims (14)

1.一种晶片封装体，其特征在于，包含：
一半导体晶片，具有一基底；
一支撑块，与该基底间隔一既定距离；
一接合垫，具有一表面，该表面横跨于该基底与该支撑块上；
一焊线，电性连接该接合垫；
一线路重布层，电性连接至该接合垫，且设置于该基底和该支撑块之上；以及
一绝缘层，设置于该线路重布层与该基底和该支撑块之间。
2.根据权利要求1所述的晶片封装体，其特征在于，该支撑块与该基底共平面。
3.根据权利要求1所述的晶片封装体，其特征在于，该支撑块与该基底由相同材料构成。
4.根据权利要求3所述的晶片封装体，其特征在于，该支撑块由硅材料构成。
5.根据权利要求1所述的晶片封装体，其特征在于，该线路重布层直接接触该接合垫。
6.根据权利要求1所述的晶片封装体，其特征在于，该焊线电性接触该线路重布层。
7.根据权利要求1所述的晶片封装体，其特征在于，该晶片封装体包括一背后感光式感测器。
8.一种晶片封装体的制作方法，其特征在于，包括：
提供一晶圆，具有包含多个晶粒区的一基底，以承载或形成多颗半导体晶片，且多个接合垫形成于该基底上；以及
对该基底实施一晶圆级封装制程，该晶圆级封装制程包括：
图案化该基底以于每个晶粒区隔离出一支撑块，以使该支撑块与该基底间隔一既定距离，且暴露该接合垫；
于该基底和该支撑块之上形成一绝缘层，并将该绝缘层图案化以露出该接合垫；
于该绝缘层及露出的该接合垫之上形成线路重布层，以使该线路重布层电性连接至该接合垫，且设置于该基底和该支撑块之上；以及
形成多个焊线以分别电性连接至所述接合垫。
9.根据权利要求8所述的晶片封装体的制作方法，其特征在于，该基底包含一第一表面及一相对的第二表面，所述接合垫形成于该基底的第一表面上，且该基底的该第二表面被图案化以隔离出该支撑块，并形成一图案化开口以暴露出该接合垫。
10.根据权利要求9所述的晶片封装体的制作方法，其特征在于，所述半导体晶片包含光电元件，该光电元件以该基底为第一基底，且以该第一表面为背光面，及该相对的第二表面为出光面或受光面，该晶圆级封装制程还包括：
设置一第一封装层，以覆盖该第一基底的出光面或受光面；
接合该第一基底的背面至一第二基底上；以及
沿着两晶粒区间的一预定切割道的位置，分离该第二基底，以形成多个对应晶粒区的承载板。
11.根据权利要求8所述的晶片封装体的制作方法，其特征在于，还包括沿着该基底的预定切割道进行一切割制程以形成分离的多个晶片封装体。
12.根据权利要求11所述的晶片封装体的制作方法，其特征在于，形成所述焊线的步骤于进行该切割制程之后进行。
13.根据权利要求8所述的晶片封装体的制作方法，其特征在于，在形成所述线路重布层之后，该制作方法还包括于所述晶粒区之上分别形成微透镜。
14.根据权利要求13所述的晶片封装体的制作方法，其特征在于，还包括于所述晶粒区与所述微透镜之间分别形成彩色滤光片。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI553841B (zh) * 2013-01-31 2016-10-11 原相科技股份有限公司 晶片封裝及其製造方法
TWI549202B (zh) * 2014-02-14 2016-09-11 精材科技股份有限公司 晶片封裝體及其製造方法
US9397138B2 (en) * 2014-03-25 2016-07-19 Xintec Inc. Manufacturing method of semiconductor structure
CN103904093B (zh) * 2014-04-01 2017-04-19 苏州晶方半导体科技股份有限公司 晶圆级封装结构以及封装方法
TWI546913B (zh) * 2014-04-02 2016-08-21 精材科技股份有限公司 晶片封裝體及其製造方法
TWI578411B (zh) * 2014-04-03 2017-04-11 精材科技股份有限公司 晶片封裝體的製造方法
US9620436B2 (en) * 2014-04-09 2017-04-11 Invensas Corporation Light emitting diode device with reconstituted LED components on substrate
CN104377217B (zh) * 2014-11-28 2017-11-03 格科微电子（上海）有限公司 图像传感器的封装件和图像传感器的封装方法
TWI600125B (zh) * 2015-05-01 2017-09-21 精材科技股份有限公司 晶片封裝體及其製造方法
TWI585870B (zh) 2015-05-20 2017-06-01 精材科技股份有限公司 晶片封裝體及其製造方法
KR102069657B1 (ko) * 2015-09-02 2020-01-28 차이나 와퍼 레벨 씨에스피 씨오., 엘티디. 패키지 구조 및 패키징 방법
TWI630712B (zh) * 2015-12-29 2018-07-21 精材科技股份有限公司 晶片封裝體及其製造方法
TWI637469B (zh) * 2017-06-12 2018-10-01 晶相光電股份有限公司 生物感測器封裝結構及其製造方法
US10276441B2 (en) 2017-06-30 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Protected chip-scale package (CSP) pad structure
KR102661853B1 (ko) 2018-12-14 2024-04-30 삼성전자주식회사 3차원 반도체 메모리 소자
DE112019007675T5 (de) * 2019-08-27 2022-06-15 Mitsubishi Electric Corporation Halbleitervorrichtung und Halbleiter-Chip

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6621169B2 (en) * 2000-09-04 2003-09-16 Fujitsu Limited Stacked semiconductor device and method of producing the same
CN101783319A (zh) * 2009-01-21 2010-07-21 台湾积体电路制造股份有限公司 用于背面照明图像传感器的背面封装件的双金属

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10356885B4 (de) * 2003-12-03 2005-11-03 Schott Ag Verfahren zum Gehäusen von Bauelementen und gehäustes Bauelement
KR100664790B1 (ko) * 2005-06-27 2007-01-04 동부일렉트로닉스 주식회사 이미지 센서의 제조 방법
CN101449377B (zh) * 2006-05-19 2011-04-20 住友电木株式会社 半导体器件
KR20080085380A (ko) * 2007-03-19 2008-09-24 삼성전자주식회사 재배선층을 구비하는 반도체 패키지 및 그의 제조방법
US8097929B2 (en) * 2008-05-23 2012-01-17 Chia-Sheng Lin Electronics device package and fabrication method thereof
US9437478B2 (en) * 2010-05-11 2016-09-06 Xintec Inc. Chip package and method for forming the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6621169B2 (en) * 2000-09-04 2003-09-16 Fujitsu Limited Stacked semiconductor device and method of producing the same
CN101783319A (zh) * 2009-01-21 2010-07-21 台湾积体电路制造股份有限公司 用于背面照明图像传感器的背面封装件的双金属

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