CN103107131B - 半导体器件、制造半导体器件的方法以及液晶显示器 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 437
- 238000000034 method Methods 0.000 title claims abstract description 89
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 45
- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 42
- 239000000758 substrate Substances 0.000 claims abstract description 103
- 230000003287 optical effect Effects 0.000 claims abstract description 86
- 238000000227 grinding Methods 0.000 claims description 30
- 238000005520 cutting process Methods 0.000 claims description 22
- 238000005530 etching Methods 0.000 claims description 21
- 238000005516 engineering process Methods 0.000 claims description 19
- 239000004020 conductor Substances 0.000 claims description 14
- 238000004544 sputter deposition Methods 0.000 claims description 13
- 238000001020 plasma etching Methods 0.000 claims description 9
- 238000000059 patterning Methods 0.000 claims description 5
- 238000001039 wet etching Methods 0.000 claims description 4
- 238000007789 sealing Methods 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 claims description 2
- 239000002184 metal Substances 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims 2
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- 239000011521 glass Substances 0.000 abstract description 71
- 230000015572 biosynthetic process Effects 0.000 abstract description 13
- 239000010408 film Substances 0.000 description 138
- 102100024506 Bone morphogenetic protein 2 Human genes 0.000 description 34
- 101000762366 Homo sapiens Bone morphogenetic protein 2 Proteins 0.000 description 34
- 238000010586 diagram Methods 0.000 description 34
- 102000004152 Bone morphogenetic protein 1 Human genes 0.000 description 33
- 108090000654 Bone morphogenetic protein 1 Proteins 0.000 description 33
- 230000008569 process Effects 0.000 description 31
- 239000000463 material Substances 0.000 description 29
- 230000004048 modification Effects 0.000 description 23
- 238000012986 modification Methods 0.000 description 23
- 230000006870 function Effects 0.000 description 20
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 15
- 238000003973 irrigation Methods 0.000 description 13
- 230000002262 irrigation Effects 0.000 description 13
- 239000010936 titanium Substances 0.000 description 13
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 12
- 239000010410 layer Substances 0.000 description 12
- 229910052719 titanium Inorganic materials 0.000 description 12
- 101150025279 DIT1 gene Proteins 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 239000007789 gas Substances 0.000 description 11
- 229910052710 silicon Inorganic materials 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- 230000008901 benefit Effects 0.000 description 10
- 230000007423 decrease Effects 0.000 description 10
- 238000001771 vacuum deposition Methods 0.000 description 8
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 7
- 229910052759 nickel Inorganic materials 0.000 description 7
- 239000013528 metallic particle Substances 0.000 description 6
- 230000001154 acute effect Effects 0.000 description 5
- 238000013467 fragmentation Methods 0.000 description 5
- 238000006062 fragmentation reaction Methods 0.000 description 5
- 239000007788 liquid Substances 0.000 description 5
- 239000004820 Pressure-sensitive adhesive Substances 0.000 description 4
- 229910052786 argon Inorganic materials 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 4
- 230000005611 electricity Effects 0.000 description 4
- 230000007246 mechanism Effects 0.000 description 4
- 230000001629 suppression Effects 0.000 description 4
- 239000011230 binding agent Substances 0.000 description 3
- 210000004027 cell Anatomy 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000009434 installation Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 239000002253 acid Substances 0.000 description 2
- 239000002390 adhesive tape Substances 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 239000006059 cover glass Substances 0.000 description 2
- 238000013500 data storage Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 239000004744 fabric Substances 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000000411 inducer Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000033001 locomotion Effects 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- NXHILIPIEUBEPD-UHFFFAOYSA-H tungsten hexafluoride Chemical compound F[W](F)(F)(F)(F)F NXHILIPIEUBEPD-UHFFFAOYSA-H 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910001111 Fine metal Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 239000013039 cover film Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 210000002858 crystal cell Anatomy 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 235000013399 edible fruits Nutrition 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000013536 elastomeric material Substances 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012634 fragment Substances 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000009545 invasion Effects 0.000 description 1
- 238000010849 ion bombardment Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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Abstract
本公开涉及半导体器件、制造半导体器件的方法以及液晶显示器。为了屏蔽从形成LCD驱动器的半导体芯片的芯片侧表面或芯片后表面入射的光,在所述半导体芯片自身的芯片侧表面和芯片后表面之上形成光屏蔽膜,而不使用作为与所述半导体芯片分开的部件的光屏蔽带。相应地,没有使用作为单独的部件的光屏蔽带,从而可以解决如下麻烦,即,光屏蔽带从玻璃衬底的表面突起,其中,该玻璃衬底被制造成具有小的厚度。由此,可以提升液晶显示器的薄化以及随后的其中安装有液晶显示器的移动电话的薄化。
Description
相关申请的交叉引用
通过引用将2011年11月11日提交的日本专利申请No.2011-247014公开的全部内容(包括说明书、附图以及摘要)并入本申请中。
背景技术
本发明涉及半导体器件、用于制造该半导体器件的技术以及液晶显示器。更具体地,涉及有效地适用于连同光源一起布置在壳体中的半导体器件的技术。
日本未审查专利申请No.平06(1994)-112371(专利文献1)中描述了一种用于通过形成光屏蔽压敏粘合带覆盖半导体芯片来使该半导体芯片避光的方法,其中该半导体芯片连同光源一起被布置在壳体中。
发明内容
近年来,以液晶显示器、等离子体显示器和有机电致发光(EL)显示器为代表的平板显示器迅速地流行起来。在这些平板显示器的每一个显示器中,连同显示器单元一起将其中形成了用于驱动该显示器单元的集成电路的半导体芯片(驱动器IC)布置在壳体中。由此,存在如下担忧,即,在这种平板显示器中,从光源发射的光可能会发射到半导体芯片上。
例如,在液晶显示器中,光源(背光灯)被布置在衬底(玻璃衬底)的背面(下侧)上,其中,用于驱动液晶材料(液晶组合物)的半导体芯片安装在该衬底之上,从光源发射的光朝向布置在光源的上侧的液晶材料发射。在这种情况下,存在如下担忧,即,光可能也会发射到半导体芯片上。在等离子体显示器或有机EL显示器中,显示器单元自身(光源)发射光,因此,从显示器单元泄漏的光可能会发射到被布置成与该显示器单元相邻的半导体芯片上。
如果光发射到半导体芯片上,如上所述,则来自半导体芯片的输出电压下降,因此,要施加到显示器单元的电压也下降。结果,例如,出现如下麻烦,即,显示的图像变得不清楚(对比度下降)。
因此,有效的是,通过利用光屏蔽压敏粘合带覆盖半导体芯片来使该芯片避光,如在上述专利文献1中所描述的那样。
但是,近年来,平板电脑的薄化得到了提升,由此,不仅半导体芯片的厚度,而且其上方布置有半导体芯片的衬底(盖玻璃、玻璃衬底、等等)的厚度均处于变小的趋势。因此,存在如下担忧,即,如果使用了上述光屏蔽压敏粘合带,取决于衬底或半导体芯片的厚度,该粘合带可能会从衬底(盖玻璃)的表面突起。如果光屏蔽压敏粘合带突起,那么来自外部的冲击(压力)可能会经由粘合带和壳体被传递至半导体芯片,由此可能会引起芯片破裂。
本发明的一个目的是提供一种技术,其中,平板显示器的薄化可以得到提升。
参照说明书以及附图的描述,本发明的上述及其它目的以及新颖特征可以变得更加清楚。
可以如下简要地概述本申请公开的发明中的典型发明。
根据典型实施例的制造半导体器件的方法包括:将半导体晶片划分成多个半导体芯片;在上述步骤之后,在每一个半导体芯片的芯片后表面和芯片侧表面的每一个上形成光屏蔽膜。
根据典型实施例的半导体器件包括安装在衬底上的半导体芯片,该衬底布置在具有光源的壳体中,其中,光屏蔽膜形成在半导体芯片的芯片后表面和芯片侧表面的每一个上。
根据典型实施例的液晶显示器包括安装在衬底上的半导体芯片,该衬底布置在具有光源的壳体中,其中,光屏蔽膜形成在半导体芯片的芯片后表面和芯片侧表面的每一个上。
以下是对在本申请中公开的具有代表性的方面的实施例取得的效果的简要描述。
平板显示器的薄化可以得到提升。
附图说明
图1是图示了移动电话的外部结构的视图;
图2是沿着图1中的A-A线截取的截面图;
图3是图示了LCD驱动器的功能的功能块视图;
图4是图示了形成LCD驱动器的半导体芯片的顶表面的平面图;
图5是沿着图4中的A-A线截取的截面图;
图6是沿着图4中的B-B线截取的截面图;
图7是图示了其中整个芯片侧表面倾斜的结构的截面图;
图8是图示了其中整个芯片侧表面倾斜的结构的截面图;
图9是图示了其中整个芯片侧表面倾斜的结构的变型的截面图;
图10是图示了其中整个芯片侧表面倾斜的结构的变型的截面图;
图11是图示了其中芯片侧表面没有倾斜的结构的截面图;
图12是图示了其中芯片侧表面没有倾斜的结构的截面图;
图13是阐述了根据本发明的第一实施例的用于制造半导体器件的方法的流程的流程图;
图14是所提供的半导体晶片的平面图;
图15是沿着图14的A-A线截取的截面图;
图16是图示了根据第一实施例的制造半导体器件的步骤的平面图;
图17是沿着图16的A-A线截取的截面图;
图18是图示了根据第一实施例的制造半导体器件的步骤的平面图;
图19是沿着图18的A-A线截取的截面图;
图20是图示了根据第一实施例的制造半导体器件的步骤的平面图;
图21是沿着图20的A-A线截取的截面图;
图22是图示了在图21的步骤之后的制造半导体器件的步骤的截面图;
图23是图示了在图22的步骤之后的制造半导体器件的步骤的截面图;
图24是图示了在图23的步骤之后的制造半导体器件的步骤的截面图;
图25是图示了在图24的步骤之后的制造半导体器件的步骤的截面图;
图26是图示了在图25的步骤之后的制造半导体器件的步骤的截面图;
图27是图示了在图26的步骤之后的制造半导体器件的步骤的截面图;
图28是图示了在图27的步骤之后的制造半导体器件的步骤的截面图;
图29是图示了根据第一实施例的安装半导体器件的步骤的截面图;
图30是图示了在图29的步骤之后的安装半导体器件的步骤的截面图;
图31是阐述了根据第二实施例的制造半导体器件的方法的流程的流程图;
图32是图示了根据第二实施例的制造半导体器件的步骤的截面图;
图33是图示了在图32的步骤之后的制造半导体器件的步骤的截面图;
图34是图示了在图33的步骤之后的制造半导体器件的步骤的截面图;
图35是根据变型2的制造半导体器件的步骤的截面图;
图36是图示了在图35的步骤之后的制造半导体器件的步骤的截面图;
图37是图示了在图36的步骤之后的制造半导体器件的步骤的截面图;
图38是根据变型3的制造半导体器件的步骤的截面图;
图39是图示了在图38的步骤之后的制造半导体器件的步骤的截面图;
具体实施例
如果需要的话,出于方便的目的,可以将以下实施例之一分割成多个部分或多个实施例来进行描述;然而,除非另外指出,否则它们之间的关系如下,即,它们中的一个实施例是其它实施例的全部或部分的变型、细节、或补充说明,这不同于其中它们之间彼此没有关系的情况。
此外,当在以下实施例中提及到要素的数等(包括片的数量、数值、量、范围等)时,该数并不局限于特定数,除非另外指出或者原则上将其明确地限定于特定数。
此外,毫无疑问,在以下实施例中,除非另外指出或者原则上认为是明显必须的,否则组成要素(包括要素步骤等)不是一定必须的。
类似地,当在以下实施例中提及到组成元件的形状或位置关系等时,包括与该形状基本接近或类似的形状,除非另外指出或者大体上以其它的方式考虑。这对于上述的数值和范围也是成立的。
此外,类似的部件原则上在用于阐述实施例的每一个视图中用类似的附图标记表示,并且省略重复的阐述。为了便于理解附图,有时甚至在平面图中绘出阴影线。
(第一实施例)
<本发明适用的对象>
由于本发明的一个目的是使平板显示器的厚度变小,因此本发明的技术理念可以应用于配备有液晶显示器、等离子体显示器、有机EL显示器等(这些均是平板显示器的示例)的电子装置。例如,平板显示器被广泛地用作个人计算机和文字处理器等的显示器设备,并且还用作电视机和移动电话的显示器设备。因此,在第一实施例中,具体地以配备有液晶显示器的移动电话作为示例来描述本发明的技术理念,其中液晶显示器是平板显示器的典型示例。也就是,在第一实施例中,以配备有液晶显示器的移动电话作为示例来描述本发明的技术理念;但是,本发明的技术理念并不局限于此,而是可以被广泛地应用于配备有平板显示器的电子装置。
<移动电话的结构>
图1是图示了移动电话MP的外部结构的视图。如图1所示,根据第一实施例的移动电话MP具有矩形形状,并且在其顶表面的中央区域布置了显示器单元DU。例如,该显示器单元是由液晶显示器形成的。随后,将描述如此形成的移动电话MP的内部结构。图2是沿着图1的A-A线截取的截面图。如图2所示,根据第一实施例的移动电话MP具有壳体CS,在该壳体CS的上表面上存在开口区域,在该壳体CS的底部布置了充当光源的背光灯BL。在该背光灯BL的上部布置了玻璃衬底(衬底)GS1,在该玻璃衬底GS1的上部布置了玻璃衬底GS2。此处,通过布置密封件SL在玻璃衬底GS1和玻璃衬底GS2之间确保了间隔,在该间隔中密封有液晶件LC。由此,形成了移动电话MP的显示器单元。玻璃衬底GS1的尺寸大于玻璃衬底GS2的尺寸,使得半导体芯片CHP安装在显示器单元近旁(在第一实施例中,在玻璃衬底GS1之上并且邻近显示器单元)。具体地,在半导体芯片CHP的主表面上形成多个凸点电极BMP,并且该半导体芯片CHP安装在玻璃衬底GS1上,使得半导体芯片CHP的其上形成有多个凸点电极BMP的主表面与玻璃衬底GS1的上表面相对。在这种情况下,凸点电极BMP与形成在玻璃衬底GS1上的布线经由各向异性导电膜ACF彼此之间电耦合。进一步地,在半导体芯片的侧表面和后表面的每一个上形成光屏蔽膜SDF,在壳体CS和其上形成有光屏蔽膜SDF的半导体芯片CHP的后表面之间提供缓冲材料CN,使得来自移动电话外部的冲击难以传递至半导体芯片CHP。另一方面,光屏蔽材料SDT附接至玻璃衬底GS1的下表面,该下表面与玻璃衬底GS1的安装了半导体芯片CHP的上表面相反,从而,当在平面上观看时,材料SDT与该半导体芯片CHP重叠。
由此形成的移动电话MP包括如上所述的液晶显示器。也就是,如图2所示,液晶显示器包括:具有彼此相反的上表面和下表面的玻璃衬底GS1;布置在玻璃衬底GS1的上表面上的液晶件LC;以及玻璃衬底GS2,该玻璃衬底GS2被布置成与玻璃衬底GS1结合以密封液晶件LC。液晶显示器进一步包括:布置在玻璃衬底GS1的下部的背光灯(光源)BL;以及半导体芯片CHP,该半导体芯片CHP具有芯片顶表面、形成在芯片顶表面的凸点电极、与芯片顶表面相反的芯片后表面、以及位于芯片顶表面和芯片后表面之间的芯片侧表面。此处,半导体芯片CHP布置在玻璃衬底GS1的上表面上,使得芯片顶表面(主表面,顶表面)与玻璃衬底GS1的上表面相对。充当密封件的各向异性导电膜形成在半导体芯片CHP的芯片顶表面和玻璃衬底GS1的上表面之间,光屏蔽膜SDF既形成在半导体芯片CHP的与芯片顶表面相反的芯片后表面上又形成在位于芯片顶表面和芯片后表面之间的芯片CHP的芯片侧表面(侧表面)上。因此,液晶显示器单元和半导体芯片CHP被安装在根据第一实施例的移动电话中。液晶显示器单元充当显示图像的显示器单元,并且由多个液晶显示器元件形成。形成半导体芯片CHP以驱动形成液晶显示器单元的液晶显示器元件。在半导体芯片CHP中形成了用于控制液晶显示器单元以显示图像的集成电路。半导体芯片CHP具有用于控制形成液晶显示器单元的液晶显示器元件的开/关的功能,并且被称为LCD驱动器。
在移动电话MP的组成元件中,关于液晶显示器的主要元件在图2中得到了阐述;但是,在移动电话MP中安装了许多其它电子部件,从而允许实现移动电话MP的通信功能和应用功能。具体地,尽管没有示出,但是在移动电话MP中安装了多个半导体芯片(半导体器件)以及多个无源元件,该多个半导体芯片不同于其中形成了CPU和存储器的LCD驱动器,并且该多个无源元件例如是电阻器、电容元件和电感器。按照如下方式形成移动电话MP:例如,由安装在移动电话MP中的电子电路来控制作为LCD驱动器的半导体芯片CHP;由半导体芯片CHP来进一步地控制液晶显示器单元的驱动;由此,在液晶显示器单元上显示图像。
<第一实施例中的特征的概述>
将参照图2对第一实施例中的特征进行概述。在图2中,第一实施例中的特征在于:光屏蔽膜SDF形成在半导体芯片CHP的芯片侧表面和芯片后表面的每一个上,其中该半导体芯片CHP形成LCD驱动器。由此,根据第一实施例,可以防止例如背光灯BL发射的光在壳体中被反射之后从芯片侧表面或芯片后表面发射至半导体芯片CHP。此外,可以通过附接至玻璃衬底GS1的下表面的光屏蔽材料SDT来防止来自半导体芯片CHP的主表面(芯片顶表面)侧的光发射至半导体芯片CHP.
此处,例如,可以考虑到,为了防止光发射至形成LCD驱动器的半导体芯片CHP,附接光屏蔽带以覆盖半导体芯片CHP的芯片侧表面和芯片后表面的每一个。但是,近年来,以移动电话MP为代表的电子装置的薄化得到了提升,并且随着这种薄化的发展,存在对使要安装在移动电话MP中的液晶显示器薄化的需求。由于这种需求,例如,不仅半导体芯片CHP的厚度,而且(在图2中示出的)玻璃衬底GS1和玻璃衬底GS2也处于薄化的趋势。因此,可以考虑到,取决于玻璃衬底GS1、玻璃衬底GS2、以及半导体芯片CHP中的每一个的厚度,覆盖半导体芯片CHP的光屏蔽带可能会从玻璃衬底GS2的表面的高度突起。此处,所使用的光屏蔽带从玻璃衬底GS2的表面的高度突起的一个原因在于:光屏蔽带既具有光屏蔽层又具有衬底层,并且对于减小光屏蔽带自身的厚度存在限制。另一个原因在于:光屏蔽带是与半导体芯片CHP分开的部件(件),因此需要粘合剂将该光屏蔽带附接至半导体芯片CHP。从而,由于粘合剂的厚度,半导体芯片CHP的安装高度变大。如果覆盖半导体芯片CHP的光屏蔽带从玻璃衬底GS2的表面的高度突起,如上所述,则妨碍了移动电话MP的薄化,并且来自移动电话MP外部的冲击很可能会经由突起的光屏蔽带而被传递至半导体芯片CHP,从而增加了在半导体芯片CHP中引起破裂的担忧。如果光屏蔽带被用作与半导体芯片CHP分开的部件,如上所述,则存在如下担忧,即,由于光屏蔽带的突起,会妨碍移动电话MP的薄化并且会引起移动电话MP自身的可靠性的下降。此外,作为当使用光屏蔽带(与形成LCD驱动器的半导体芯片CHP分开的部件)时出现的缺点,存在如下问题,即,增加了材料成本(生成成本),因为单独地需要附接光屏蔽带以覆盖半导体芯片CHP的步骤或者需要作为单独的部件的光屏蔽带。此外,近年来,在市场上出现了其中安装有触摸面板的移动电话MP。触摸面板被附接至如图2所示的玻璃衬底GS2的上表面。相应地,如果作为单独的部件的光屏蔽带从玻璃衬底GS2的表面突起,则存在如下问题,即,当触摸面板被布置在玻璃衬底GS2之上时,该突起成为了障碍。
另一方面,在第一实施例中,作为与形成LCD驱动器的半导体芯片CHP分开的部件的光屏蔽带没有被用于屏蔽从半导体芯片CHP的芯片侧表面或芯片后表面入射的光,在半导体芯片CHP自身的芯片侧表面和芯片后表面的每一个上形成光屏蔽膜SDF。换句话说,在第一实施例中,仅仅将光屏蔽层直接形成在半导体芯片CHP自身的芯片侧表面和芯片后表面的每一个上(无需使用粘合剂)。因此,根据第一实施例没有使用作为单独的部件的光屏蔽带,从而可以使半导体芯片CHP的安装高度小于或等于玻璃衬底GS2的厚度。结果,可以提升液晶显示器的薄化以及随后的安装有液晶显示器的移动电话MP的薄化。也就是,根据第一实施例,光屏蔽膜SDF形成在半导体芯片CHP自身的芯片侧表面和芯片后表面的每一个上,从而,相比于其中使用光屏蔽带作为单独的部件的情况,可以更好地提升移动电话MP的薄化,同时抑制了从半导体芯片CHP的芯片侧表面或芯片后表面入射的光。进一步地,由于抑制了光屏蔽带从玻璃衬底GS2的突起,因此来自移动电话MP外部的冲击难以传递至半导体芯片CHP。结果,可以抑制可能会在半导体芯片CHP中导致的破裂,并且因此可以改善移动电话MP的可靠性。此外,由于没有使用作为单独的部件的光屏蔽带,因此可以降低对于光屏蔽带的成本。此外,由于不需要单独地提供附接光屏蔽带的步骤并且阻止了光屏蔽带从玻璃衬底GS2突起,因此可以解决当触摸面板被布置在玻璃衬底GS2之上时出现的障碍。也就是,如图2所示,在第一实施例中描述了具有其中触摸面板没有被布置在玻璃衬底GS2之上的结构的移动电话MP;但是,通过应用根据第一实施例的技术理念可以解决当触摸面板被布置在玻璃衬底GS2之上时出现的障碍。由此,有效的是将根据第一实施例的技术理念特别地应用于具有位于玻璃衬底GS2之上的触摸面板的移动电话MP。
<使半导体芯片避光的必要性>
在第一实施例中,如上所述,在形成LCD驱动器的半导体芯片CHP的芯片侧表面和芯片后表面的每一个上形成光屏蔽膜SDF。此处,将描述需要首先抑制光入射至半导体芯片CHP的原因。在进行描述之前,将对形成LCD驱动器的半导体芯片CHP中的电路块进行概述。
图3是图示了LCD驱动器的功能的功能块视图。在图3中,根据第一实施例的半导体芯片CHP具有I/O电路2、SRAM(静态随机存取器)3、字驱动器4、SRAM控制器5、LCD控制器6、以及模拟单元9。
I/O电路2具有交换从半导体芯片CHP输出的数据和输入至半导体芯片CHP的数据的功能;并且SRAM3是存储数据的存储器电路的示例。SRAM3具有其中用于存储数据的存储器元件按照阵列模式布置的结构并且存储要显示在液晶显示器上的图像数据等。字驱动器4具有选择按照阵列模式布置的SRAM3中的线的功能。SRAM控制器5具有用于控制数据从/到SRAM3的读/写的功能。也就是,SRAM控制器5由地址解码器和读/写控制电路形成,其中该地址解码器和读/写控制电路用于控制数据从/到SRAM3的读/写。
LCD控制器6具有用于利用安装在LCD驱动器(半导体芯片CHP)外部的微型计算机生成访问信号和定时信号的功能,该定时信号用于操作对于SRAM 3的显示必须的内部电路和计数器等。LCD控制器6包括用于重置显示器的重置电路7以及用于生成时钟信号的时钟电路8等。模拟单元9具有增大存储在SRAM3中的图像数据的电压电平以将其转换成适合于液晶显示器单元(cell)的电压的功能(电平移位功能)。即,模拟电路9被形成为包括用于增大电压等使得生成要施加到液晶单元的各种电压的升压电路。
LCD驱动器的主要功能是通过上述功能块实现的,按照沿着具有矩形形状的半导体芯片CHP的纵向方向排队的方式来布置这些功能块,例如,如图3所示。每一个形成LCD驱动器的功能块均由形成在半导体衬底1S之上的MISFET(金属绝缘体半导体场效应晶体管)和形成在MISFET之上的多层布线形成。在这种情况下,例如,SRAM控制器5和LCD控制器6中的每一个均由数字电路形成,并且模拟单元是由模拟电路形成的。虽然SRRM控制器5和LCD控制器6中的每一个均由数字电路形成,但形成该数字电路的MISFET是由低压MISFET形成的,该低电压MISFET的操作电压的绝对值小。也就是,SRAM控制器5和LCD控制器6中的每一个均由逻辑电路形成,从而允许增大集成度。因此,MISFET越来越微型化,并且随着该微型化,MISFET的操作电压的绝对值变得低。由此,在SRAM控制器5和LCD控制器6中,使用LCD驱动器中操作电压的绝对值最小的低压MISFET。在LCD控制器6中使用的MISFET的操作电压的绝对值大约是1.5V。
另一方面,模拟单元9是由模拟电路形成的。LCD驱动器中形成模拟电路的MISFET是由高压MISFET形成的,该高压MISFET的操作电压的绝对值相对大。这是因为模拟电路具有转换图像数据的电压电平以将中高电压(几十伏)施加到液晶显示器单元的功能。因此,在形成LCD驱动器的半导体芯片CHP中形成多个类型的MISFET,这些MISFET中的每一个的操作电压的绝对值彼此不同。具体地,在SRAM控制器5和LCD控制器6中使用操作电压的绝对值最小的低压MISFET。另一方面,在模拟单元9中使用操作电压的绝对值相对大的高压MISFET。
随后,将描述LCD驱动器的简单操作。首先将用于显示图像的串行数据从安装在LCD驱动器(半导体芯片CHP)外部的微型计算机输入。该串行数据经由I/O电路2输入至LCD控制器6。该LCD控制器6(即,串行数据已经被输入至该LCD控制器6)基于时钟电路8生成的时钟信号将该串行数据转换成并行数据。LCD控制器6将控制信号输出至SRAM控制器5,以将该转换的并行数据存储到SRAM3中。当从LCD控制器6接收控制信号时,SRAM控制器5操作字驱动器4以使SRAM3存储图像数据,该图像数据是并行数据。SRAM控制器5在预定定时处读出存储在SRAM3中的图像数据,以将该图像数据输出至模拟电路9。模拟电路9转换图像数据(并行数据)的电压电平,以从LCD驱动器输出该图像数据。从LCD驱动器输出的图像数据(并行数据)被施加到各个液晶显示器单元,从而显示图像。因此,可以通过LCD驱动器在液晶显示器上显示图像。
如上所述,在模拟电路9中形成用于增大电压电平的升压电路,电压电平被升压电路增大的图像数据(电压数据)被施加到各个液晶显示器单元。此时,每个液晶显示器单元中所包括的液晶的取向被图像数据(电压数据)改变,因此,每个液晶显示器单元的光透明度被改变并且图像被显示。此时,优选的是,图像数据(电压数据)的电压与指定值相同,其中,该图像数据(电压数据)的电压已经被升压电路增大。如果图像数据(电压数据)的电压水平下降,液晶的取向的改变变得迟钝。结果,每个液晶显示器单元的开/关特性(对比度的锐度)变得呆滞,从而降低了显示的图像的对比度。因此,从抑制图像的对比度的下降的角度出发,需要避免从升压电路输出的图像数据(电压数据)的电压电平的下降。
此处,如果光入射至半导体芯片CHP,从形成于半导体芯片CHP中的升压电路输出的输出电压下降。以下将描述这种机制。例如,形成LCD驱动器的半导体芯片CHP由作为半导体材料的硅(Si)形成。因此,如果光的能量大于或等于硅的带隙,那么位于硅的价带中的电子吸收大于或等于带隙的光能,从而使得位于价带的电子被激励至导带。由于被激励至导带的电子可以自由地移动,该被激励至导带的电子使漏电流流动。由于硅尤其吸收具有大约0.6μm至1.1μm的波长的光,当具有上述波长范围内的波长的光被发射至半导体芯片CHP时,在半导体芯片CHP中流动的漏电流增加。如图2所示,背光灯BL安装在移动电话MP中,从背光灯BL发射的光包括具有上述波长范围内的波长的光,因此,当从背光灯BL发射的光入射至半导体芯片CHP时,在半导体芯片CHP中产生的漏电流增加。在半导体芯片CHP中形成升压电路。当流入该升压电路的漏电流增加时,升压电路的负荷增大。由于升压电路具有如下特性,即,当负荷增大时输出电压变小,因此半导体芯片CHP中产生的漏电流的增加意味着导致了来自升压电路的输出电压的下降。从以上描述可以看出,如果具有大于或等于带隙的能量的光入射到半导体芯片CHP,从价带被激励至导带的电子导致漏电流的增加;并且,随着漏电流的增加,升压电路的负荷增大,从而引起来自升压电路的输出电压的下降。如果通过这种机制使来自升压电路的输出电压下降,那么施加至液晶显示器单元的电压变小,相应地,液晶的取向变得迟钝,从而导致显示的图像的对比度下降。因此,如果光入射至形成LCD驱动器的半导体芯片CHP上,不仅引起了随着漏电流的增加而出现的功耗的增加,还引起了显示的图像的对比度的下降。由此,从抑制功耗的增加以及显示的图像的对比度的下降的角度出发,需要使半导体芯片CHP避光。
<第一实施例中的特征的细节>
因此,需要使半导体芯片CHP避光。在第一实施例中,用于使半导体芯片CHP避光的结构得到了创新。如上所述,这是因为,如果通过使用作为与半导体芯片CHP分开的部件的光屏蔽带来使半导体芯片CHP避光,则难以充分地实现移动电话的薄化、移动电话的生成生本的降低、以及移动电话的可靠性的改善。也就是,在第一实施例中,在使半导体芯片CHP避光的前提下,从实现移动电话的薄化、移动电话的生成生本的降低、以及移动电话的可靠性的改善的角度出发,用于使半导体芯片CHP避光的手段得到了创新。以下将详细地描述其中做出了这种创新的根据第一实施例的技术理念。
首先,将描述形成LCD驱动器的半导体芯片CHP的外部结构。图4是图示了形成LCD驱动器的半导体芯片CHP的顶表面的平面图。在图4中,半导体芯片CHP具有半导体衬底1S,该半导体衬底1S被形成为细长的矩形,在该半导体芯片CHP的主表面上形成了用于驱动液晶显示器的LCD驱动器。
半导体芯片CHP呈矩形,该矩形具有一对短边和一对长边。沿着一对长边中的一个边(图4中的下边)布置凸点电极BMP1。可以将这些凸点电极BMP1布置成直线。凸点电极BMP1中的每一个充当外部耦合端子,该外部耦合端子将耦合至由形成在半导体芯片CHP中的布线和半导体元件制成的LSI(大规模集成电路)。具体地,凸点电极BMP1是用于数字输入信号或模拟输入信号的凸点电极。
随后,沿着一对长边中的另一个边(图4中的上边)布置凸点电极BMP2。这些凸点电极BMP2也是按照直线布置,但是其密度大于凸点电极BMP1。或者,可以沿着长边将凸点电极BMP2布置成两条直线,并且两条直线中的每一条上的凸点电极BMP2可以按照彼此交错排列的模式布置。从而,可以以更大的密度来布置凸点电极BMP2。这些凸点电极BMP2中的每一个也充当外部耦合端子,该外部耦合端子用于将形成在半导体衬底1S上的LSI耦合至外部。具体地,凸点电极BMP2是用于来自LSI的输出信号的凸点电极。
因此,凸点电极BMP1和凸点电极BMP2是沿着形成半导体芯片CHP的外周长的一对长边形成的。在这种情况下,由于凸点电极BMP2的数目大于凸点电极BMP1的数目,因此凸点电极BMP2是沿着长边以大于凸点电极BMP1的密度布置的,或者是按照彼此交错排列的模式布置的,而凸点电极BMP1是沿着长边被布置成直线。这是因为,凸点电极BMP2是用于从LCD驱动器输出的输出信号的凸点电极,而凸点电极BMP1是用于要输入至LCD驱动器的输入信号的凸点电极。也就是,要输入至LCD驱动器的输入信号是串行数据,因此,作为外部耦合端子的凸点电极BMP1的数目不是很大。另一当面,从LCD驱动器输出的输出信号是并行数据,因此,作为外部耦合端子的凸点电极BMP2的数目变大。也就是,由于设置了用于输出信号的凸点电极BMP2以对应于液晶显示器元件,因此需要大量的凸点电极BMP2。相应地,用于输出信号的凸点电极BMP2的数目变得大于用于输入信号的凸点电极BMP1的数目。因此,需要以大于用于输入信号的凸点电极BMP1的密度来布置用于输出信号的凸点电极BMP2,有时候可以通过以彼此交错排列的方式布置凸点电极BMP2来增大凸点电极BMP2的数目,同时可以沿着长边将用于输入信号的凸点电极BMP1布置成直线。
尽管在图4中凸点电极BMP1和凸点电极BMP2是沿着形成半导体芯片CHP的一对长边布置的,但是除了该一对长边以外,凸点电极也可以进一步地沿着一对短边布置。
随后,图5是沿着图4中的A-A线截取的截面图。如图5所示,光屏蔽膜SDF形成在半导体衬底1S的芯片侧表面和芯片后表面的每一个上。凸点电极BMP1以预定的间隔布置在半导体衬底1S的芯片顶表面之上。例如,凸点电极BMP1是由金膜形成的。图6是沿着图4中的B-B线截取的截面图。如图6所示,可以得知,同样在该截面方向中,光屏蔽膜SDF形成在半导体衬底1S的芯片侧表面和芯片后表面的每一个上。凸点电极BMP1和凸点电极BMP2布置在半导体衬底1S的芯片顶表面之上。
此处,第一实施例中的第一特征在于:光屏蔽膜SDF形成在半导体芯片CHP的芯片侧表面和芯片后表面的每一个上,其中该半导体芯片CHP形成LCD驱动器。也就是,第一实施例中的特征在于:光屏蔽膜SDF形成为与半导体芯片CHP自身集成。因此,不需要使用作为与半导体芯片CHP分开的部件的光屏蔽带,从而可以避免当使用作为单独的部件的光屏蔽带时出现的问题。光屏蔽膜SDF必须满足如下条件。也就是,作为第一功能,光屏蔽膜必须具有屏蔽光的特性。具体地,光屏蔽膜SDF必须具有屏蔽能量大于或等于硅的带隙的光的功能。作为第二功能,光屏蔽膜SDF必须具有如下功能,即,形成光屏蔽膜SDF的材料不容易扩散到硅中,因为该光屏蔽膜SDF被形成为与由硅(Si)制成的半导体芯片CHP直接接触。例如,这是因为,如果光屏蔽膜SDF是由导电材料形成的并且该膜至硅的扩散系数高,以下可能性增大,即,扩散至硅中的导电材料可能会扩散至形成在半导体芯片CHP中的半导体元件(MISFET)中,从而会出现诸如绝缘电阻的下降、漏电流的增大等等的问题。
根据第一实施例的光屏蔽膜SDF可以是绝缘膜或导电膜,只要该膜具有上述第一功能和第二功能。具体地,均通过溅射工艺形成的钛(Ti)膜、氧化钛膜、以氮化钛膜为代表的基于钛的材料膜、以镍膜为代表的基于镍(Ni)的材料膜,以及通过CVD工艺形成的钨膜,可以用作该光屏蔽膜SDF。尽管光屏蔽膜SDF的厚度根据材料有所变化,但是优选地,该厚度在大约50nm至500nm的范围内。从确保光屏蔽特性的角度来确定该膜的厚度的最小值。另一方面,从抑制半导体芯片CHP中的翘曲(warp)的角度来确定该膜的厚度的最大值。例如,如果光屏蔽膜SDF的厚度太大,由于硅(半导体芯片CHP的主要材料)的线性膨胀系数与光屏蔽膜SDF的线性膨胀系数之间的差,在半导体芯片CHP中导致翘曲。如果在半导体芯片CHP中导致了翘曲,那么在半导体芯片CHP的芯片顶表面上发生应变,从而导致形成在芯片顶表面之上的凸点电极BMP1和凸点电极BMP2与形成在玻璃衬底之上的布线之间的耦合可靠性的下降。相应地,需要防止半导体芯片CHP中的翘曲,并且,从实现该目的的角度来确定光屏蔽膜SDF的厚度的最大值。或者,可以通过多层膜而不是单层膜来形成该光屏蔽膜SDF。
随后,第一实施例中的第二特征在于:半导体芯片CHP的芯片侧表面具有关于芯片CHP的芯片后表面倾斜的倾斜表面。由此,光屏蔽膜SDF可以容易地形成在半导体芯片CHP的芯片侧表面上。也就是,如果芯片侧表面与芯片后表面垂直,则难以在芯片后表面上形成光屏蔽膜SDF;但是,通过使芯片侧表面关于芯片后表面倾斜,如图5和6所示,则在芯片侧表面上形成光屏蔽膜变得容易。在这种情况下,由于芯片侧表面被形成为具有倾斜表面,因此芯片后表面的宽度小于芯片顶表面的宽度。
在第一实施例中,整个芯片侧表面没有倾斜,但是芯片侧表面是由第一侧表面区域FS1和第二侧表面区域SS2形成的,并且在第一侧表面区域FS1上形成倾斜表面,其中将该第一侧表面区域FS1形成为更靠近芯片后表面而不是芯片顶表面,将该第二侧表面区域SS2形成为更靠近芯片顶表面而不是芯片后表面。下面将描述按照这种方式形成芯片侧表面的原因。例如,图7和图8均图示了当整个芯片侧表面倾斜时的截面图。在这种情况下,芯片侧表面和芯片顶表面相交的角部分具有锐角形状。如果存在具有这种锐角形状的角部分,则容易发生碎裂(破裂和碎片)。其中发生了这种碎裂的半导体芯片CHP成为了残次品。
相应地,在根据第一实施例的半导体芯片CHP的芯片侧表面中,形成了具有倾斜表面的第一侧表面区域FS1以及没有倾斜的第二侧表面区域SS2,如图5和图6中所示,而没有使整个芯片侧表面倾斜。在这种情况下,通过将第一侧表面区域FS1形成为更靠近芯片后表面而不是芯片顶表面并且将第二侧表面区域SS2形成为更靠近芯片顶表面而不是芯片后表面,可以使芯片侧表面和芯片顶表面相交的角部分具有垂直的形状而非锐角形状。因此,根据第一实施例,光屏蔽膜SDF可以容易地形成在芯片侧表面上,同时防止了在半导体芯片CHP中发生碎裂。优选的是,尽可能地使具有倾斜表面的第一侧表面区域FS1的厚度大,尤其是从在芯片后表面上充分地形成光屏蔽膜SDF的角度出发。具体地,优选的是,当假设第一侧表面区域FS1的厚度是A并且半导体芯片CHP的厚度是B时,形成第一侧表面区域FS1使得满足B/2≤A≤2B/3,如图5和图6所示。在这种情况下,光屏蔽膜SDF可以充分地形成在芯片侧表面上,同时防止了在半导体芯片CHP中发生碎裂。
但是,根据第一实施例的技术理念并不局限于此。例如,当假设第一侧表面区域FS1的厚度是A并且半导体芯片CHP的厚度是B时,形成第一侧表面区域FS1使得满足A<B/2,如图9和图10所示。同样,在这种情况下,光屏蔽膜SDF可以充分地形成在芯片侧表面上,同时防止了在半导体芯片CHP中发生碎裂。此外,也可以考虑到如下情况,即,即使没有在芯片侧表面上形成倾斜表面,光屏蔽膜SDF也可以充分地形成在芯片侧表面上。具体地,当半导体芯片CHP之间的间隔足够大并且半导体芯片CHP的厚度足够小时,则可以认为,即使没有在芯片侧表面上形成倾斜表面,也可以在芯片侧表面上形成具有足够厚度的光屏蔽膜SDF。此处,如果使半导体芯片CHP之间的间隔过于大,则存在如下担忧,即,固定至背磨带(backgrindingtape)的半导体芯片CHP可能会从该背磨带脱落。因此,优选地,该间隔例如在70μm至100μm的范围之内。但是,当考虑到容易地将光屏蔽膜SDF形成在半导体芯片CHP的芯片侧表面上时,优选的是形成第一侧表面区域FS1使得满足B/2≤A≤2B/3,如图5和图6所示。
从上述内容可以看出,根据第一实施例的技术理念的本质在于,光屏蔽膜SDF形成在芯片侧表面和芯片后表面的每一个上,从而与半导体芯片CHP自身集成(第一特征)。由于根据第一特征半导体芯片CHP的芯片后表面和芯片侧表面避光,因此不需要提供作为单独的部件的光屏蔽带,从而允许实现平板显示器的薄化(第一实施例的一个目的)。此外,特别优选的是,将芯片侧表面形成为具有关于芯片后表面倾斜的倾斜表面(第二特征),从而允许容易地确保芯片侧表面上的光屏蔽特性。作为其中在芯片侧表面上形成了倾斜表面的结构的具体方面,最优选的方面在图5和图6中示出,并且次优选的方面在图9和图10中示出。但是,第二特征不是实现第一实施例的目的的必要结构,而是优选结构,因此,可以认为,取决于形成光屏蔽膜SDF的条件(以半导体芯片CHP之间的间隔以及半导体芯片CHP的厚度为代表),即使芯片侧表面没有关于芯片后表面倾斜(参见图11和图12),也可以充分地确保芯片侧表面上的光屏蔽特性。
<根据第一实施例的制造半导体器件的方法>
按照如下方式形成根据第一实施例的半导体器件,并且将参照附图描述制造该半导体器件的方法。图13是阐述制造半导体器件的方法的流程的流程图。如图14和图15所示,首先提供半导体晶片WF(图13中的S101)。图14是所提供的半导体晶片WF的平面图,图15是沿着图14中的A-A线截取的截面图。如图14所示,当从平面观看时,半导体晶片WF具有大致的圆盘形状,并且,在该圆盘形状的内区域中形成了多个芯片形成区域CR。该多个芯片形成区域CR通过设置在相邻的芯片形成区域CR之间的划线区域被彼此隔开。例如,如图15所示,划线区域SR形成在两个芯片形成区域CR之间;并且,均由例如金膜制成的凸点电极BMP1和凸点电极BMP2形成于每一个芯片形成区域CR的表面之上。具体地,在所提供的半导体晶片WF上进行所谓的预处理工艺;在每一个芯片形成区域CR中的半导体衬底之上形成多个半导体元件;经由层间绝缘膜形成布线层,该层间绝缘膜被形成为覆盖这些半导体元件。在每一个芯片形成区域CR中,布线层通常以多层图案形成,并且形成钝化膜以覆盖最上层的布线。进一步地,在钝化膜中形成开口以从该开口暴露作为最上层的布线的一部分的焊盘(pad)。在图15中示出的凸点电极BMP1或凸点电极BMP2形成在该焊盘上。
以下将简要地描述预处理工艺。半导体器件形成在半导体晶片WF上。可以利用诸如膜形成技术、蚀刻技术、热处理技术、离子注入技术、光刻技术等的制造技术来形成半导体元件。半导体器件的示例包括例如形成在硅衬底上的MOSFET(金属氧化物半导体场效应晶体管)和双极晶体管。此外,还形成电阻元件、电容元件、或以电感器为代表的无源元件作为半导体元件。
随后,在其上形成有半导体器件的半导体晶片上形成布线层。该布线层是通过图案化形成在层间绝缘膜上的金属膜而形成的。尽管该布线层通常并且多数具有多层布线结构,不过其也可以是单布线层。形成布线层的布线是由其中使用了铝膜的布线或其中使用了铜膜的布线(镶嵌布线)形成的。此后,钝化膜形成在最上层的布线层之上。该钝化膜用于保护半导体元件和布线层免受机械应力或杂质的入侵,并且该钝化膜是由例如氮化硅膜形成的。然后,通过光刻技术和蚀刻技术在钝化膜中形成开口,并且通过从该开口暴露最上层的布线的一部分来形成焊盘。此后,通过利用例如电镀技术(plating technique)在焊盘之上形成均由金膜制成的凸点电极BMP1和凸点电极BMP2。按照上述方式,可以获得已经经受预处理工艺的半导体晶片WF。
随后,如图16和17所示,将划片带DCT附接至半导体晶片WF的后表面上。沿着半导体晶片WF中的划线区域SR执行半切切割(half-cut dicing),同时划片带DCT保持附接至半导体晶片WF的后表面上。具体地,如图16所示,通过从半导体晶片WF的主表面沿着划线区域SR驱动转动的刀片(切片机)DC在半导体晶片WF中制造切口。也就是,如图17所示(图13中的S102),通过将转动的刀片DC压向划线区域,将夹在两个芯片形成区域CR之间的划片区域SR切至半导体晶片WF的厚度的一半(半切切割)。
随后,如图18和图19所示,将背磨带BGT附接至半导体晶片WF的顶表面(主表面)。例如,如图19中所示,附接背磨带BGT以覆盖半导体晶片WF的顶表面(主表面),其中凸点电极BMP1和凸点电极BMP2形成在该半导体晶片WF的顶表面之上。由此,包括凸点电极BMP1和凸点电极BMP2的半导体晶片WF的顶表面(主表面)被背磨带BGT覆盖,并且通过半切切割在划线区域SR中形成的沟渠(ditch)DIT也被背磨带BGT覆盖(图13中的S103)。
随后,重新布置半导体晶片WF使得通过反转晶片WF使背磨带向下定位,如图20和图21所示。由此,附接至半导体晶片WF的后表面的划片带DCT被布置在晶片WF的上表面上。在划片带DCT脱落之后,利用抛光装置POL研磨(背面研磨)向上暴露的半导体晶片WF的后表面(图13中的S104)。由此,半导体晶片WF的厚度变小,并且当背面研磨抵达形成在划线区域SR中的沟渠时,半导体晶片WF通过划线区域SR被完全切割,由此允许由该半导体晶片WF获得多个半导体芯片。也就是,半导体晶片WF中的每一个芯片形成区域CR分离,并且可以获得对应于每一个芯片形成区域CR的半导体芯片CHP。
随后,对向上定向的半导体芯片CHP的后表面执行等离子体蚀刻,同时半导体芯片CHP保持附接至背磨带BGT,如图22所示(图13中的S105)。由此,半导体芯片CHP的侧表面和后表面被蚀刻,并且,具体地,在芯片CHP的侧表面上形成了倾斜表面。在这种情况下,通过调节蚀刻条件(例如,以蚀刻气体浓度或蚀刻时间为代表)可以调节形成在半导体芯片CHP的侧表面上的倾斜表面的形状。具体地,在该蚀刻工艺中,芯片侧表面是由具有倾斜表面的第一侧表面区域FS1和没有倾斜的第二侧表面区域SS2形成的,如图22所示,没有使半导体芯片CHP的整个芯片侧表面倾斜。在这种情况下,当假设第一侧表面区域FS1的厚度是A并且半导体芯片CHP的厚度是B时,特别优选的是,形成第一侧表面区域FS使得满足B/2≤A≤2B/3。或者,当如上假设时,也可以形成第一侧表面区域FS1使得满足A<B/2。
此处,将第一侧表面区域FS1形成为更靠近芯片后表面而不是芯片顶表面,并且将第二侧表面区域SS2形成为更靠近芯片顶表面而不是芯片后表面。结果,芯片侧表面和芯片顶表面相交的角部分具有垂直形状而不是锐角形状。因此,根据第一实施例,可以防止半导体芯片CHP中的碎裂。
随后,如图23所示,通过拉伸背磨带BGT使半导体芯片CHP之间的距离变大。也就是,该背磨带BGT是由弹性材料形成的,使得通过拉伸该背磨带BGT可以使半导体芯片CHP之间的芯片间距L变大。结果,可以使半导体芯片CHP中的高宽比变小,其中该高宽比由芯片间距L和芯片高度H(半导体芯片CHP的厚度)来指定。因此,光屏蔽膜可以容易地形成在半导体芯片CHP的芯片侧表面上。
随后,如图24所示,从半导体芯片CHP的后表面侧(上表面侧)将光屏蔽膜SDF形成在半导体芯片CHP的芯片后表面和芯片侧表面上(图13中的S106)。在这种情况下,由于在第一实施例中半导体芯片CHP之间的高宽比变小,光屏蔽膜SDF也可以容易地形成在半导体芯片CHP的芯片侧表面上。结果,根据第一实施例,不仅可以在半导体芯片CHP的芯片后表面上,而且还可以在半导体芯片CHP的芯片侧表面上形成光屏蔽膜SDF,该光屏蔽膜SDF具有类似于如下厚度的厚度即,通过该厚度可以充分地运用光屏蔽特性。因此,不仅可以有效地抑制光从芯片后表面进入半导体芯片CHP,还可以有效地抑制光从芯片侧表面进入半导体芯片CHP。
例如,如图24所示的光屏蔽膜SDF可以由诸如钛膜或氮化钛膜的钛材料或者诸如镍膜的镍材料形成,并且可以通过例如溅射工艺来形成。该溅射工艺是指以下工艺:利用其中当高速运行的原子和离子撞击固态材料(靶)时形成该固态材料(靶)的原子和分子喷溅的现象;并且通过将喷射的原子和分子粘附到半导体衬底上形成膜。在该溅射工艺中,可以通过利用较重的原子来撞击固态材料(靶)来提高形成膜的效率,因此,典型地,使用惰性气体(Ar)作为用于撞击的原子。
具体地,在用于实现溅射工艺的溅射装置中,由膜形成材料(例如,钛)制成的靶以及与该靶相对并且附接至背磨带BGT的半导体芯片CHP被布置在真空室中,该真空室的压强被减小。此后,将氩气气体引入至该真空室中,使得通过对该引入的氩气气体进行等离子体激励来产生氩离子(Ar+)。所产生的氩离子撞击施加有负电压的靶,从而允许作为膜形成材料的钛从该靶中喷射出。结果,喷射出的钛粘附至半导体芯片CHP的芯片后表面和芯片侧表面上。因此,可以在半导体芯片CHP的芯片后表面和芯片侧表面上形成光屏蔽膜SDF。
该溅射工艺具有如下优点,即,与真空沉积相比具有极好的阶梯覆盖,因为供应钛的源是靶表面,并且,钛从各个方向流入到半导体芯片CHP上。也就是,可以说,通过溅射工艺可以容易地形成光屏蔽膜SDF,因为该工艺与真空沉积工艺相比具有极好的阶梯覆盖特性。
但是,根据第一实施例的形成光屏蔽膜SDF的方法并不特别地局限于溅射工艺,例如,也可以使用真空沉积工艺。也就是,可以通过利用真空沉积工艺形成由钛材料或镍材料制成的光屏蔽膜SDF。真空沉积工艺是如下工艺,即,将要粘附至真空室(钟罩形)中的材料加热至溶解并且蒸发,该蒸发的材料粘附至半导体衬底。根据该真空沉积工艺,使用了真空室,因此,材料很容易被蒸发并且可以使由与剩余气体(例如,空气和蒸汽)的撞击引起的影响变小。因此,真空沉积工艺的优点在于,可以形成具有很少量杂质的膜。
也可以使用CVD(化学气相沉积)工艺作为根据第一实施例的形成光屏蔽膜SDF的方法。该CVD工艺是如下工艺,即,通过使材料气体(反应气体)以气相经受化学反应来在半导体衬底上形成膜。通过使用CVD工艺(例如,在该CVD工艺中,六氟化钨(WF6)被用作材料气体),可以在半导体芯片CHP的芯片后表面和芯片侧表面上形成由钨膜制成的光屏蔽膜SDF。
例如,可以利用如上所述的溅射工艺、真空沉积工艺、或CVD工艺将根据第一实施例的光屏蔽膜SDF形成在半导体芯片的芯片后表面和芯片侧表面的每一个上。但是,即使采用上述工艺之一,当由如图23所示的芯片间距L和芯片高度H(半导体芯片CHP的厚度)表示的高宽比(H/L)较大时,难以在芯片侧表面上形成光屏蔽膜SDF。
因此,在第一实施例中,如图23所示,首先通过拉伸弹性背磨带BGT使芯片间距L变大,作为用于在芯片表面上充分地形成光屏蔽膜SDF的第一手段。从而,根据第一实施例,可以使由芯片间距L和芯片高度H(半导体芯片CHP的厚度)表示的高宽比(H/L)变小。这意味着,在芯片侧表面上形成光屏蔽膜SDF变得容易了。也就是,在第一实施例中,高宽比越大,在芯片侧表面上形成光屏蔽膜SDF越困难,因此,通过拉伸背磨带BGT使芯片间距L变大来使高宽比变小。由此,通过第一实施例中的第一手段,可以获得如下优点,即,在芯片侧表面上形成光屏蔽膜SDF变得容易。结果,可以充分地确保芯片侧表面上的光屏蔽特性。
另外,在第一实施例中,如图22所示,通过在半导体芯片CHP的芯片后表面和芯片侧表面的每一个上进行等离子体蚀刻,在芯片侧表面上提供倾斜,作为用于在芯片侧表面上充分地形成光屏蔽膜SDF的第二手段。从而,在芯片侧表面上形成光屏蔽膜SDF变得容易。也就是,在以溅射工艺为代表的膜形成工艺中,一般情况下,在垂直表面(芯片侧表面)上形成膜比在水平表面(芯片后表面)上形成膜更加困难。因此,在第一实施例中,通过提供倾斜表面并且其上难以形成膜的垂直表面被处理,可以使在芯片侧表面上形成光屏蔽膜SDF变得容易。在第一实施例中,使用等离子体蚀刻作为用于在芯片侧表面上提供倾斜的手段。在这种情况下,通过调节蚀刻条件(例如,以蚀刻气体浓度或蚀刻时间为代表)可以调节形成在半导体芯片CHP的芯片侧表面上的倾斜表面的形状。具体地,在该蚀刻工艺中,芯片侧表面是由具有倾斜表面的第一侧表面区域FS1和没有倾斜的第二侧表面区域SS2形成的,如图22所示,没有使半导体芯片CHP的整个芯片侧表面倾斜。在这种情况下,从防止半导体芯片CHP的碎裂以及在芯片侧表面上形成具有足够膜厚度的光屏蔽膜SDF的角度出发,当假设第一侧表面区域FS1的厚度是A并且半导体芯片CHP的厚度是B时,特别优选的是,形成第一侧表面区域FS使得满足B/2≤A≤2B/3。或者,当如上假设时,也可以形成第一侧表面区域FS1使得满足A<B/2。
在第一实施例中,作为使在芯片侧表面上形成光屏蔽膜SDF变得容易的创新点,存在第一手段和第二手段,其中第一手段是:通过拉伸背磨带BGT使芯片间距L变大来使高宽比变小;并且,第二手段是:通过对半导体芯片CHP的芯片后表面和芯片侧表面的每一个进行等离子体蚀刻,在芯片侧表面上提供倾斜。当然,从使在芯片侧表面上形成光屏蔽膜SDF变得容易的角度出发,优选的是使用上述第一手段和第二手段的组合,但是并不局限于此。例如,可以仅使用第一手段和第二手段中的一个。也就是,可以省略用于拉伸背磨带BGT的步骤和用于对半导体芯片CHP的芯片后表面和芯片侧表面进行等离子体蚀刻的步骤中的一个步骤。即使在这种情况下,也可以获得如下优点,即,可以在芯片侧表面上充分地形成光屏蔽膜SDF。此外,当半导体芯片CHP之间的芯片间距L足够大并且半导体芯片CHP的厚度足够小从而半导体芯片CHP之间的高宽比足够小时,在如图13中的背面研磨步骤之后,可以省略上述的第一手段和第二手段二者。即使在这种情况下,当半导体芯片CHP之间的高宽比较小时,可以充分地在芯片侧表面上形成光屏蔽膜SDF。
随后,如图25所示,将拾取带PAT附接至其上形成有光屏蔽膜的半导体芯片CHP的芯片后表面上。此后,重新布置半导体芯片CHP使得通过将附接有拾取带PAT的半导体芯片CHP反转使拾取带向下定位,如图26所示。由此,附接至半导体芯片CHP的顶表面的背磨带BGT被布置在半导体芯片CHP的上表面上。然后,附接至半导体芯片CHP的芯片顶表面的背磨带BGT脱落。结果,半导体芯片CHP被布置在拾取带PAT上并且芯片CHP的芯片顶表面被暴露(图13中的S107)。
然后,如图27所示,拉伸拾取带PAT。从而,可以使半导体芯片CHP之间的芯片间距变大。此后,如图28所示,利用例如具有反转机制的筒夹将附接至拾取带PAT的半导体芯片CHP拾取(图13中的S108)。可以按照上述方式获得根据第一实施例的半导体芯片CHP。
<根据第一实施例的安装半导体器件的方法>
随后,将描述一种用于将根据第一实施例的半导体芯片CHP安装在例如作为液晶显示器的组成元件的玻璃衬底上的方法。玻璃衬底GS2安装在玻璃衬底GS1之上,并且,在两个玻璃衬底之间密封液晶件LC,如图29所示。由此,形成了液晶显示器中的显示器单元。在玻璃衬底GS1之上靠近显示器单元形成芯片安装区域,其中,作为LCD驱动器的半导体芯片CHP要被安装在该芯片安装区域上。光屏蔽件SDT附接至玻璃衬底GS1的下表面,当从平面观看时该玻璃衬底GS1的下表面与芯片安装区域重叠。另一方面,在玻璃衬底GS1的上表面之上的芯片安装区域中形成各向异性导电膜ACF。半导体芯片CHP安装在如此形成的玻璃衬底GS1之上的芯片安装区域上。
具体地,图30是图示了将半导体芯片CHP安装在玻璃衬底GS1之上的步骤的截面图。如图30所示,由筒夹CT拾取的半导体芯片CHP经由各向异性导电膜ACF安装在玻璃衬底GS1之上。也就是,凸点电极BMP1和凸点电极BMP2中的每一个经由各向异性导电膜ACF与形成在玻璃衬底GS1中的端子(没有被示出)耦合。该各向异性导电膜ACF是通过将微细金属颗粒混合至热固树胶中并且将该混合物模制成膜形状而获得的膜。该金属颗粒是由直径为3μm至5μm的球体形成,其中,主要是从内往外地形成镍层和金镀层,并且绝缘层与最外侧的层重叠。当在这种状态下将半导体芯片CHP安装在玻璃衬底GS1之上时,各向异性导电膜ACF被夹在玻璃衬底GS1中的端子与半导体芯片CHP的凸点电极BMP1和凸点电极BMP2的每一个之间。此后,当通过利用加热器等施加热而对半导体芯片CHP施加压力时,压力只被施加到与凸点电极BMP1和凸点电极BMP2的每一个接触的部分。从而,使分散在各向异性导电膜ACF中的金属颗粒之间彼此接触,然后彼此重叠并且相互挤压。结果,经由金属颗粒在各向异性导电膜ACF中形成了导电路径。位于各向异性导电膜ACF的没有被施压的部分中的金属颗粒保持形成在其表面上的绝缘层,因此,保持了金属颗粒与凸点电极BMP1和凸点电极BMP2的每一个之间的绝缘。由此,即使金属颗粒和凸点电极BMP1或凸点电极BMP2之间的距离小也不会引起短路,从而提供了如下优点,即,半导体芯片CHP可以安装在玻璃衬底GS1之上。因此,半导体芯片CHP可以安装在玻璃衬底GS1之上。
<第一实施例的优点>
根据第一实施例,光屏蔽膜SDF形成在半导体芯片CHP自身的芯片后表面和芯片侧表面的每一个上,因此,与其中使用作为单独的部件的光屏蔽带的情况相比,平板显示器的薄化可以得到更多的提升,同时抑制了从半导体芯片CHP的芯片侧表面或芯片后表面入射的光。
(2)此外,根据第一实施例,抑制了光屏蔽带从玻璃衬底GS2突起,因此,来自平板显示器外部的冲击变得难以被传递至半导体芯片CHP。结果,可以抑制可能会发生在半导体芯片CHP中的破裂。由此,还可以改善平板显示器的可靠性。
(3)此外,根据第一实施例,没有使用覆盖芯片后表面和芯片侧表面的每一个的作为单独的部件的光屏蔽带,因此,可以从平板显示器的成本中减去光屏蔽带的成本,
(4)此外,根据第一实施例,无需单独地提供用于附接覆盖芯片后表面和芯片侧表面的光屏蔽带的步骤,而且防止了光屏蔽带从玻璃衬底GS2突起,因此,在玻璃衬底GS2上布置触摸面板变得容易。
(5)此外,根据第一实施例,在将光屏蔽膜SDF形成在芯片后表面和芯片侧表面的步骤之前,如图23所示,例如通过拉伸弹性的背磨带BGT可以使芯片间距L变大。由此,可以使由芯片间距L和芯片高度H(半导体芯片CHP的厚度)指定的高宽比(H/L)变小。结果,光屏蔽膜SDF可以充分地形成在芯片侧表面上,从而可以改善芯片侧表面上的光屏蔽特性。
(6)此外,根据第一实施例,在将光屏蔽膜SDF形成在半导体芯片CHP的芯片侧表面和芯片后表面的步骤之前,如图22所示,通过对该半导体芯片CHP的芯片侧表面和芯片后表面进行等离子体蚀刻,可以在芯片侧表面上提供倾斜。因此,光屏蔽膜SDF可以充分地形成在芯片侧表面上,从而可以改善芯片侧表面上的光屏蔽特性。
(第二实施例)
在第一实施例中,假设通过利用半切切割工艺和背面研磨工艺的组合来将半导体晶片WF划分成半导体芯片CHP是基本技术,并且描述了其中根据第一实施例的技术理念被应用于上述基本技术的示例。在第二实施例中,假设通过全切切割工艺来将半导体晶片WF划分成半导体芯片CHP是基本技术,并且下面将描述其中根据第一实施例的技术理念被应用于这一基本技术的示例。
图31是图示了根据第二实施例的制造半导体器件的方法的流程的流程图。类似于第一实施例,首先提供已经经受了预处理工艺的半导体晶片(图31的S201)。在第二实施例中,在该阶段中,对半导体晶片的后表面进行背面研磨。由此,可以使半导体晶片的厚度变小。
随后,如图32所示,将划片带DCT附接至半导体晶片WF的后表面。然后,在半导体晶片WF中沿划线区域SR执行全切切割,同时该划片带DCT保持附接至半导体晶片WF的后表面。具体地,如图32所示,通过沿着划线区域SR驱动转动的刀片(切片机)DC来将半导体晶片WF完全切割。也就是,如图32所示,通过将转动的刀片DC插入至夹在两个芯片形成区域CR之间的划线区域SR中来切割(全切切割)半导体晶片WF,(在第二实施例中,通过从半导体晶片WF的主表面侧将刀片DC压向半导体晶片WF的后表面侧)(图31中的S202)。由此,半导体晶片WF被划分成多个半导体芯片。
随后,将带TP附接至半导体芯片的顶表面(主表面)上。例如,附接带TP以覆盖其上形成有凸点电极BMP1和凸点电极BMP2的半导体芯片CHP的顶表面(主表面),如图33所示。由此,包括凸点电极BMP1和凸点电极BMP2的半导体芯片CHP的顶表面(主表面)被带TP覆盖(图31中的S203)。
随后,重新布置半导体芯片CHP使得通过将附接有半导体芯片CHP的带TP反转使带TP向下定位。由此,附接至半导体芯片CHP的后表面的划片带DCT被布置在半导体芯片CHP的上表面上。在划片带DCT脱落之后,对向上定向的半导体芯片CHP的后表面进行等离子体蚀刻,同时带TP保持附接至半导体芯片CHP,如图34所示(图31中的S204)。从而,半导体芯片CHP的侧表面和后表面被蚀刻,并且,具体地,在半导体芯片CHP的侧表面上形成了倾斜表面。在这种情况下,通过调节蚀刻条件(例如,以蚀刻气体浓度或蚀刻时间为代表)可以调节形成在半导体芯片CHP的侧表面上的倾斜表面的形状。具体地,在该蚀刻工艺中,芯片侧表面是由关于半导体芯片CHP的芯片后表面倾斜的第一侧表面区域FS1和没有倾斜的第二侧表面区域SS2形成的,如图22所示,没有使半导体芯片CHP的整个芯片侧表面倾斜。在这种情况下,当假设第一侧表面区域FS1的厚度是A并且半导体芯片CHP的厚度是B时,特别优选的是,形成第一侧表面区域FS使得满足B/2≤A≤2B/3。或者,当如上假设时,也可以形成第一侧表面区域FS1使得满足A<B/2。
此处,将第一侧表面区域FS1形成为更靠近芯片后表面而不是芯片顶表面,并且将第二侧表面区域SS2形成为更靠近芯片顶表面而不是芯片后表面。结果,芯片侧表面和芯片顶表面相交的角部分具有垂直形状而不是锐角形状。因此,根据第二实施例,同样可以防止半导体芯片CHP中的碎裂。
以下步骤类似于第一实施例中的步骤。例如,可以如下地对以下步骤进行概述,即:在通过拉伸带使半导体芯片之间的芯片间距变大之后,从半导体芯片的后表面(上表面)侧在半导体芯片的芯片后表面和芯片侧表面的每一个上形成光屏蔽膜(图31中的S205)。类似于第一实施例,例如,可以将通过溅射工艺或真空沉积工艺形成的钛材料或镍材料,或者通过CVD工艺形成的钨膜用作光屏蔽膜。
随后,将拾取带附接至其上形成有光屏蔽膜的半导体芯片的芯片后表面上。此后,重新布置半导体芯片使得通过将附接有拾取带的半导体芯片反转使拾取带向下定位。由此,附接至半导体芯片的顶表面的带被布置在半导体芯片的上表面上。然后,附接至半导体芯片的芯片顶表面的带脱落。结果,半导体芯片被布置在拾取带上并且芯片的芯片顶表面被暴露(图31中的S206)。
然后,拉伸拾取带。从而,可以使半导体芯片之间的芯片间距变大。此后,利用例如具有反转机制的筒夹将附接至拾取带的半导体芯片拾取(图31中的S207)。可以按照上述方式获得根据第二实施例的半导体芯片。按照与第一实施例中的方式类似的方式,将所获得的半导体芯片安装在形成显示器设备的玻璃衬底上(COG(玻璃上芯片))。在这种情况下,在第二实施例中,也可以获得类似于第一实施例的优点。
(第一变型)
例如,通过类似于第一实施例的工艺,即,半切切割工艺和背面研磨工艺的组合,将半导体晶片划分成多个半导体芯片。此后,可以利用蚀刻液体(例如,氢氟酸)对半导体芯片的芯片后表面和芯片侧表面进行湿法蚀刻,同时半导体芯片保持附接至背磨带。同样,在这种情况下,在半导体芯片的芯片侧表面上形成了倾斜表面。类似地,通过类似于第二实施例的工艺(即,全切切割工艺)将半导体晶片划分成多个半导体芯片。此后,也可以利用蚀刻液体(例如,氢氟酸)对半导体芯片的芯片后表面和芯片侧表面进行湿法蚀刻,同时半导体芯片保持附接至带。同样,在这种情况下,在半导体芯片的芯片侧表面上形成了倾斜表面。如上所述,也可以采用利用蚀刻液体的湿法蚀刻来替代第一实施例和第二实施例中使用的等离子体蚀刻。同样,在这种情况下,也可以在半导体芯片的芯片侧表面上提供了倾斜表面。在湿法蚀刻的情况下,通过调节蚀刻条件(例如,以蚀刻液体的组成成分或蚀刻时间为代表)可以调节形成在侧表面上的倾斜表面的形状。在第一变型中,也可以获得类似于第一实施例的优点。
(第二变型)
在第一实施例和第二实施例中,已经描述了如下示例,即,在将半导体晶片划分成多个半导体芯片之后,通过执行蚀刻处理在半导体芯片的芯片侧表面上形成倾斜表面。在第二变型中,将描述这样的示例,即,在没有将半导体晶片划分成多个半导体芯片之前的状态中,对半导体晶片进行蚀刻处理。
同样,在第二实施例中,首先提供已经经受预处理工艺的半导体晶片。然后,对半导体晶片的后表面进行背面研磨。从而,可以使半导体晶片的厚度变小。
随后,如图35所示,将划片带DCT附接至半导体晶片WF的主表面(顶表面)。将半导体晶片WF布置在如下状态中,即,其上形成有凸点电极BMP1和凸点电极BMP2的主表面(顶表面)侧向下定向。由此,在向上定向的状态下,半导体晶片WF的后表面被暴露。此后,在半导体晶片WF的向上定向的后表面上涂覆抗蚀剂膜FR,并且对该抗蚀剂膜FR进行曝光/显影处理,从而允许对抗蚀剂膜FR执行图案化处理。对抗蚀剂膜FR执行图案化处理使得每个划线区域SR的至少一部分被开口。但是,抗蚀剂膜FR的图案化并不局限于此,也可以对抗蚀剂膜FR执行图案化处理使得每个划线区域SR的全部被开口,或者,对抗蚀剂膜FR执行图案化处理使得每个划线区域SR被暴露并且开口从与芯片形成区域CR的边界进入芯片形成区域CR。也就是,可以对抗蚀剂膜FR执行图案化处理,使得每个芯片形成区域CR的大约90%被覆盖,或者使得每个芯片形成区域CR被覆盖并且每个划线区域SR的至少一部分被开口。
随后,如图36所示,使用图案化的抗蚀剂膜FR作为掩模,进行蚀刻处理。由此,可以在半导体晶片WF的划线区域SR中形成侧表面倾斜的沟渠DIT1。也就是,在第二变型中,通过利用例如等离子体蚀刻或化学干法蚀刻对半导体晶片WF进行蚀刻,使得被蚀刻的晶片WF的厚度大约是其原始厚度的2/3,从而在划线区域SR中形成侧表面倾斜的沟渠DIT1。
随后,如图37所示,沿着形成在半导体晶片WF中的划线区域SR内部的沟渠DIT1的底部表面执行全切切割。具体地,如图37所示,通过从半导体晶片WF的后表面侧沿着沟渠DIT1驱动转动的刀片(切片机)来完全切割半导体晶片WF。也就是,通过将转动的刀片DC压向夹在两个芯片形成区域CR之间的划线区域SR来切割(全切切割)半导体晶片WF。由此,半导体晶片WF被划分成多个半导体芯片。
结果,根据第二变型,如图37所示,芯片侧表面由具有倾斜表面的沟渠DIT1(第一侧表面区域)和没有倾斜的侧表面区域形成,其是通过切割产生的切割面,没有使整个芯片侧表面倾斜。在这种情况下,可以通过调节沟渠DIT1的深度来调节芯片侧表面的形状。也就是,可以通过调节用于形成沟渠DIT1的蚀刻处理的蚀刻条件来控制沟渠DIT1的形状。由此,可以调节沟渠DIT1(第一侧表面区域)和侧表面区域(切割的切割面)的比例。从而,当假设沟渠DIT1(第一侧表面区域)的深度是A并且半导体芯片CHP的厚度是B时,可以在第二变型中将沟渠DIT1形成为使得满足B/2≤A≤2B/3或者满足A<B/2。
以下步骤类似于第一实施例和第二实施例中的步骤。可以按照如上所述的方式形成根据第二变型的半导体芯片。此外,可以将根据第二变型的获得的半导体芯片安装在玻璃衬底之上。在这种情况下,在第二变型中也可以获得类似于第一实施例的优点。
(第三变型)
在第三变型中,将描述如下示例,即,使用用于在两个阶段中执行切割的分步切割工艺。同样,在第三变型中,首先提供已经经受预处理工艺的半导体晶片。然后,对半导体晶片的后表面进行背面研磨。由此,使半导体晶片的厚度变小。
随后,如图38所示,将划片带DCT附接至半导体晶片WF的主表面(顶表面)。将半导体晶片WF布置在如下状态中,即,其上形成有凸点电极BMP1和凸点电极BMP2的主表面(顶表面)侧向下定向。由此,在向上定向的状态下,半导体晶片WF的后表面被暴露。
随后,从半导体晶片的后表面沿着划线区域SR执行半切切割,使得被蚀刻的晶片的厚度大约是其原始厚度的2/3。在这种情况下,所使用的刀片DC1的厚度变得相对大。在完成半切切割之后,使用例如厚度小于刀片DC1的厚度的刀片DC2来执行切割以完全切割半导体晶片WF,如图39所示。也就是,从半导体晶片的后表面沿着通过半切切割形成在划线区域SR中的切口驱动转动的刀片DC。由此,半导体晶片WF被完全切割并且被划分成多个半导体芯片CHP。
因此,根据第三变型,通过分别具有不同厚度的两种类型的刀片来切割半导体晶片WF,从而在单独分开的半导体芯片CHP的侧表面上形成台阶。结果,使得在半导体芯片CHP的芯片侧表面上形成光屏蔽膜变得容易。或者,可以使用V形刀片作为刀片DC1,以用于半切切割。在这种情况下,在芯片侧表面上形成了倾斜表面,从而,可以使在半导体芯片CHP的芯片侧表面上形成光屏蔽膜变得更加容易。
随后的步骤类似于第一实施例和第二实施例中的步骤。可以按照如上所述的方式形成根据第三变型的半导体芯片。此外,可以将根据第三变型的获得的半导体芯片安装在玻璃衬底之上。在这种情况下,在第三变型中也可以获得类似于第一实施例的优点。
已经基于优选实施例对本发明人的发明进行了详细地描述;但是,毫无疑问,本发明并不局限于这些实施例,可以在不脱离本发明的要点的范围内进行各种修改。
本发明被广泛地应用于制造半导体器件的制造行业中。
Claims (22)
1.一种用于制造半导体器件的方法,所述半导体器件要被安装在衬底之上,所述衬底布置在具有光源的壳体中,其中,所述方法包括以下步骤:
(a)提供具有主表面和与所述主表面相反的后表面的半导体晶片,所述主表面上设置有多个芯片形成区域,彼此相邻的所述芯片形成区域之间设置有划线区域;
(b)在步骤(a)之后,去除所述划线区域的一部分;
(c)在步骤(b)之后,在所述半导体晶片的所述主表面附接至背磨带的状态下,通过对所述半导体晶片的所述后表面进行研磨,将所述半导体晶片划分成多个半导体芯片,所述多个半导体芯片中的每一个均具有芯片主表面、与所述芯片主表面相反的芯片后表面、以及在所述芯片主表面和所述芯片后表面之间的芯片侧表面;
(d)在步骤(c)之后,在所述多个半导体芯片中的每一个的所述芯片后表面和所述芯片侧表面上均形成光屏蔽膜;以及
(e)在步骤(c)之后并且在步骤(d)之前,对所述多个半导体芯片中的每一个的所述芯片后表面和所述芯片侧表面均进行蚀刻。
2.根据权利要求1的制造半导体器件的方法,
其中,在步骤(e)中,在所述多个半导体芯片中的每一个的所述芯片主表面附接至所述背磨带的状态下,使所述多个半导体芯片中的每一个的所述芯片后表面和所述芯片侧表面经受等离子体蚀刻。
3.根据权利要求1的制造半导体器件的方法,
其中,在步骤(e)中,在所述多个半导体芯片中的每一个的所述芯片主表面附接至所述背磨带的状态下,对所述多个半导体芯片中的每一个的所述芯片后表面和所述芯片侧表面进行湿法蚀刻。
4.根据权利要求1的制造半导体器件的方法,
其中,在步骤(d)中,所述背磨带被拉伸,并且在所述背磨带被拉伸的状态下,在所述多个半导体芯片中的每一个的所述芯片后表面和所述芯片侧表面之上均形成所述光屏蔽膜。
5.根据权利要求1的制造半导体器件的方法,
其中,在步骤(d)中,通过使用溅射工艺和沉积工艺中的任何一个,在所述多个半导体芯片中的每一个的所述芯片后表面和所述芯片侧表面之上均形成所述光屏蔽膜。
6.根据权利要求1的制造半导体器件的方法,
其中,所述光屏蔽膜是由金属膜或绝缘膜形成的。
7.根据权利要求1的制造半导体器件的方法,
其中,在步骤(b)中,所述半导体晶片的所述后表面粘附至切片带,并且在所述半导体晶片的所述后表面粘附至所述切片带的状态下,在所述半导体晶片的所述主表面一侧上驱动刀片。
8.根据权利要求1的制造半导体器件的方法,包括:
(f)在步骤(d)之后,将拾取带粘附至所述多个半导体芯片中的每一个的所述芯片后表面;
(g)在步骤(f)之后,拉伸所述拾取带;以及
(h)在步骤(g)之后,拾取所述多个半导体芯片中的每一个。
9.一种用于制造半导体器件的方法,所述半导体器件要被安装在衬底之上,所述衬底布置在具有光源的壳体中,其中,所述方法包括以下步骤:
(a)提供具有主表面和与所述主表面相反的后表面的半导体晶片,所述主表面上设置有多个芯片形成区域,彼此相邻的所述芯片形成区域之间设置有划线区域;
(b)在步骤(a)之后,通过沿着所述半导体晶片中的所述划线区域切割所述划线区域,获得多个半导体芯片;
(c)在步骤(b)之后,在所述多个半导体芯片中的每一个的所述芯片后表面和所述芯片侧表面中的每一个之上形成光屏蔽膜;以及
(d)在步骤(b)之后并且在步骤(c)之前,对所述多个半导体芯片中的每一个的所述芯片后表面和所述芯片侧表面均进行蚀刻。
10.根据权利要求9的制造半导体器件的方法,
其中,在步骤(d)中,在所述多个半导体芯片中的每一个的所述芯片主表面粘附至带的状态下,使所述多个半导体芯片中的每一个的所述芯片后表面和所述芯片侧表面经受等离子体蚀刻。
11.根据权利要求9的制造半导体器件的方法,
其中,在步骤(d)中,在所述多个半导体芯片中的每一个的所述芯片主表面粘附至带的状态下,对所述多个半导体芯片中的每一个的所述芯片后表面和所述芯片侧表面进行湿法蚀刻。
12.根据权利要求9的制造半导体器件的方法,
其中,在步骤(c)中,粘附至所述多个半导体芯片中的每一个的所述芯片主表面的带被拉伸,并且在所述带被拉伸的状态下,在所述多个半导体芯片中的每一个的所述芯片后表面和所述芯片侧表面之上均形成所述光屏蔽膜。
13.根据权利要求9的制造半导体器件的方法,
其中,在步骤(c)中,通过使用溅射工艺和沉积工艺中的任何一个,在所述多个半导体芯片中的每一个的所述芯片后表面和所述芯片侧表面之上均形成所述光屏蔽膜。
14.根据权利要求9的制造半导体器件的方法,包括:
(e)在步骤(a)之后并且在步骤(b)之前,将抗蚀剂膜涂覆在所述半导体晶片的所述后表面上以形成所述抗蚀剂膜,其中通过对所述涂覆的抗蚀剂膜进行图案化,至少使所述半导体晶片中的每一个所述划线区域的一部分开口;以及
(f)在步骤(e)之后并且在步骤(b)之前,通过执行蚀刻,去除所述半导体晶片中的暴露区域的一部分,其中,在所述蚀刻中,使用图案化的所述抗蚀剂膜作为掩模。
15.根据权利要求9的制造半导体器件的方法,
其中步骤(b)包括:
(b1)通过使用具有第一厚度的第一刀片从所述半导体晶片的所述后表面一侧在所述半导体晶片中形成切口,其中,使所述切口抵达所述半导体晶片的厚度的一半;以及
(b2)在步骤(b1)之后,通过使用具有小于所述第一厚度的第二厚度的第二刀片从所述半导体晶片的所述后表面一侧切割所述半导体晶片。
16.一种半导体器件,所述半导体器件包括半导体芯片,所述半导体芯片要被安装在衬底之上,所述衬底布置在具有光源的壳体中,
其中,所述半导体芯片包括:(a)芯片顶表面;(b)形成在所述芯片顶表面之上的多个凸点电极;(c)与所述芯片顶表面相反的芯片后表面;(d)位于所述芯片顶表面和所述芯片后表面之间的芯片侧表面,
其中,在所述芯片后表面和所述芯片侧表面之上均形成光屏蔽膜,
其中,所述半导体芯片的所述芯片侧表面具有相对于所述半导体芯片的所述芯片后表面倾斜的倾斜表面,并且
其中,所述芯片后表面的宽度小于所述芯片顶表面的宽度。
17.根据权利要求16的半导体器件,
其中,所述半导体芯片的所述芯片侧表面由第一侧表面区域和第二侧表面区域二者形成,其中,所述第一侧表面区域被形成为更靠近所述芯片后表面而不是所述芯片顶表面,所述第二侧表面区域被形成为更靠近所述芯片顶表面而不是所述芯片后表面,并且
其中,在所述第一侧表面区域之上形成倾斜表面。
18.根据权利要求17的半导体器件,
其中,当假设所述第一侧表面区域的厚度是A并且所述半导体芯片的厚度是B时,满足A<B/2。
19.根据权利要求17的半导体器件,
其中,当假设所述第一侧表面区域的厚度是A并且所述半导体芯片的厚度是B时,满足B/2≤A≤2B/3。
20.根据权利要求16的半导体器件,
其中,所述半导体芯片是用于驱动液晶显示器中的液晶显示器单元的LCD驱动器。
21.一种液晶显示器,包括:
(a)具有上表面和与所述上表面相反的下表面的第一衬底;
(b)布置在所述第一衬底的所述上表面之上的液晶件;
(c)布置成结合所述第一衬底密封所述液晶件的第二衬底;
(d)布置在所述第一衬底的下部中的光源;以及
(e)半导体芯片,所述半导体芯片具有:芯片顶表面;形成在所述芯片顶表面之上的多个凸点电极;与所述芯片顶表面相反的芯片后表面;以及,位于所述芯片顶表面和所述芯片后表面之间的芯片侧表面,其中,所述芯片顶表面布置在所述第一衬底的所述上表面之上以与所述第一衬底的所述上表面相对,
其中,在所述半导体芯片的所述芯片顶表面和所述第一衬底的所述上表面之间形成有密封件,
其中,在所述半导体芯片的所述芯片后表面和所述芯片侧表面之上均形成有光屏蔽膜,所述光屏蔽膜不接触所述第一衬底,
其中,所述半导体芯片的所述芯片侧表面具有关于所述半导体芯片的所述芯片后表面倾斜的倾斜表面,并且
其中,所述芯片后表面的宽度小于所述芯片顶表面的宽度。
22.根据权利要求21的半导体器件,
其中,所述半导体芯片的所述芯片侧表面由第一侧表面区域和第二侧表面区域二者形成,其中,所述第一侧表面区域被形成为更靠近所述芯片后表面而不是所述芯片顶表面,所述第二侧表面区域被形成为更靠近所述芯片顶表面而不是所述芯片后表面,并且
其中,在所述第一侧表面区域之上形成倾斜表面。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011247014A JP5833411B2 (ja) | 2011-11-11 | 2011-11-11 | 半導体装置およびその製造方法ならびに液晶表示装置 |
JP2011-247014 | 2011-11-11 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN103107131A CN103107131A (zh) | 2013-05-15 |
CN103107131B true CN103107131B (zh) | 2017-03-01 |
Family
ID=48280326
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201210446109.9A Expired - Fee Related CN103107131B (zh) | 2011-11-11 | 2012-11-09 | 半导体器件、制造半导体器件的方法以及液晶显示器 |
Country Status (4)
Country | Link |
---|---|
US (2) | US9224622B2 (zh) |
JP (1) | JP5833411B2 (zh) |
CN (1) | CN103107131B (zh) |
TW (1) | TWI562218B (zh) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5833411B2 (ja) * | 2011-11-11 | 2015-12-16 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法ならびに液晶表示装置 |
JP2015032661A (ja) * | 2013-08-01 | 2015-02-16 | ルネサスエレクトロニクス株式会社 | 半導体装置とその製造方法および半導体装置の実装方法 |
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TWI600125B (zh) * | 2015-05-01 | 2017-09-21 | 精材科技股份有限公司 | 晶片封裝體及其製造方法 |
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JP2010165963A (ja) * | 2009-01-19 | 2010-07-29 | Furukawa Electric Co Ltd:The | 半導体ウェハの処理方法 |
JP5833411B2 (ja) * | 2011-11-11 | 2015-12-16 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法ならびに液晶表示装置 |
-
2011
- 2011-11-11 JP JP2011247014A patent/JP5833411B2/ja not_active Expired - Fee Related
-
2012
- 2012-11-05 TW TW101141054A patent/TWI562218B/zh not_active IP Right Cessation
- 2012-11-05 US US13/668,893 patent/US9224622B2/en not_active Expired - Fee Related
- 2012-11-09 CN CN201210446109.9A patent/CN103107131B/zh not_active Expired - Fee Related
-
2015
- 2015-11-19 US US14/946,094 patent/US20160071769A1/en not_active Abandoned
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Also Published As
Publication number | Publication date |
---|---|
US20160071769A1 (en) | 2016-03-10 |
CN103107131A (zh) | 2013-05-15 |
JP2013104931A (ja) | 2013-05-30 |
JP5833411B2 (ja) | 2015-12-16 |
US20130120699A1 (en) | 2013-05-16 |
TWI562218B (en) | 2016-12-11 |
TW201330081A (zh) | 2013-07-16 |
US9224622B2 (en) | 2015-12-29 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
CB02 | Change of applicant information |
Address after: Tokyo, Japan Applicant after: Renesas Electronics Corporation Address before: Kanagawa, Japan Applicant before: Renesas Electronics Corporation |
|
COR | Change of bibliographic data | ||
GR01 | Patent grant | ||
GR01 | Patent grant | ||
CF01 | Termination of patent right due to non-payment of annual fee | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20170301 Termination date: 20191109 |