CN103066066A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN103066066A
CN103066066A CN2012100592664A CN201210059266A CN103066066A CN 103066066 A CN103066066 A CN 103066066A CN 2012100592664 A CN2012100592664 A CN 2012100592664A CN 201210059266 A CN201210059266 A CN 201210059266A CN 103066066 A CN103066066 A CN 103066066A
Authority
CN
China
Prior art keywords
circuit unit
chip
hole
output signal
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2012100592664A
Other languages
English (en)
Other versions
CN103066066B (zh
Inventor
杨亨均
李炯东
权容技
文英硕
金成旭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Priority to CN201610828758.3A priority Critical patent/CN107068661B/zh
Publication of CN103066066A publication Critical patent/CN103066066A/zh
Application granted granted Critical
Publication of CN103066066B publication Critical patent/CN103066066B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

本发明提供一种半导体装置，包括第一通孔和第二通孔、第一电路单元、第二电路单元、以及第三电路单元。所述第一通孔和第二通孔将第一芯片和第二芯片彼此电连接。所述第一电路单元被设置在所述第一芯片中，接收测试数据，且与所述第一通孔连接。所述第二电路单元被设置在所述第一芯片中，且与所述第二通孔和所述第一电路单元连接。所述第三电路单元被设置在所述第二芯片中，且与所述第一通孔连接。所述第一电路单元响应于第一控制信号而将其输出信号输出至所述第一通孔和所述第二电路单元中的一个。

Description

半导体装置
相关申请的交叉引用
本申请要求2011年10月18日向韩国知识产权局提交的韩国专利申请No.10-2011-0106159的优先权，其全部内容通过引用合并于此。
技术领域
本发明涉以及一种半导体装置，更具体而言，涉以及一种使用穿通通孔的3D(三维)半导体装置。
背景技术
为了改善半导体装置的集成度，已开发出3D(三维)半导体装置。3D半导体装置通常包括层叠并封装的多个芯片以增加集成度。在3D半导体装置中，因为垂直地层叠了两个或多个芯片，所以可以在相同的面积上实现最大的集成度。
可以应用各种方法来实现3D半导体装置。方法之一是，层叠具有相同结构的多个芯片，然后使用诸如金属线的导线将多个芯片彼此连接，使得所述多个芯片如同一个半导体装置来操作。
近年来，在本领域中已公开了TSV(穿通硅通孔)式半导体装置，其中穿通硅通孔被形成为贯穿多个层叠的芯片，使得所有的芯片彼此电连接。在TSV式半导体装置中，因为穿通硅通孔垂直地贯穿各个芯片以将各个芯片彼此电连接，所以相比于经由外围引线将各个芯片彼此连接的半导体装置而言可以有效地降低封装的面积。
TSV是通过在由电介质物质所定义的通孔洞中填充导电材料而形成的。因为半导体装置仅可在TSV正确形成时正常操作，所以在制造过程中要执行扫描测试以判断TSV是否正确地连接多个芯片。
图1是示出半导体装置的现有扫描测试方法的图。在图1中，半导体装置包括第一至第三芯片CHIP1、CHIP2和CHIP3。第一至第三芯片CHIP1、CHIP2和CHIP3经由第一TSV TSV1至第八TSV TSV8彼此电连接。第一芯片CHIP1和第二芯片CHIP2经由第一TSV TSV1至第四TSV TSV4彼此连接，而第二芯片CHIP2和第三芯片CHIP3经由第五TSV TSV5至第八TSV TSV8彼此连接。TSV的测试如下所述来执行。首先，将测试数据TD ATA施加至第一TSV TSV1。测试数据TDATA可以是预定的电压或电流。施加给第一TSV TSV1的测试数据TDATA顺序地经由第一TSV TSV1至第八TSV TSV8传送，如图1所示，最终，可以经由第四TSV TSV4输出测试输出信号TOU T。因此，通过测量经由第四TSV TSV4输出的输出信号的电流或电压，可以判断半导体装置中所包括的TSV是否正确地彼此连接。
发明内容
本文说明一种能够以多种方式形成扫描测试路径的半导体装置。
在本发明的一个实施例中，一种半导体装置包括：第一通孔和第二通孔，所述第一通孔和所述第二通孔将第一芯片和第二芯片彼此电连接；第一电路单元，所述第一电路单元被设置在所述第一芯片中，被配置为接收测试数据，且与所述第一通孔连接；第二电路单元，所述第二电路单元被设置在所述第一芯片中，且与所述第二通孔和所述第一电路单元连接；第三电路单元，所述第三电路单元设置在所述第二芯片中，且与所述第一通孔连接，其中，所述第一电路单元响应于第一控制信号而将所述第一电路单元的输出信号输出至所述第一通孔和所述第二电路单元中的一个。
在本发明的另一个实施例中，一种半导体装置包括：扫描电路模块，所述扫描电路模块包括接收部，所述接收部被配置为响应于第二控制信号而从设置在第一芯片中的另一电路单元的输出信号和设置在第二芯片中的电路单元的输出信号中的一个来产生输出信号；以及输出部，所述输出部被配置为响应于第一控制信号而将所述接收部的输出信号输出至设置在所述第一芯片中的又一电路单元和设置在第三芯片中的电路单元中的一个，其中，所述扫描电路模块被设置在所述第一芯片中。
一种半导体装置，包括：第一通孔，所述第一通孔将第一芯片和第二芯片电连接；第一电路单元，所述第一电路单元被设置在所述第一芯片中，且与所述第一通孔连接；第二电路单元，所述第二电路单元被设置在所述第一芯片中，其中，所述第一电路单元响应于第一控制信号而将输出信号输出至所述第一通孔和所述第二电路单元中的一个。
附图说明
以下结合附图描述本发明的特征、方面以及实施例，其中：
图1是示意性地示出根据现有技术的半导体装置的配置和扫描测试方法的图；
图2是示意性地示出根据本发明的一个实施例的半导体装置的配置的图；
图3是示意性地示出图2所示的第四电路单元的一个示例性实施例的配置的框图；
图4是示意性地示出根据本发明的另一个实施例的半导体装置的图，其中说明了多种测试路径；
图5是示意性地说明根据本发明的另一个实施例的系统级封装(system-in-package)的配置的图；以及
图6是示意性地说明根据本发明的另一个实施例的系统级封装的配置的图。
具体实施方式
以下将参考附图通过示例性实施例来说明根据本发明实施例的半导体装置。
图2是示意性地示出根据本发明的一个实施例的半导体装置的配置的图。在图2中，虽然半导体装置1被示例为包括两个芯片，但应注意，并非具体限制层叠的芯片数目。第一芯片CHIP1和第二芯片CHIP2层叠且构成单个半导体装置1。第一芯片CHIP1和第二芯片CHIP2可以通过第一穿通通孔VIA1和第二穿通通孔VIA2彼此电连接。
半导体装置1包括第一至第四电路单元110、120、130和140。第一电路单元110和第二电路单元120被设置在第一芯片CHIP1中，且第三电路单元130和第四电路单元140被设置在第二芯片CHIP2中。第一电路单元110和第二电路单元120可以接收测试数据。第一电路单元110和第二电路单元120可以从层叠在第一芯片CHIP1之下的芯片(例如，逻辑裸片)(未示出)接收测试数据，或者第一电路单元110和第二电路单元120可以从测试控制单元接收测试数据。以下将详细说明。
第一电路单元110经由第一穿通通孔VIA1与第三电路单元130连接。第二电路单元120与第一电路单元110连接，且第二电路单元120还经由第二穿通通孔VIA2与第四电路单元140连接。第三电路单元130经由第一穿通通孔VIA1与第一电路单元110连接，且第三电路单元130还与第四电路单元140连接。同时，第三电路单元130可以经由第三穿通通孔VIA3与设置于层叠在第二芯片CHIP2上的另一个芯片(未示出)中的电路单元连接。第四电路单元140与第三电路单元130连接，且第四电路单元140还经由第二穿通通孔VIA2与第二电路单元120连接。同时，第四电路单元140可以经由第四穿通通孔VIA4与设置于层叠在第二芯片CHIP2上的芯片中的另一个电路单元连接。
第一电路单元110被配置为接收输入信号112并产生输出信号114。输入信号112可以是测试数据。第一电路单元110响应于第一控制信号而将第一电路单元110的输出信号114输出至第二电路单元120和第一穿通通孔VIA1中的一个。
第二电路单元120被配置为接收第一电路单元110的输出信号114，并产生输出信号124。第二电路单元120响应于第一控制信号而将第二电路单元120的输出信号124输出至第二穿通通孔VIA2和设置在第一芯片CHIP1中的另一个电路单元(未示出)中的一个。此外，第二电路单元120可以响应于输出使能信号而将第二电路单元120的输出信号124输出至测试控制单元。第二电路单元120可以响应于第二控制信号而接收第一电路单元110的输出信号114和输入信号122中的一个。输入信号122可以是测试数据。
第三电路单元130被配置为经由第一穿通通孔VIA1接收第一电路单元110的输出信号114，并产生输出信号134。第三电路单元130响应于第一控制信号而将第三电路单元130的输出信号134输出至第四电路单元140和第三穿通通孔VIA3中的一个。第三电路单元130可以响应于第三控制信号而接收输入信号132，而不是经由第一穿通通孔VIA1接收第一电路单元110的输出信号114。输入信号132可以是测试数据。半导体装置1还可以包括第五穿通通孔VIA5，第五穿通通孔VIA5将第一芯片CHIP1和第二芯片CHIP2彼此电连接。第三电路单元130可以经由第五穿通通孔VIA5接收输入信号132。或者，第三电路单元130可以经由设置在第二芯片CHIP2中的测试控制单元来接收输入信号132。以下将详细说明。
第四电路单元140被配置为响应于第二控制信号而经由第二穿通通孔VIA2接收第二电路单元120的输出信号124或第三电路单元130的输出信号134，并产生输出信号144。第四电路单元140响应于第一控制信号而将第四电路单元140的输出信号144输出至第四穿通通孔VIA4或设置在第二芯片CHIP2中的另一个电路单元中的一个。另外，第四电路单元140可以响应于输出使能信号而将其输出信号144输出至测试控制单元。
测试控制单元可以设置在相对于第一芯片CHIP1和第二芯片CHIP2所层叠的另一个芯片中。在此情况下，测试控制单元可以经由穿通通孔将测试所需的测试数据和/或控制信号传送至第一至第四电路单元110、120、130和140。另外，测试控制单元可以分别设置在第一芯片CHIP1和第二芯片CHIP2中。当测试控制单元分别设置在第一芯片CHIP1和第二芯片CHIP2中时，半导体装置1可以被配置为不包括第五穿通通孔VIA5。
第二电路单元120和第四电路单元140可以将其各自的输出信号124和144输出至测试控制单元。也就是说，第二电路单元120和第四电路单元140可以将其各自的输出信号124和144输出至与其连接的电路单元或输出至测试控制单元。经由前述的配置，根据本发明的一个实施例的半导体装置可以具有各种扫描测试路径。
图3是示意性地示出图2所示的第四电路单元的一个示例性实施例的配置的框图。在图3中，第四电路单元140包括接收部310和输出部320。接收部310可以接收输出信号Precell或接收输出信号PreVIA，所述输出信号Precell是从设置在与第四电路单元140同一个芯片中的前一级的电路单元输出的，所述输出信号PreVIA是从设置在与第四电路单元140的芯片不同的另一个芯片中的电路单元输出的，其中所述另一个芯片经由穿通通孔与第四电路单元140的芯片连接。接收部310可以接收响应于第二控制信号CON2所传送的输出。接收部310被配置为接收前一级的电路单元的输出信号Precell和另一个芯片的电路单元的输出信号PreVIA 中的一个，并产生输出信号144。换言之，如从图2可以看出，接收部310接收第三电路单元130的输出信号134或经由第二穿通通孔VIA2接收第二电路单元120的输出信号124，并产生第四电路单元140的输出信号144。另外，接收部310接收响应于第三控制信号CON3所传送的测试数据TDATA，并产生第四电路单元140的输出信号144。即，接收部310可以不是响应于第三控制信号CON3而接收前一级的电路单元的输出信号Precell和经由穿通通孔所传送的输出信号PreVIA，而可以是从测试数据TD ATA产生第四电路单元140的输出信号144。接收部310可以由寄存器电路实施，并可以以各种方式配置成例如包括MUX(多路复用器)和/或触发器。
输出部320可以将第四电路单元140的输出信号144输出至设置在同一个芯片中的另一个电路单元Nextcell、或设置在另一个芯片中且经由穿通通孔与输出部320连接的另一个电路单元NextVIA。输出部320可以响应于第一控制信号CON1将输出信号144输出。输出部320也可以由寄存器电路实施，并可以以各种方式配置成例如包括MUX和/或触发器。
在图3中，第四电路单元140还可以包括正常操作部330。正常操作部330可以响应于测试控制信号EXTEST而将经由输入测试数据TDATA的引脚所输入的信号输出至核心电路CORE。半导体装置1针对测试操作而具有专用于仅接收测试数据TDATA的单独引脚是低效率的。因此，可以经由已设置用于接收半导体装置的正常操作所需的信号的引脚来输入测试数据TDATA。半导体装置1在测试操作中可以经由所述引脚来接收测试数据TDATA，且在正常操作中可以经由所述引脚来接收正常操作所需的信号。正常操作部330可以响应于指示半导体装置1是否执行测试操作的测试控制信号EXTEST而选择性将经由引脚输入的信号输出至核心电路CORE。
在图3中，第四电路单元140还包括测试输出部340。测试输出部340响应于输出使能信号OE而将第四电路单元140的输出信号144作为测试输出信号TOUT输出至测试控制单元。
图2的第一电路单元110至第三电路单元130可以具有与第四电路单元140相同的配置。因此，第一电路单元110至第四电路单元140可以选择性地从设置在同一个芯片中的前一级的电路单元、与其它芯片连接的穿通通孔、以及测试控制单元接收输入信号。另外，第一电路单元110至第四电路单元140可以选择性地将输出信号输出到设置在同一个芯片中的前一级的电路单元、其它芯片连接的穿通通孔以及测试控制单元。因此，在一个实施例中半导体装置可以利用电路单元110至140形成各种扫描测试路径。
图4是示意性地示出根据本发明的另一个实施例的半导体装置的图，其中说明了各种测试路径。在图4中，为了详细解释各种测试路径，示出层叠第一至第三芯片CHIP11、CHIP12和CHIP13构成单个半导体装置。第一芯片CHIP11包括第一电路单元410和第二电路单元420，第二芯片CHIP12包括第三电路单元430和第四电路单元440，第三芯片CHIP13包括第五电路单元450和第六电路单元460。第一至第六电路单元410、420、430、440、450和460可以接收设置在同一个芯片中的前一级的电路单元的输出，或可以接收设置在其它芯片中的电路单元的输出，其中从其它芯片接收的输出是经由穿通通孔来接收的。此外，第一至第六电路单元410、420、430、440、450和460可以将其输出信号输出至设置在同一个芯片中的下一级的电路单元，或可以将其输出信号输出至设置在其它芯片中的电路单元，其中传送给其它芯片的输出是经由穿通通孔来传送的。此外，第一至第六电路单元410、420、430、440、450和460可以将其输出信号输出至测试控制单元。
半导体装置2可以通过包括第一至第六电路单元410、420、430、440、450和460来形成各种测试路径。在根据现有技术的半导体装置中，当第一穿通通孔VIA11中发生故障时，不能测试第二穿通通孔VIA12至第四穿通通孔VIA14是否发生故障。也就是说，在现有半导体装置中，因为如图1所示形成单个测试路径，所以当第一穿通通孔VIA11中发生故障时，无法获得关于第二穿通通孔VIA12至第四穿通通孔VIA14中是否发生故障的测试结果。此外，如果第一穿通通孔VIA11中发生故障，可能不能测试在第二穿通通孔VIA12至第四穿通通孔VIA14中是否发生故障。然而，在半导体装置2中，即使在第一穿通通孔VIA11中发生故障时，也可以检查在第二穿通通孔VIA12至第四穿通通孔VIA14中是否发生故障。例如，如果在第一穿通通孔VIA11中发生故障，则第二电路单元420可能不能接收第一电路单元410的输出信号，但可以接收测试数据并产生输出信号。此外，通过经由第二穿通通孔VIA12将第二电路单元420的输出信号输出至第四电路单元440，可以测试在第二穿通通孔VIA12中是否发生故障。同样地，第三电路单元430可能不能接收第一电路单元410的输出信号，但可以接收测试数据并产生输出信号。此外，通过经由第三穿通通孔VIA13将第三电路单元430的输出信号输出至第五电路单元450，可以测试在第三穿通通孔VIA13中是否发生故障。
第三电路单元430可以将其输出信号输出至第四电路单元440，且第四电路单元440可以经由第四穿通通孔VIA14将其输出信号输出至第六电路单元460，并测试在第四穿通通孔VIA14中是否发生故障。因为半导体装置2具有在同一个芯片中彼此连接的多个电路单元，从而测试路径可以被形成为依次经过所述多个电路单元，因此可以形成各种测试路径。例如，可以形成从第一电路单元410延伸至第二电路单元420的测试路径，可以形成从第一电路单元410经由第一穿通通孔VIA11延伸至第三电路单元430和/或第四电路单元440的测试路径，以及可以形成从第一电路单元410经由第一穿通通孔VIA11、第三电路单元430以及第三穿通通孔VIA13延伸至第五电路单元450和/或第六电路单元460的测试路径。另外，可以形成从第一电路单元410经由第一穿通通孔VIA11、第三电路单元430、第四电路单元440以及第四穿通通孔VIA14延伸至第六电路单元460的测试路径。因此，半导体装置2可以形成实线所表示的沿水平方向的测试路径，并可以形成虚线所表示的沿垂直方向的测试路径。因此，通过形成各种测试路径，可以对半导体装置2中所包括的所有的穿通通孔执行测试。另外，因为可以通过绕过故障的穿通通孔而形成测试路径，所以可以执行准确且可靠的测试。
图5是示意性地说明根据本发明的另一个实施例的系统级封装(system-in-packagc)的配置的图。在图5中，系统级封装3包括内部控制器510、半导体装置520、转接器530、以及封装基板540。转接器530包括用于外部控制器550与内部控制器510之间的通信、内部控制器510与半导体装置520之间的通信、以及外部控制器550与半导体装置520之间的通信的通道。在图5中，半导体装置520包括经由穿通通孔VIA21和VIA22连接的逻辑裸片Logic Die和层叠裸片Stack Die。测试控制单元521被设置在逻辑裸片Logic Die中。用于测试的测试数据和/或控制信号可以从外部控制器550经由分接头(tap)TAP而输入系统级封装3，且信号可以经由形成在转接器530中的分接头总线TAP BUS而传送至测试控制单元521。测试控制单元521可以将测试数据和/或控制信号提供给设置在层叠晶片Stack Die中的电路单元522至525。因此，如以上参考图2至图4所述的，可以执行半导体装置520的测试。另外，测试控制单元521可以接收从电路单元522至525输出的测试输出信号，并经由分接头TAP将测试输出信号输出至外部控制器550。因此，可以在外部检查测试结果。测试控制单元520包括例如(但不限于)用作标准接口电路的IEEE 1149.1。
图6是示意性地说明根据本发明的另一个实施例的系统级封装的配置的图。在图6中，与图5所示的测试控制单元521不同，系统级封装4包括主控制单元621和子控制单元622至625。主控制单元621被配置为与外部控制器650通信，并且控制子控制单元622至625。子控制单元622至625被设置在各个层叠晶片Stack Die中，并提供设置在层叠晶片Stack Die中的用于测试电路单元626至629的控制信号。主控制单元621包括例如(但不限于)IEEE 1149.1，且子控制单元622至625可以包括IEEE 1500。
虽然以上已经描述了某些实施例，但本领域的技术人员会理解这些描述的实施例仅是示例性的。因此，本文所述的半导体存储装置不应当限于描述的实施例。确切地说，本文所述的半导体存储装置应当仅根据所附权利要求书并结合以上说明书和附图来限定。

Claims (20)

1.一种半导体装置，包括：
第一通孔和第二通孔，所述第一通孔和所述第二通孔将第一芯片和第二芯片彼此电连接；
第一电路单元，所述第一电路单元被设置在所述第一芯片中，被配置为接收测试数据，且与所述第一通孔连接；
第二电路单元，所述第二电路单元被设置在所述第一芯片中，且与所述第二通孔和所述第一电路单元连接；
第三电路单元，所述第三电路单元被设置在所述第二芯片中，且与所述第一通孔连接，
其中，所述第一电路单元响应于第一控制信号而将所述第一电路单元的输出信号输出至所述第一通孔和所述第二电路单元中的一个。
2.如权利要求1所述的半导体装置，其中，所述第二电路单元响应于所述第一控制信号而将通过接收所述第一电路单元的输出信号所产生的输出信号输出至所述第二通孔。
3.如权利要求2所述的半导体装置，其中，所述第二电路单元响应于第二控制信号来接收所述测试数据而不是接收所述第一电路单元的输出信号，并且产生输出信号。
4.如权利要求3所述的半导体装置，其中，所述第三电路单元响应于所述第二控制信号而经由所述第一通孔接收所述第一电路单元的输出信号，并且产生输出信号。
5.如权利要求1所述的半导体装置，还包括：
第四电路单元，所述第四电路单元被设置在所述第二芯片中，且与所述第二通孔和所述第三电路单元连接，
其中，所述第三电路单元响应于所述第一控制信号而将所述第三电路单元的输出信号输出至所述第四电路单元和第三通孔中的一个，所述第三通孔将所述第二芯片与层叠在所述第二芯片上的另一个芯片连接。
6.如权利要求5所述的半导体装置，其中，所述第四电路单元响应于所述第二控制信号而接收所述第二电路单元的输出信号和所述第三电路单元的输出信号中的一个，并产生输出信号，所述第二电路单元的输出信号是经由所述第二通孔传送的。
7.如权利要求6所述的半导体装置，其中，所述第四电路单元响应于所述第一控制信号而将所述第四电路单元的输出信号输出至第四通孔，所述第四通孔将所述第二芯片与另一个芯片连接。
8.如权利要求1所述的半导体装置，还包括：
第五通孔，所述第五通孔将所述第一芯片和所述第二芯片彼此电连接，且被配置为传送所述测试数据，
其中，所述第三电路单元响应于第三控制信号而经由所述第五通孔接收所述测试数据。
9.一种半导体装置，包括：
扫描电路模块，所述扫描电路模块包括：
接收部，所述接收部被配置为响应于第二控制信号而从设置在第一芯片中的另一个电路单元的输出信号和设置在第二芯片中的电路单元的输出信号中的一个来产生输出信号；以及
输出部，所述输出部被配置为响应于第一控制信号而将所述接收部的输出信号输出至设置在所述第一芯片中的又一个电路单元和设置在第三芯片中的电路单元中的一个，
其中，所述扫描电路模块被设置在所述第一芯片中。
10.如权利要求9所述的半导体装置，其中，所述接收部响应于第三控制信号来接收测试数据，而不是接收设置在所述第一芯片中的所述另一个电路单元的输出信号以及设置在所述第二芯片中的所述电路单元的输出信号。
11.如权利要求10所述的半导体装置，其中，所述扫描电路模块还包括：
正常操作部，所述正常操作部被配置为响应于区分所述半导体装置的测试操作和正常操作的测试控制信号而将所述测试数据的输入传送至核心电路。
12.如权利要求11所述的半导体装置，其中，所述扫描电路模块还包括：
测试控制部，所述测试控制部被配置为与外部控制器通信，并提供所述第一控制信号至所述第三控制信号、所述测试数据和所述测试控制信号。
13.如权利要求12所述的半导体装置，其中，所述扫描电路模块还包括：
测试输出部，所述测试输出部被配置为响应于输出使能信号而将所述接收部的输出信号输出至所述测试控制部。
14.如权利要求9所述的半导体装置，其中，所述扫描电路模块经由通孔与设置在所述第二芯片中的所述电路单元电连接，由所述扫描电路模块接收的设置在所述第二芯片中的所述电路单元的输出信号具有关于在所述通孔中是否发生故障的信息。
15.如权利要求9所述的半导体装置，其中，所述扫描电路模块经由通孔与设置在所述第三芯片中的所述电路单元电连接，由设置在所述第三芯片中的所述电路单元接收的所述扫描电路模块的输出具有关于在所述通孔中是否发生故障的信息。
16.一种半导体装置，包括：
第一通孔，所述第一通孔将第一芯片和第二芯片电连接；
第一电路单元，所述第一电路单元被设置在所述第一芯片中，且与所述第一通孔连接；以及
第二电路单元，所述第二电路单元被设置在所述第一芯片中，
其中，所述第一电路单元响应于第一控制信号而将输出信号输出至所述第一通孔和所述第二电路单元中的一个。
17.如权利要求16所述的半导体装置，其中，所述第二电路单元响应于所述第一电路单元的输出信号的接收而将输出信号输出，其中，所述第二电路单元将所述输出信号输出至第二通孔，所述第二通孔与所述第二电路单元连接且将所述第一芯片和所述第二芯片电连接。
18.如权利要求17所述的半导体装置，其中，所述第二电路单元响应于第二控制信号接收测试数据而不是接收所述第一电路单元的输出信号，其中，所述测试数据响应于所述第二控制信号而被传送。
19.如权利要求18所述的半导体装置，还包括第三电路单元，所述第三电路单元设置在所述第二芯片中且与所述第一通孔连接，其中，所述第三电路单元响应于所述第二控制信号经由所述第一通孔接收所述第一电路单元的输出信号，并产生输出信号。
20.如权利要求19所述的半导体装置，还包括：
第四电路单元，所述第四电路单元被设置在所述第二芯片中，且与所述第二通孔和所述第三电路单元连接，
其中，所述第三电路单元响应于所述第一控制信号而将所述第三电路单元的输出信号输出至所述第四电路单元和第三通孔中的一个，所述第三通孔将所述第二芯片和层叠在所述第二芯片上的另一个芯片连接。
CN201210059266.4A 2011-10-18 2012-03-08 半导体装置 Active CN103066066B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610828758.3A CN107068661B (zh) 2011-10-18 2012-03-08 半导体装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020110106159A KR20130042076A (ko) 2011-10-18 2011-10-18 반도체 장치
KR10-2011-0106159 2011-10-18

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN201610828758.3A Division CN107068661B (zh) 2011-10-18 2012-03-08 半导体装置

Publications (2)

Publication Number Publication Date
CN103066066A true CN103066066A (zh) 2013-04-24
CN103066066B CN103066066B (zh) 2017-03-01

Family

ID=48085390

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201610828758.3A Active CN107068661B (zh) 2011-10-18 2012-03-08 半导体装置
CN201210059266.4A Active CN103066066B (zh) 2011-10-18 2012-03-08 半导体装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201610828758.3A Active CN107068661B (zh) 2011-10-18 2012-03-08 半导体装置

Country Status (5)

Country Link
US (1) US8618541B2 (zh)
JP (1) JP2013088426A (zh)
KR (1) KR20130042076A (zh)
CN (2) CN107068661B (zh)
TW (1) TWI545713B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104600658A (zh) * 2013-10-31 2015-05-06 通用电气公司 电力分配系统和测试电力分配系统的方法
CN109860121A (zh) * 2017-11-30 2019-06-07 长鑫存储技术有限公司 一种半导体封装结构及其接口功能切换方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101955212B1 (ko) * 2012-01-06 2019-05-30 에스케이하이닉스 주식회사 반도체 장치
KR101902938B1 (ko) * 2012-02-14 2018-11-13 에스케이하이닉스 주식회사 반도체 집적회로
US9478502B2 (en) * 2012-07-26 2016-10-25 Micron Technology, Inc. Device identification assignment and total device number detection
KR20140080894A (ko) * 2012-12-20 2014-07-01 에스케이하이닉스 주식회사 반도체 장치 및 이를 이용한 테스트 방법
KR102146470B1 (ko) * 2014-01-17 2020-08-21 에스케이하이닉스 주식회사 실리콘 관통 비아를 갖는 반도체 장치
KR102165233B1 (ko) * 2014-07-10 2020-10-13 에스케이하이닉스 주식회사 복수 채널을 구비하는 반도체 장치 및 시스템
KR102338266B1 (ko) * 2015-09-15 2021-12-16 에스케이하이닉스 주식회사 메모리 네트워크 및 이를 포함하는 시스템

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090141827A1 (en) * 2007-11-30 2009-06-04 Nec Corporation Data transfer between chips in a multi-chip semiconductor device with an increased data transfer speed
CN101630672A (zh) * 2008-07-17 2010-01-20 东部高科股份有限公司 半导体芯片及半导体芯片堆叠式封装
US20110057819A1 (en) * 2009-09-10 2011-03-10 Elpida Memory, Inc. Semiconductor device having plural semiconductor chips laminated to each other
US20110110064A1 (en) * 2009-11-12 2011-05-12 International Business Machines Corporation Integrating Circuit Die Stacks Having Initially Identical Dies Personalized With Fuses

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4063796B2 (ja) * 2004-06-30 2008-03-19 日本電気株式会社 積層型半導体装置
CN101248363B (zh) * 2005-08-23 2012-01-18 日本电气株式会社 半导体器件、半导体芯片、芯片间互连测试方法以及芯片间互连切换方法
US7410884B2 (en) * 2005-11-21 2008-08-12 Intel Corporation 3D integrated circuits using thick metal for backside connections and offset bumps
US7816934B2 (en) * 2007-10-16 2010-10-19 Micron Technology, Inc. Reconfigurable connections for stacked semiconductor devices
US8503186B2 (en) * 2009-07-30 2013-08-06 Megica Corporation System-in packages
KR101019991B1 (ko) * 2009-09-30 2011-03-09 주식회사 하이닉스반도체 반도체 장치 및 그 제어 방법
EP2372379B1 (en) * 2010-03-26 2013-01-23 Imec Test access architecture for TSV-based 3D stacked ICS

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090141827A1 (en) * 2007-11-30 2009-06-04 Nec Corporation Data transfer between chips in a multi-chip semiconductor device with an increased data transfer speed
CN101630672A (zh) * 2008-07-17 2010-01-20 东部高科股份有限公司 半导体芯片及半导体芯片堆叠式封装
US20110057819A1 (en) * 2009-09-10 2011-03-10 Elpida Memory, Inc. Semiconductor device having plural semiconductor chips laminated to each other
US20110110064A1 (en) * 2009-11-12 2011-05-12 International Business Machines Corporation Integrating Circuit Die Stacks Having Initially Identical Dies Personalized With Fuses

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104600658A (zh) * 2013-10-31 2015-05-06 通用电气公司 电力分配系统和测试电力分配系统的方法
CN104600658B (zh) * 2013-10-31 2019-07-09 通用电气公司 电力分配系统和测试电力分配系统的方法
CN109860121A (zh) * 2017-11-30 2019-06-07 长鑫存储技术有限公司 一种半导体封装结构及其接口功能切换方法
CN109860121B (zh) * 2017-11-30 2020-09-25 长鑫存储技术有限公司 一种半导体封装结构及其接口功能切换方法

Also Published As

Publication number Publication date
JP2013088426A (ja) 2013-05-13
KR20130042076A (ko) 2013-04-26
CN107068661B (zh) 2019-08-20
CN103066066B (zh) 2017-03-01
US8618541B2 (en) 2013-12-31
CN107068661A (zh) 2017-08-18
TWI545713B (zh) 2016-08-11
US20130092936A1 (en) 2013-04-18
TW201318133A (zh) 2013-05-01

Similar Documents

Publication Publication Date Title
CN103066066A (zh) 半导体装置
CN102956271B (zh) 基于宽i/o dram的2.5d/3d系统芯片的dram修复架构
CN108511008A (zh) 层叠式半导体器件
US8956889B2 (en) Method of testing through silicon VIAS (TSVs) of three dimensional integrated circuit (3DIC)
KR101977699B1 (ko) 멀티 칩 반도체 장치 및 그것의 테스트 방법
KR20130044048A (ko) 반도체 웨이퍼 및 이를 이용한 스택 패키지 제조방법
CN107431061A (zh) 用于多裸片封装中通信的方法和电路
KR102449022B1 (ko) 적층형 반도체 메모리 및 이를 포함하는 반도체 시스템
KR20100105499A (ko) 집적 회로 병렬 테스트 방법, 장치 및 시스템
CN102103185A (zh) 用于测量芯片间信号的方法和装置
EP2790027B1 (en) Two-step interconnect testing of semiconductor dies
KR101094945B1 (ko) 반도체 장치 및 이의 프로브 테스트 방법
CN104733050A (zh) 半导体芯片、包括其的层叠芯片及其测试方法
CN103778966B (zh) 堆叠芯片模块及其制造和维修方法
CN108351378A (zh) 测试多个裸片的系统及方法
TW201532160A (zh) 用以使用暫時性犧牲接合墊測試半導體晶圓之方法
KR20170034178A (ko) 반도체 패키지 장치
CN106771950A (zh) 一种用于晶圆的测试系统及其测试方法
Xie et al. Yield-aware time-efficient testing and self-fixing design for TSV-based 3D ICs
CN206292349U (zh) 一种用于晶圆的测试系统
US9726722B1 (en) Systems and methods for automatic test pattern generation for integrated circuit technologies
KR20160068546A (ko) 반도체 장치의 입력 회로 및 이를 이용한 반도체 시스템
US20160223612A1 (en) Ieee 1149.1 standard based testing methods used in packaging
CN115547404A (zh) 用于先进封装mram存储器的测试架构及方法
Lee et al. A novel DFT architecture for 3DIC test, diagnosis and repair

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant