CN103050545A - Tvs二极管及其制作方法 - Google Patents

Tvs二极管及其制作方法 Download PDF

Info

Publication number
CN103050545A
CN103050545A CN2011103129203A CN201110312920A CN103050545A CN 103050545 A CN103050545 A CN 103050545A CN 2011103129203 A CN2011103129203 A CN 2011103129203A CN 201110312920 A CN201110312920 A CN 201110312920A CN 103050545 A CN103050545 A CN 103050545A
Authority
CN
China
Prior art keywords
epitaxial
substrate
doped region
tvs diode
epitaxial loayer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2011103129203A
Other languages
English (en)
Inventor
纪刚
顾建平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Will Semiconductor Ltd
Original Assignee
Will Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Will Semiconductor Ltd filed Critical Will Semiconductor Ltd
Priority to CN2011103129203A priority Critical patent/CN103050545A/zh
Publication of CN103050545A publication Critical patent/CN103050545A/zh
Pending legal-status Critical Current

Links

Images

Landscapes

  • Electrodes Of Semiconductors (AREA)

Abstract

本发明公开了一种TVS二极管的制作方法包括以下步骤:提供包括N+型衬底和N-外延层的N+/N-外延衬底;在该N-外延层的表面中形成P+掺杂区域;在该N-外延层表面形成钝化层;在该N+/N-外延衬底的背面淀积金属金层形成阴电极;进行金属金的热扩散,使金属金层中的金属金从该N+/N-外延衬底的底部渗入至N+/N-外延衬底的内部,并扩散到PN结的周围以在该N+/N-外延衬底的内部形成金的替位掺杂区域;在该N-外延层的表面形成阳电极,其中该阳电极形成于该N-外延层的表面上与该P+掺杂区域相对应的位置。本发明还公开了一种TVS二极管。本发明将背面掺金工艺放至铝金属工艺前面,使一定浓度的金原子经热扩散进入硅衬底并替位硅原子形成复合中心,提高了TVS二极管的开关速度。

Description

TVS二极管及其制作方法
技术领域
本发明涉及一种TVS二极管及其制作方法,特别是涉及一种快恢复TVS二极管及其制作方法。
背景技术
瞬态(瞬变)电压抑制二级管,即TVS(Transient Voltage Suppressor)二极管大量使用在各种电子电路系统中,其与电阻、电容等元器件配合,以作为瞬态高压抑制保护的用途。随着电子电路系统的开关频率越来越高,要求与之配套的TVS也应具有快的开关速度,以保证电路不会因TVS低的开关速度而影响整个电子电路系统的性能。
要获得快开关速度的TVS二极管,一般方法是在二极管pn结附近引入复合中心,这样在二极管开关转换过程可以加快少子的复合,提高开关速度。金是一种可供选择的材料,引入金原子替位硅原子后,可产生深能级复合中心,减小少子寿命,并且金原子的浓度越高,复合中心越多,二极管的开关速地也相应提高。在制造工艺上,一般采用背面掺金金工艺的方法。
目前TVS二极管制造工艺中采用的背面掺金工艺,具体流程实例如下:
首先是硅片制备(以N+型衬底为例),接着生长N-型外延层,然后N型外延层上局部P+掺杂(构成pn结),之后在N-型外延层上淀积金属铝,光刻铝层形成TVS的阳电极,阳电极制作完毕之后进行硅片的表面钝化以及硅片的背面减薄,之后在硅片的背面淀积金属金层、金原子扩散形成复合中心,以及最后在硅片背面形成TVS的阴电极。
从上述的现有工艺流程上可以看出,背金工艺的金属金层的淀积和金热扩散步骤是在淀积金属铝形成阳电极的工艺之后进行的,为避免高温对铝层影响,一般金的热扩散温度不会高于450℃。
然而,要使背金原子进入硅片中,穿越相对较厚的硅衬底,再扩散到外延层上PN结附近,并且同时还要保证一定的金的掺杂浓度,除了对硅片背面进行厚度减薄外,金热扩散的温度一般不应低于750℃。
因此目前TVS工艺的金的热扩散温度偏低,金原子难以有效扩散到二极管的PN结附近形成复合中心,由此造成了制作所得的TVS二极管的开关速度提高不明显。
发明内容
本发明要解决的技术问题是为了克服现有技术中金的热扩散温度偏低、金原子难以有效扩散到二极管的PN结附近形成复合中心、TVS二极管的开关速度提高不明显的缺陷,提供一种复合中心较多、开关速度较快的TVS二极管及其制作方法。
本发明是通过下述技术方案来解决上述技术问题的:
一种TVS二极管的制作方法,其特点在于,其包括以下步骤:
S1、提供一N+/N-外延衬底,其中该N+/N-外延衬底包括N+型衬底和位于该N+型衬底表面上的N-外延层;
S2、在该N-外延层的表面中形成P+掺杂区域;
S3、在该N-外延层的表面形成钝化层;
S4、在该N+/N-外延衬底的背面淀积金属金层形成阴电极;
S5、进行金属金的热扩散,使金属金层中的金属金从该N+/N-外延衬底的底部渗入至该N+/N-外延衬底的内部,并扩散到由该P+掺杂区域以及该N-外延层所形成的PN结的周围,以在该N+/N-外延衬底的内部形成金的替位掺杂区域;
S6、在该N-外延层的表面形成阳电极,其中该阳电极形成于该N-外延层的表面上与该P+掺杂区域相对应的位置,
其中,所述的N型替换为P型时,P同时替换为N。
优选地,步骤S1中提供的该N+型衬底的厚度为650-750μm,和/或该N+型衬底的电阻率为0.03-0.07ohm·cm,和/或该N+型衬底的掺杂浓度为1.32E17-5.63E17/cm3,和/或该N-外延层的厚度为2-5um,和/或该N-外延层的电阻率为1-5ohm·cm,和/或该N-外延层的掺杂浓度为8.9E14/cm3-4.8E15/cm3。其中,可以购买市售的N+/N-外延衬底,例如晶向为<100>的外延片,也可以通过在N型衬底的表面生长N-外延层自行制备该N+/N-外延衬底。
优选地,步骤S2还包括以下步骤:
S21、在该N-外延层的表面上形成第一掩膜,其中未被该第一掩膜覆盖的区域为第一开放区域,例如采用掩模板作为该第一掩膜;
S22、加速P型离子并通过离子注入的方式将该P型离子从该第一开放区域注入至该N-外延层中;
S23、去除该第一掩膜,并对步骤S22中的离子注入区域进行热处理,激活并推进该P型离子以形成该P+掺杂区域。
优选地,其中,
步骤S21中通过光刻方式形成该第一掩膜,其中该第一掩膜为厚度为2-3um的光刻胶,和/或,
步骤S22中该P型离子被加速至60Kev-120Kev,其中该P型离子的掺杂剂量为1E15-1E16/cm2,由此形成的P+掺杂区域的方块电阻为5-30ohm/□,该P+掺杂区域的深度为1-3um,和/或,
步骤S23中热处理的温度为1100-1200℃,热处理时间为60-120分钟。
优选地,步骤S3中通过CVD(化学气相淀积)方式形成厚度为3-5um的钝化层,其中该钝化层为二氧化硅薄膜。
优选地,步骤S3之后、步骤S4之前还包括以下步骤:
SP、通过机械减薄将该N+型衬底的厚度减薄至250-300um。该N+型衬底被减薄后,金原子就更容易扩散,并且在热扩散的同时还能保证一定的浓度。
优选地,步骤S4中淀积的金属金层的厚度为
Figure BSA00000592243600041
优选地,步骤S5中金属金的热扩散温度为750-1000℃。
优选地,步骤S6还包括以下步骤:
S61、在与该P+掺杂区域相对应的该钝化层中形成接触孔;
S62、在该接触孔中淀积金属铝或者铝硅铜合金;
S63、刻蚀该金属铝或者铝硅铜合金以形成该阳电极。
优选地,其中,
步骤S61中通过光刻方式形成该接触孔,和/或,
步骤S62中采用PVD(Physical Vapor Deposition,物理气相淀积)方式淀积厚度为2.5-4.0um的金属铝或者铝硅铜合金,和/或,
步骤S63中采用光刻刻蚀该金属铝或者铝硅铜合金以形成该阳电极,例如淀积光刻胶并形成一第二掩膜,未被该第二掩膜覆盖的区域为第二开放区域,随后将第二开放区域的金属铝或者铝硅铜合金刻蚀去除,使得最终形成的阳电极的宽度与该P+掺杂区域的宽度相适应。
本发明还提供一种TVS二极管,其特点在于,其包括:
一N+/N-外延衬底,其中该N+/N-外延衬底包括N+型衬底和位于该N+型衬底表面上的N-外延层;
位于该N-外延层的表面中的P+掺杂区域;
位于该N-外延层的表面上的钝化层;
位于该N+/N-外延衬底的背面的阴电极,该阴电极为金属金;
位于该N-外延层的表面上的阳电极,其中该阳电极位于该N-外延层的表面上与该P+掺杂区域相对应的位置;
形成于该N+/N-外延衬底的内部的金的替位掺杂区域,该金的替位掺杂区域是通过金属金的热扩散,使金属金从该N+/N-外延衬底的底部渗入至该N+/N-外延衬底的内部,并扩散到由该P+掺杂区域以及该N-外延层所形成的PN结的周围形成的,
其中,所述的N型替换为P型时,P同时替换为N。
优选地,该N+型衬底的厚度为250-300μm,和/或该N+型衬底的电阻率为0.03-0.07ohm·cm,和/或该N+型衬底的掺杂浓度为1.32E17-5.63E17/cm3,和/或该N-外延层的厚度为2-5um,和/或该N-外延层的电阻率为1-5ohm·cm,和/或该N-外延层的掺杂浓度为8.9E14/cm3-4.8E15/cm3。其中,可以购买市售的N+/N-外延衬底,例如晶向为<100>的外延片,也可以通过在N型衬底的表面生长N-外延层自行制备该N+/N-外延衬底。
优选地,该N+/N-外延衬底的晶向为<100>。
优选地,该P+掺杂区域的方块电阻为5-30ohm/□,该P+掺杂区域的深度为1-3um。
优选地,该钝化层的厚度为3-5um,其中该钝化层为二氧化硅薄膜。
优选地,作为阴电极的金属金的厚度为
Figure BSA00000592243600051
优选地,与该P+掺杂区域相对应的该钝化层中还包括接触孔,该阳电极通过该接触孔与该P+掺杂区域连接。
优选地,该阳电极为厚度为2.5-4.0um的金属铝或者铝硅铜合金。
优选地,该TVS二极管的开关速度小于等于1us。
只需要在上述过程中,调换衬底材料和离子注入掺杂的杂质材料,则该方法同样适用于P型衬底的TVS二极管的制作,即所述的N型替换为P型时,P型同时替换为N型。
本发明的积极进步效果在于:
1、在目前的TVS二极管制备工艺基础上,将背面掺金工艺放至铝金属工艺前面,金的扩散温度也相应提高到750℃-1000℃,结合硅片背面减薄后,可将一定浓度的金原子经热扩散进入硅衬底,再扩散到外延层上PN结附近,并替位硅原子形成复合中心,这些复合中心能有助于提高TVS二极管的开关速度。
2、本发明的快恢复TVS二极管可广泛应用在电子设备中做瞬态高压保护,特别在高频开关电路设备、输入接口等多种场合作为钳位保护二极管。随着应用电路,接口的工作频率越来越高,如开关电源、USB 3.0、高频MOSFET器件等,这类应用设备对配套的TVS保护二极管也应具有更快的开关频率,以保护高速开关电路,接口设备等不被瞬态高压冲击损坏的同时,不影响这类高频设备的正常工作,而本发明的快恢复TVS二极管由于其开关速度小于等于1us,因此均能满足以上这些要求。
附图说明
图1-图8为本发明的TVS二极管的制作方法的分解步骤示意图。
具体实施方式
下面结合附图给出本发明较佳实施例,以详细说明本发明的技术方案。
实施例1
参考图1,步骤S1,提供一N+/N-外延衬底,其中该N+/N-外延衬底包括N+型衬101和位于该N+型衬底101表面上的N-外延层102。其中,该N+型衬底101的厚度为650μm,该N+型衬底101的电阻率为0.03ohm·cm,以及该N+型衬底101的掺杂浓度为1.32E17/cm3;该N-外延层102的厚度为2um,该N-外延层102的电阻率为1ohm·cm,以及该N-外延层102的掺杂浓度为8.9E14/cm3
参考图2-图4,步骤S2,在该N-外延层102的表面中形成P+掺杂区域103。具体来说,通过如下步骤形成该P+掺杂区域103:
参考图2,步骤S21,在该N-外延层102的表面上形成第一掩膜104,其中未被该第一掩膜104覆盖的区域为第一开放区域;
参考图3,步骤S22,加速硼离子并通过离子注入的方式沿图3中的箭头方向将该硼离子从该第一开放区域注入至该N-外延层102中,图3中的箭头方向仅是示出离子注入的方向,并非对本发明的限制;
参考图4,步骤S23,采用常规工艺去除该第一掩膜104,并对步骤S22中的离子注入区域进行热处理,激活并推进该硼离子以形成该P+掺杂区域103。
具体来说,本实施例中步骤S21中通过光刻方式形成该第一掩膜,其中该第一掩膜为厚度为2um的光刻胶,并且步骤S22中该硼离子被加速至60Kev,其中该硼离子的掺杂剂量为1E15/cm2,并且步骤S23中热处理的温度为1100℃,热处理时间为60分钟,由此形成的P+掺杂区域103的方块电阻为10ohm/□,该P+掺杂区域103的深度为1um。
参考图5,步骤S3,在该N-外延层102的表面形成钝化层105。本实施例中通过CVD方式形成厚度为3um的二氧化硅薄膜作为钝化层,保护表面。同时采用机械减薄将该N+型衬底101的厚度减薄至250um。
参考图6,步骤S4,在该N+/N-外延衬底的背面淀积金属金层形成阴电极106,即在该N+型衬底101的背面淀积金属金层作为阴电极106,其中,金属金层的厚度为
Figure BSA00000592243600071
步骤S5,在750℃的温度下进行金属金的热扩散,使金属金层106中的金属金从该N+/N-外延衬底的底部渗入至该N+/N-外延衬底的内部,并扩散到由该P+掺杂区域103以及该N-外延层102所形成的PN结的周围,以在该N+/N-外延衬底的内部形成金的替位掺杂区域。图6中向上的箭头表示金属金的热扩散方向,从图6上看,金属金从该N+/N-外延衬底的底部渗入至该N+/N-外延衬底的内部,扩到PN结以上的位置,基本上整个该N+/N-外延衬底的都有不同浓度的金。
参考图7,S6、在该N-外延层的表面形成阳电极,其中该阳电极形成于该N-外延层的表面上与该P+掺杂区域相对应的位置。具体来说,参考图7,步骤S61,在与该P+掺杂区域103相对应的该钝化层105中形成接触孔107,其中形成接触孔107的具体工艺为光刻。
参考图8,步骤S62,采用PVD方式在该接触孔107中淀积厚度为2.5um的铝硅铜合金。步骤S63,采用光刻刻蚀该铝硅铜合金以形成该阳电极108,例如步骤S62中淀积了较宽的铝硅铜合金(宽度远大于该P+掺杂区域103的宽度),此时再次通过光刻将多余的铝硅铜合金刻蚀去除,即仅保留如图8所示的宽度与该P+掺杂区域103的宽度相适应的铝硅铜合金以作为阳电极108。
由此,以N型半导体为衬底材料的TVS二极管制作完成,其中P+掺杂区域103与N-外延层102构成PN结。
实施例2
实施例2的原理与实施例1相同,其主要工艺步骤也相同,不同之处仅在于以下材料和工艺参数的选择:
该N+型衬底101的厚度为750μm,该N+型衬底101的电阻率为0.07ohm·cm,以及该N+型衬底101的掺杂浓度为5.63E17/cm3,并且该N-外延层102的厚度为5um,和/或该N-外延层的电阻率为5ohm·cm,以及该N-外延层的掺杂浓度为4.8E15/cm3
该硼离子被加速至120Kev,其中该硼离子的掺杂剂量为1E16/cm2,并且硼离子注入后的热处理温度为1200℃,热处理时间为100分钟,由此形成的P+掺杂区域103的方块电阻为30ohm/口,该P+掺杂区域103的深度为3um。
该N-外延层102的表面的钝化层105为厚度为5um的二氧化硅薄膜,另外采用机械减薄将该N+型衬底101的厚度减薄至300um。
作为阴电极106的金属金层的厚度为
Figure BSA00000592243600081
步骤S5中在1000℃的温度下进行金属金的热扩散。
以及,淀积厚度为4.0um的铝硅铜合金作为阳电极108。
其余未提及的工艺、参数均与实施例1相同。
实施例3
实施例3的原理与实施例1相同,其主要工艺步骤也相同,不同之处仅在于该N+/N-外延衬底采用市售的晶向为<100>的N型外延片。其余未提及的工艺、参数均与实施例1相同。
实施例4
实施例4的原理与实施例1相同,其主要工艺步骤也相同,不同之处仅在于本实施例中采用P型离子掺杂的硅衬底,即P+/P-外延衬底,该P+/P-外延衬底包括P+型衬101和位于该P+型衬底101表面上的P-外延层102。
相应地,在该P-外延层102采用磷离子的离子注入以形成N+掺杂区域103,由此该N+掺杂区域103与该P-外延层102形成PN结。
其余未提及的工艺、参数均与实施例1相同。
为了清楚地显示各个区域,附图中各个掺杂区域、衬底、外延层等部分的大小并非按比例描绘,本领域技术人员应当理解附图中的比例并非对本发明的限制。另外,本发明所述的表面和背面都是相对而言的,结合本发明的附图和说明书的文字部分,本领域技术人员应当理解,这里的表面和背面仅是为了描述上的简洁便利,并非对本发明的限制。
虽然以上描述了本发明的具体实施方式,但是本领域的技术人员应当理解,这些仅是举例说明,本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下,可以对这些实施方式做出多种变更或修改,但这些变更和修改均落入本发明的保护范围。

Claims (19)

1.一种TVS二极管的制作方法,其特征在于,其包括以下步骤:
S1、提供一N+/N-外延衬底,其中该N+/N-外延衬底包括N+型衬底和位于该N+型衬底表面上的N-外延层;
S2、在该N-外延层的表面中形成P+掺杂区域;
S3、在该N-外延层的表面形成钝化层;
S4、在该N+/N-外延衬底的背面淀积金属金层形成阴电极;
S5、进行金属金的热扩散,使金属金层中的金属金从该N+/N-外延衬底的底部渗入至该N+/N-外延衬底的内部,并扩散到由该P+掺杂区域以及该N-外延层所形成的PN结的周围,以在该N+/N-外延衬底的内部形成金的替位掺杂区域;
S6、在该N-外延层的表面形成阳电极,其中该阳电极形成于该N-外延层的表面上与该P+掺杂区域相对应的位置,
其中,所述的N型替换为P型时,P同时替换为N。
2.如权利要求1所述的TVS二极管的制作方法,其特征在于,步骤S1中提供的该N+型衬底的厚度为650-750μm,和/或该N+型衬底的掺杂浓度为1.32E17-5.63E17/cm3,和/或该N-外延层的厚度为2-5um,和/或该N-外延层的掺杂浓度为8.9E14-4.8E15/cm3
3.如权利要求1所述的TVS二极管的制作方法,其特征在于,步骤S2还包括以下步骤:
S21、在该N-外延层的表面上形成第一掩膜,其中未被该第一掩膜覆盖的区域为第一开放区域;
S22、加速P型离子并通过离子注入的方式将该P型离子从该第一开放区域注入至该N-外延层中;
S23、去除该第一掩膜,并对步骤S22中的离子注入区域进行热处理,激活并推进该P型离子以形成该P+掺杂区域。
4.如权利要求3所述的TVS二极管的制作方法,其特征在于,其中,
步骤S21中通过光刻方式形成该第一掩膜,其中该第一掩膜为厚度为2-3um的光刻胶,和/或,
步骤S22中该P型离子被加速至60Kev-120Kev,其中该P型离子的掺杂剂量为1E15-1E16/cm2,和/或,
步骤S23中热处理的温度为1100-1200℃,热处理时间为60-120分钟。
5.如权利要求1所述的TVS二极管的制作方法,其特征在于,步骤S3中通过CVD方式形成厚度为3-5um的钝化层,其中该钝化层为二氧化硅薄膜。
6.如权利要求1所述的TVS二极管的制作方法,其特征在于,步骤S3之后、步骤S4之前还包括以下步骤:
SP、通过机械减薄将该N+型衬底的厚度减薄至250-300um。
7.如权利要求1所述的TVS二极管的制作方法,其特征在于,步骤S4中淀积的金属金层的厚度为
Figure FSA00000592243500021
8.如权利要求1所述的TVS二极管的制作方法,其特征在于,步骤S5中金属金的热扩散温度为750-1000℃。
9.如权利要求1-8中任意一项所述的TVS二极管的制作方法,其特征在于,步骤S6还包括以下步骤:
S61、在与该P+掺杂区域相对应的该钝化层中形成接触孔;
S62、在该接触孔中淀积金属铝或者铝硅铜合金;
S63、刻蚀该金属铝或者铝硅铜合金以形成该阳电极。
10.如权利要求9所述的TVS二极管的制作方法,其特征在于,其中,
步骤S61中通过光刻方式形成该接触孔,和/或,
步骤S62中采用PVD方式淀积厚度为2.5-4.0um的金属铝或者铝硅铜合金,和/或,
步骤S63中采用光刻刻蚀该金属铝或者铝硅铜合金以形成该阳电极。
11.一种TVS二极管,其特征在于,其包括:
一N+/N-外延衬底,其中该N+/N-外延衬底包括N+型衬底和位于该N+型衬底表面上的N-外延层;
位于该N-外延层的表面中的P+掺杂区域;
位于该N-外延层的表面上的钝化层;
位于该N+/N-外延衬底的背面的阴电极,该阴电极为金属金;
位于该N-外延层的表面上的阳电极,其中该阳电极位于该N-外延层的表面上与该P+掺杂区域相对应的位置;
形成于该N+/N-外延衬底的内部的金的替位掺杂区域,该金的替位掺杂区域是通过金属金的热扩散,使金属金从该N+/N-外延衬底的底部渗入至该N+/N-外延衬底的内部,并扩散到由该P+掺杂区域以及该N-外延层所形成的PN结的周围形成的,
其中,所述的N型替换为P型时,P同时替换为N。
12.如权利要求11所述的TVS二极管,其特征在于,该N+型衬底的厚度为250-300μm,和/或该N+型衬底的电阻率为0.03-0.07ohm·cm,和/或该N-外延层的厚度为2-5um,和/或该N-外延层的电阻率为1-5ohm·cm。
13.如权利要求11所述的TVS二极管,其特征在于,该N+/N-外延衬底的晶向为<100>。
14.如权利要求11所述的TVS二极管,其特征在于,该P+掺杂区域的方块电阻为5-30ohm/□,该P+掺杂区域的深度为1-3um。
15.如权利要求11所述的TVS二极管,其特征在于,该钝化层的厚度为3-5um,其中该钝化层为二氧化硅薄膜。
16.如权利要求11所述的TVS二极管,其特征在于,作为阴电极的金属金的厚度为
Figure FSA00000592243500031
17.如权利要求11所述的TVS二极管,其特征在于,与该P+掺杂区域相对应的该钝化层中还包括接触孔,该阳电极通过该接触孔与该P+掺杂区域相连接。
18.如权利要求11-17中任意一项所述的TVS二极管,其特征在于,该阳电极为厚度为2.5-4.0um的金属铝或者铝硅铜合金。
19.如权利要求11-17中任意一项所述的TVS二极管,其特征在于,该TVS二极管的开关速度小于等于1us。
CN2011103129203A 2011-10-14 2011-10-14 Tvs二极管及其制作方法 Pending CN103050545A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN2011103129203A CN103050545A (zh) 2011-10-14 2011-10-14 Tvs二极管及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2011103129203A CN103050545A (zh) 2011-10-14 2011-10-14 Tvs二极管及其制作方法

Publications (1)

Publication Number Publication Date
CN103050545A true CN103050545A (zh) 2013-04-17

Family

ID=48063131

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2011103129203A Pending CN103050545A (zh) 2011-10-14 2011-10-14 Tvs二极管及其制作方法

Country Status (1)

Country Link
CN (1) CN103050545A (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104617158A (zh) * 2015-01-23 2015-05-13 应能微电子(上海)有限公司 一种具有超深沟槽的瞬态电压抑制器结构
CN106898656A (zh) * 2017-05-11 2017-06-27 罗灿 低电容tvs二极管及其制造方法
CN107680962A (zh) * 2017-09-27 2018-02-09 安徽富芯微电子有限公司 一种低正向电压tvs器件及其制造方法
CN109300993A (zh) * 2018-08-31 2019-02-01 上海芯导电子科技有限公司 一种瞬变电压抑制二极管及其制备方法
CN110581178A (zh) * 2018-06-11 2019-12-17 江西萨瑞微电子技术有限公司 一种二极管突波电压抑制器芯片及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3067485A (en) * 1958-08-13 1962-12-11 Bell Telephone Labor Inc Semiconductor diode
CN1471146A (zh) * 2003-06-18 2004-01-28 北京工业大学 硅高速半导体开关器件制造方法
CN1960005A (zh) * 2006-11-17 2007-05-09 虞和元 快速恢复整流器结构
CN101188199A (zh) * 2007-11-20 2008-05-28 中国振华集团永光电子有限公司 一种快恢复硅整流二极管芯片的制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3067485A (en) * 1958-08-13 1962-12-11 Bell Telephone Labor Inc Semiconductor diode
CN1471146A (zh) * 2003-06-18 2004-01-28 北京工业大学 硅高速半导体开关器件制造方法
CN1960005A (zh) * 2006-11-17 2007-05-09 虞和元 快速恢复整流器结构
CN101188199A (zh) * 2007-11-20 2008-05-28 中国振华集团永光电子有限公司 一种快恢复硅整流二极管芯片的制造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104617158A (zh) * 2015-01-23 2015-05-13 应能微电子(上海)有限公司 一种具有超深沟槽的瞬态电压抑制器结构
CN106898656A (zh) * 2017-05-11 2017-06-27 罗灿 低电容tvs二极管及其制造方法
CN107680962A (zh) * 2017-09-27 2018-02-09 安徽富芯微电子有限公司 一种低正向电压tvs器件及其制造方法
CN107680962B (zh) * 2017-09-27 2023-06-13 富芯微电子有限公司 一种低正向电压tvs器件及其制造方法
CN110581178A (zh) * 2018-06-11 2019-12-17 江西萨瑞微电子技术有限公司 一种二极管突波电压抑制器芯片及其制造方法
CN109300993A (zh) * 2018-08-31 2019-02-01 上海芯导电子科技有限公司 一种瞬变电压抑制二极管及其制备方法
CN109300993B (zh) * 2018-08-31 2022-02-08 上海芯导电子科技有限公司 一种瞬变电压抑制二极管及其制备方法

Similar Documents

Publication Publication Date Title
CN104576361B (zh) 功率二极管的制备方法
JP5761354B2 (ja) 半導体装置および半導体装置の製造方法
CN106601826B (zh) 一种快恢复二极管及其制作方法
CN103050545A (zh) Tvs二极管及其制作方法
US9502497B2 (en) Method for preparing power diode
CN108493108B (zh) 一种高压快速软恢复二极管的制造方法
CN103794473A (zh) 一种室温下吸除硅晶片或硅器件中过渡金属杂质的方法
WO2013174177A1 (zh) 高压bcd工艺中高压器件的隔离结构及其制造方法
JP5600985B2 (ja) 電力半導体装置の製造方法
JP6654189B2 (ja) 薄い半導体ウェハを備える半導体デバイスの製造方法
WO2014005379A1 (zh) 一种goi晶片结构的制备方法
CN106653581A (zh) 一种用于碳化硅高温退火表面保护的碳膜快速制备方法
CN106611797A (zh) 一种具有局域金属寿命控制的功率器件及其制作方法
CN104517832B (zh) 功率二极管的制备方法
CN106558624B (zh) 一种快速恢复二极管及其制造方法
CN102931081B (zh) 带场阻挡层的半导体器件的制造方法
CN107958940A (zh) 一种n型碳化硅耐击穿肖特基二极管结构
CN103700590B (zh) 实现肖特基二极管的双极ic结构的制造方法及双极ic结构
CN103794645B (zh) Igbt器件及其制作方法
CN106469646A (zh) 一种碳化硅器件用离子注入来形成高掺杂的制造方法
CN103839797B (zh) 一种igbt短路集电极结构的制备方法
CN104332404B (zh) Cmos工艺制造双极型晶体管的方法及双极型晶体管
CN104299900A (zh) 制造场截止型绝缘栅双极晶体管的方法
CN202772141U (zh) 实现肖特基二极管功能的双极集成电路结构
CN108831834A (zh) 功率半导体器件的形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20130417