CN103000618A - 用于层叠的电子电路系统的装置及相关联的方法 - Google Patents

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Abstract

本发明涉及一种用于层叠的电子电路系统的装置及相关联的方法。一种装置包括衬底和成对裸片，该成对裸片包括电子电路系统。该衬底包括空腔。裸片之一布置在形成于衬底中的空腔中。另一个裸片布置在第一裸片之上并且与第一裸片电耦合。

Description

用于层叠的电子电路系统的装置及相关联的方法
技术领域
所公开的概念总体涉及电子器件封装和制造，并且更具体地涉及用于电子电路系统或器件的面对面键合或层叠的装置及相关联的方法。
背景技术
随着电路和系统设计的发展，电子电路的复杂度(诸如集成器件的数目)日益增加。增加的集成度带来每单元尺寸或面积的更小成本、更小的器件尺寸、增加的功能性以及更小的器件。
为了进一步增加电路或器件密度，有时在三维(3D)配置中布置电子电路或器件或者层叠电子电路或器件。通过层叠器件，所得到的器件的占用面积缩小。而且，层叠器件可以减小总体互连长度。更小的互连长度又会带来更快的信号传播、更少受噪声影响、更低的功耗等。此外，在3D配置中层叠器件允许“混合和匹配”执行不同功能、使用不同技术等的器件。
发明内容
在一个示例性实施例中，装置包括衬底和成对裸片，该成对裸片包括电子电路系统。该衬底包括空腔。裸片之一布置在形成于衬底中的空腔中。另一个裸片布置在第一裸片之上并且与该第一裸片电耦合。
在另一示例性实施例中，电子组件包括第一半导体裸片以及衬底，该第一半导体裸片包括电子电路系统。该衬底包括形成于衬底的表面中的空腔。定制该空腔的尺度以便第一半导体裸片驻留在该空腔中。该电子组件还包括另一个半导体裸片，该另一个半导体裸片包括现场可编程门阵列(FPGA)电路系统，并且布置在第一半导体裸片之上且与该第一半导体裸片键合。
在又一示例性实施例中，制造电子组件的方法包括制造具有空腔的衬底以及将裸片布置在空腔中。该方法进一步包括将另一裸片布置在第一裸片之上以及将这两个裸片键合在一起。
附图说明
所附附图仅图示了示例性实施例并且因此不应被看做限制其范围。受益于本公开的本领域普通技术人员明白，所公开的概念给他们自己带来其它等同效应的实施例。在附图中，多个附图中使用的相同标号指示符表示相同的、类似的或等同的功能、组件或块。
图1图示了根据示例性实施例的、具有层叠半导体裸片的器件。
图2至图6描绘了根据示例性实施例的、用于制造具有层叠半导体裸片的器件的技术的各种步骤。
图7示出了根据示例性实施例的、具有层叠在多个半导体裸片之上的半导体裸片的器件。
图8图示了根据示例性实施例的、在层叠裸片之间的信号流或电互连或耦合。
图9描绘了在示例性实施例中使用的现场可编程门阵列(FPGA)的框图。
具体实施方式
所公开的概念总地涉及电子器件封装和制造。更具体而言，所公开的概念涉及用于电子电路系统或器件的面对面键合或层叠的装置及相关联的方法。
本公开的一个方面关于层叠的半导体裸片，其中一个裸片驻留在空腔或沟槽中，而另一个裸片布置或者位于该空腔之上。这两个裸片可以具有在它们之间的机械键合和/或电耦合。图1图示了根据一个示例性实施例的具有层叠半导体裸片的器件。
具体而言，图1中的器件包括半导体裸片32和半导体裸片34。裸片32驻留于衬底30中的空腔或沟槽22中。在一些示例性实施例中，空腔22可以形成在衬底30的表面中(例如，在构建层中)，诸如形成在衬底30的顶表面中。
空腔22具有允许裸片32插入、布置或放置在空腔22中或空腔22内的尺度(宽度、长度和深度)。注意，图1将裸片32示出为不完全驻留于空腔22内，这仅用于帮助呈现细节，并且注意，图1中的各项不一定按照比例绘制。在一些示例性实施例中，空腔22的深度可以使得裸片22的顶表面与衬底30的顶表面齐平或基本齐平(即，共面或基本共面，从而使得公差不会不利地影响器件的制造和/或两个裸片之间的键合)。
一般来讲，空腔22的尺度取决于裸片32的尺度。图1中的器件提供如下优势：裸片32无需制成较薄以便空腔22容纳裸片32。因而，可以选择空腔22的尺度，从而使得可以容纳许多不同类型和尺寸的裸片32。在一些示例性实施例中，空腔22可以具有100-300微米的深度。空腔22的深度的尺度不必精确。在一些实施例中，空腔22可以具有大约100微米到大约300微米的深度。在其它一些实施例中，可以使用其它值。
然而，在一些实施例中，根据需要，裸片32可以制成较薄(在制造后或者通过为裸片32选择较薄的初始半导体衬底)从而减小空腔22的深度。例如，当裸片32具有相对较大的厚度并且在不修改的情况下可用的技术或制造工具无法适应裸片32时，可能期望该布置以减小其厚度。
裸片32经由耦合机构38电耦合(并且机械键合)到裸片34。如本领域普通技术人员所明白的那样，耦合机构38可以包括用于将裸片32中或裸片32上的电路系统与裸片34中或裸片34上的电路系统电耦合的适合机构，例如，焊料球、焊料凸块、微凸块等。在焊接阶段期间，耦合机构38形成裸片32和裸片34之间的机械键合和电耦合。
裸片34经由耦合机构36电耦合(并且机械键合)到衬底30。耦合机构36可以包括用于将裸片34中或裸片34上的电路系统与衬底30中或衬底30上的电路系统或互连电耦合的适合机构。如本领域普通技术人员所明白的那样，一些示例包括焊料球、焊料凸块、倒装芯片凸块等。在焊接阶段期间，耦合机构36形成裸片34和衬底30之间的机械键合和电耦合。
如下面详细描述的那样，在一些示例性实施例中，衬底30包括互连层和过孔(在图1中未示出)。耦合机构36为裸片34上或裸片34中的电路系统提供耦合到衬底30上或衬底30中的各种互连或过孔的方式。如下面详细描述的那样，在一些示例性实施例中，衬底30包括在其上或在其内形成互连或过孔的核芯(core)(在图1中未示出)。
在一些示例性实施例中，衬底30可以耦合到电路载体、板或衬底42。电路载体42可以是用于物理连接和电耦合到裸片32、裸片34和/或衬底30中的电路系统、互连和/或过孔的适合器件。在一些示例性实施例中，如本领域普通技术人员所明白的那样，电路载体42可以是印刷电路板(PCB)、厚膜衬底等。根据需要，取决于诸如待容纳的互连的复杂度之类的因素，电路载体42可以包括各种各样的层、过孔等。
除了衬底30之外，电路载体42可以电耦合(根据需要，并且机械耦合)到各种各样的其它器件和电子电路系统(在图1中未示出)。一些示例包括集成电路(IC)、互连(例如，边缘连接器)、分立器件(有源器件(例如，晶体管、二极管)和无源器件(电阻器、电感器、电容器)二者)。以此方式，根据需要，电路载体和包括在裸片32和裸片34中或包括在裸片32和裸片34上的电路系统可以提供完整系统、子系统或块的功能。
本公开的一个方面涉及用于制造如下器件的技术，该器件包括或使用图1中所示的在裸片32和裸片34之间的裸片到裸片耦合或键合，其中裸片32和裸片34布置在层叠配置中。图2至图6图示了根据一些示例性实施例的此类技术的各种步骤。更具体而言，图2至图6示出了在各种制造步骤或阶段期间的核芯、衬底、构建层等的横截面。
如上面所指出的那样，在一些示例性实施例中，衬底30(参见图1)具有核芯。处理衬底30的核芯以便向衬底30的顶表面和/或底表面形成和添加构建层。如下面详细描述的那样，构建层可以包括一个或多个介电层、一个或多个金属层(用于互连)以及一个或多个焊料掩膜层(以及可能的其它层，取决于具体应用)。制造可以开始于使用已经包括核芯和制造的构建层的衬底30，或者开始于使用基础核芯和制造构建层。
图2示出了其中制造开始于用于衬底30的核芯10的情形(参见图1)。参照图2，核芯10可以具有期望的厚度并且由适合材料制成。一般而言，选择核芯10的厚度使得提供期望的机械特性，诸如刚性、对机械应力(例如，扭曲或弯曲)的阻性等。如本领域普通技术人员所明白的那样，核芯10可以由适合材料(诸如纤维玻璃)制成。
在一些示例性实施例中，在核芯10的顶表面上制造或沉积介电层12A(参见图2)。类似地，在核芯10的底表面上制造或沉积介电层12B。可以使用适合材料制造介电层12A-12B，并且介电层12A-12B可以具有期望的或适合的厚度。在一些情形中，针对层12A-12B使用相同的厚度可以有助于提供改善的机械稳定性和避免或减少在制造、处理(例如，与电路载体42的连接或焊接(参见图1))和/或使用期间对诸如核芯10的翘曲或扭曲之类的机械应力的易感性(susceptibility)。
参照图3，可以制造期望数目的过孔。图3示出了两个过孔14A-14B的示例，但可以制造其它数目的过孔。通过在介电层12A-12B和核芯10中制作开口形成或制造过孔14A-14B。如本领域普通技术人员所明白的那样，可以使用适合技术(诸如光刻或通过使用激光(或其它技术)去除介电层12A-12B和核芯10的适当部分)制造过孔14A-14B。
此外，在介电层12A中制造空腔22(如果有的话，可以是空腔22的可以驻留于介电层中的一部分)。更具体而言，去除介电层12A的一部分以打开空腔22。如本领域普通技术人员所明白的那样，可以使用适合技术(诸如光刻或通过使用激光(或其它技术)去除介电层12A的适当部分)制造空腔22。
如上面所指出的那样，衬底30包括用于将半导体裸片耦合在一起和/或将半导体裸片耦合到电路载体、其它电路系统等的机构或互连。在一些示例性实施例中，这样的互连可以通过使用在核芯10的任一侧上的一个或更多个金属层来制造。在一些示例性实施例中，如下所述的那样，金属层制造在核芯10的顶侧和底侧二者上。
参照图4，在核芯10的顶表面上(即在介电层12A之上)制造或沉积金属层16A。类似地，在核芯10的底表面上(即在介电层12B之上)制造或沉积金属层16B(为了沉积金属层16B，可以翻转核芯10)。
可以使用适合材料制造金属层16A-16B，并且金属层16A-16B可以具有期望的或适合的厚度。在一些情形中，针对层16A-16B使用相同厚度可以有助于提供改善的机械稳定性并且避免或减少在制造、处理(例如，与电路载体42的连接或焊接(参见图1))和/或使用期间对诸如核芯10的翘曲或扭曲之类的机械应力的易感性。
可以对金属层16A-16B进行适当地构图以提供期望的互连或耦合机构。图案取决于期望的电路拓扑和互连。在图4中所示的示例性实施例中，在金属层16A中制作开口或孔洞18A，以制作互连图案。类似地，在金属层16B中制作开口或孔洞18B，以制作互连图案。在金属层16A-16B的制造期间，如本领域普通技术人员所明白的那样，过孔14A-14B可以镀覆有金属。如本领域普通技术人员所明白的那样，可以使用适合技术(诸如光刻或通过使用激光(或其它技术)去除金属层16A-16B的适当部分)构图金属层16A-16B。
如本领域普通技术人员所明白的那样，可以制造任何期望或适当数目的开口以对金属层16A-16B构图。图4示出了开口18A和18B以仅提供示例。如本领域普通技术人员所明白的那样，开口的数目和位置的选择取决于诸如电路拓扑、互连版图、可用金属层的数目之类的因素。如本领域普通技术人员所明白的那样，类似于开口18A-18B，可以通过使用适合技术(诸如光刻或通过使用激光(或其它技术)去除金属层16A-16B的适当部分)制造期望数目的开口。
此外，在金属层16A中制造空腔22(如果有的话，为空腔22的驻留于金属层16A内的部分)。更具体而言，去除金属层16A的一部分以打开空腔22。换句话说，随着图1中所示总体结构的制造进行，逐层地制造空腔22。如本领域普通技术人员所明白的那样，可以使用适合技术(诸如光刻或通过使用激光(或其它技术)去除金属层16A的适当部分)制造空腔22。
如所指出的那样，在一些实施例中，可以通过沉积附加介电层和金属层以及制造期望的互连图案来制造附加金属层和/或过孔。如本领域普通技术人员所明白的那样，金属层和介电层的数目取决于诸如电路复杂度、过孔和互连的期望数目之类的因素。在此类实施例中，如上所述通过去除这些层的适当部分，将用于空腔22(如果有的话，为空腔22的驻留于此类层内的部分)的开口扩展到附加介电层和金属层。
参照图5，在核芯10的顶表面上(即在金属层16A之上)制造或沉积焊料掩膜层20A。类似地，在核芯10的底表面上(即在金属层16B之上)制造或沉积焊料掩膜层20B(为了在底侧上制造，可以翻转核芯10)。在一些示例性实施例中，焊料掩膜层20A-20B可以具有在大约25微米到大约50微米范围中的厚度，但可以使用其它值。
焊料掩膜层20A-20B提供本领域普通技术人员完全理解的功能。例如，焊料掩膜层20A-20B有助于防止各种组件的焊接期间相邻互连走线之间的电短路和不希望的机械键合。
可以使用适合材料制造焊料掩膜层20A-20B，并且焊料掩膜层20A-20B可以具有期望的或适当的厚度。在一些情形中，针对层20A-20B使用相同厚度可以有助于提供改善的机械稳定性和避免或减少在制造、处理(例如，与电路载体42的连接或焊接(参见图1))和/或使用期间对诸如核芯10的翘曲或扭曲之类的机械应力的易感性。
可以对焊料掩膜层20A-20B进行适当地构图以助于分别提供去往金属层16A-16B的期望的互连或耦合机构。如上面所指出的那样，图案取决于期望的电路拓扑和互连。在图5中所示的示例性实施例中，将开口18A和18B分别扩展到焊料掩膜层20A-20B。可以在焊接阶段期间填充开口(以将裸片34耦合到裸片32以及将衬底30耦合到电路载体42等)。如本领域普通技术人员所明白的那样，可以使用适合技术(诸如光刻或通过使用激光(或其它技术)去除焊料掩膜层20A-20B的适当部分)来对焊料掩膜层20A-20B进行构图。
此外，在焊料掩膜层20A中制造空腔22(空腔22的驻留于焊料掩膜层20A内的部分)。更具体而言，去除焊料掩膜层20A的一部分以打开空腔22。如本领域普通技术人员所明白的那样，可以使用适合技术(诸如光刻或通过使用激光(或其它技术)去除焊料掩膜层20A的适当部分)来制造空腔22。
在一些实施例中，可以在核芯10的顶部和底部上沉积多个焊料掩膜层。例如，如下面详细描述的那样，在一些实施例中，裸片32(参见图1)可以驻留于空腔22内，空腔22在多个焊料掩膜层中制造并且不扩展到底层金属和介电层。
参照图6，在一个或多个焊料掩膜层20A内形成空腔22。更具体而言，空腔22存在于焊料掩膜层20A内，而不在金属层16A和介电层12A内。这种配置稍微简化了空腔22的制造。空腔22的制造涉及刻蚀或去除焊料掩膜层20A的部分，而不是除了金属层16A和介电层12A之外的焊料掩膜层20A。
在一些实施例中，可以层叠多于两个的裸片。此类实施例提供可以使用的电子电路系统的类型和配置的增加的灵活性。例如，一个层叠裸片可以包括数字电路系统，而另一个层叠裸片可以包括模拟电路系统。作为另一个示例，一个层叠裸片可以包括使用基于硅的技术实现的电路系统，而另一个层叠裸片可以包括使用另一半导体(诸如砷化镓(GaAs)、锗硅(SiGe)等)实现的电路系统。
作为又一示例，一个裸片可以包括使用具有具体特征尺寸(例如，90nm)的制造技术实现的电路系统，而另一个层叠裸片可以包括使用具有不同特征尺寸(例如，45nm)的制造技术实现的电路系统。使用这些技术，可以提供用于按照各种半导体技术提供功能的灵活方式。
在一些实施例中，使用层叠裸片实现的电路系统可以提供不同或互补的功能。例如，一个层叠裸片(例如，图1中的裸片32)可以包括专用IC(ASIC)电路系统、片上系统(SoC)等，而另一个层叠裸片(例如，图1中的裸片34)可以包括现场可编程门阵列(FPGA)电路系统。以此方式，ASIC(或SoC)可以提供具有较低面积和功耗开销的总体系统功能的一些部分(虽然具有较低灵活性)，而FPGA提供具有增加的灵活性、可编程性或可配置性的总体系统功能的其它一些部分。
图7示出了根据一个示例性实施例的一个裸片层叠在两个裸片之上。更具体而言，裸片34层叠在裸片32A和裸片32B之上。裸片32A和裸片32B分别驻留在空腔22A和空腔22B内。可以使用上述技术来制造空腔22A-22B。
耦合机构38A为裸片34提供与裸片32A上或裸片32A中的电路系统电耦合和通信的方式。类似地，耦合机构38B为裸片34提供与裸片32B上或裸片32B中的电路系统电耦合和通信的方式。图7中的器件的其它特征可以与图1中所示器件的特征类似。通过裸片34中或裸片34上形成的互连，裸片32A中的电路系统可以耦合到裸片32B中的电路系统。以此方式，可以按照灵活的方式提供完整系统、子系统或块。
注意，如本领域普通技术人员所明白的那样，图7中所示的配置仅提供示例，并且许多变形是可能的。例如，代替两个裸片层叠在裸片34之下，可以使用更大数目的裸片。作为另一示例，代替使用一个裸片34层叠在裸片32A-32B之上，可以在两个裸片32A-32B之上分别层叠两个裸片34A-34B。
可以使用根据各种实施例的具有层叠半导体裸片的器件来制作具有期望功能的系统。通过使用包括具有宽广范围和类型的电路系统的电路系统的裸片，提供用于制作复杂系统的灵活机构。如图8图示的那样，耦合机构(例如参见图1和图7中的耦合机构36、38和40)提供用于各种裸片之间的信号流的灵活机构。
具体而言，互连或耦合机构138(可以包括图1和图7中的耦合机构36、38和40中的一个或多个)允许裸片32中或裸片32上包括的电路系统与裸片34中或裸片34上包括的电路系统通信。根据需要，通信的方向可以是单向、半双向或全双向(如图8中所示)。在其中使用多个的裸片(例如，图7中的裸片32A和裸片32B)的情形中，可以扩展互连138以提供这些裸片和裸片34之间的通信和耦合。
参照图8，在一些实施例中，互连138中的一些或全部可以是可配置的。因而，在包括裸片32和裸片34的器件的设计、制造和/或使用期间，可以确定或实现互连138中的线和信号的类型、功能、数目等。例如，在一些实施例中，可以在器件的设计阶段期间确定互连138的特性。在一些其它实施例中，可以在器件的制造阶段期间(例如，通过使用熔丝、反熔丝等)确定互连138的特性。
在其它一些实施例中，可以在器件的使用期间确定互连138的特性。例如，如上面指出的那样，裸片34(参见图1或图7)可以包括FPGA电路系统。FPGA电路系统的功能可以通过终端用户编程。更具体而言，终端用户可以对FPGA中的某些互连的功能进行编程。通过使用FPGA的资源实现互连138的部分，用户可以使用FPGA计算机辅助设计(CAD)软件流来确定互连138的至少一些特性和功能。
当然，可以使用上述技术中的一种或多种技术的组合。换言之，可以在器件的设计、制造和使用阶段中的多个阶段期间确定互连138的特性。
如上面指出的那样，在一些实施例中，层叠裸片中的一个或多个可以包括FPGA电路系统。图9图示了可以在此类实施例中使用的FPGA 134的通用框图。FPGA 134包括配置电路系统130、配置存储器(CRAM)133、控制器140、可编程逻辑106、可编程互连109和I/O电路系统112。此外，根据需要，FPGA 134可以包括测试/调试电路系统115、一个或多个处理器118、一个或多个通信电路系统121、一个或多个存储器124、一个或多个控制器127和初始化电路139。在一些实施例中，FPGA 134也可以包括一个或多个电压调节器或电源电路(未示出)。
注意，该图示出了FPGA 134的通用框图。因而，如本领域普通技术人员所明白的那样，FPGA 134可以包括其它一些块和电路系统。这样的电路系统的示例包括时钟生成和分布电路等。此外，根据需要，FPGA 134可以包括模拟电路系统、其它数字电路系统和/或混合信号电路系统、熔丝、反熔丝等。
可编程逻辑106包括可配置或可编程逻辑电路系统块，诸如查找表(LUT)、乘积项逻辑、传输门、多路复用器(MUX)、逻辑门、寄存器、存储器等。可编程互连109耦合到可编程逻辑106并且提供在可编程逻辑106内的各种块与FPGA 134内或外的其它电路系统之间的可配置互连(耦合机构)(例如，通过使用传输门和/或MUX)。在一些实施例中，可编程逻辑106和/或可编程互连109可以包括熔丝和/或反熔丝以提供附加的灵活性或可编程性。
初始化电路139在FPGA 134的重置或加电时可以引起各种功能的执行。在加电时或在加电后，FPGA 134通常从外部设备获得配置信息。基于该配置信息，对FPGA核芯或架构内的各种块或器件或者FPGA 134中的其它块或资源进行配置或编程。示例包括可编程逻辑106和可编程互连109。可以使用可编程互连109中的电路系统的一部分来实现图8中的互连138，即与层叠裸片器件中的其它裸片的一个或多个互连。
参照图9，I/O电路系统112可以构成各种各样的I/O器件或电路。I/O电路系统112可以耦合到FPGA 134的各种部分，例如，可编程逻辑106和可编程互连109。根据需要，I/O电路系统112提供用于FPGA 134内的各种块的机构和电路系统以与外部电路系统或器件(诸如器件中的其它裸片)通信。
测试/调试电路系统115有助于FPGA 134内的各种块和电路的测试和检修。测试/调试电路系统115可以包括本领域普通技术人员已知的各种块和电路。例如，根据需要，测试/调试电路系统115可以包括用于在FPGA 134加电或重置之后执行测试的电路。根据需要，测试/调试电路系统115也可以包括编码和奇偶校验电路。
FPGA 134可以包括一个或多个处理器118。处理器118可以耦合到FPGA 134内的其它块和电路。处理器118可以从FPGA 134内或外部的电路接收数据和信息，并按照各种各样的方式处理信息，如本领域普通技术人员所明白的那样。处理器118的一个或多个可以构图数字信号处理器(DSP)。根据需要，DSP允许执行各种各样的信号处理任务，诸如压缩、解压缩、音频处理、视频处理、滤波等。处理器118可以与层叠裸片器件内的其它裸片中包括的电路系统(例如，包括在裸片中的ASIC电路系统)协作操作。
FPGA 134也可以包括一个或多个通信电路121。如本领域普通技术人员所明白的那样，通信电路121可以有助于FPGA 134内的各种电路与FPGA 134外部的电路之间的数据和信息交换。通信电路121的示例包括收发器、网络接口电路等。
FPGA 134可以进一步包括一个或多个存储器124和一个或多个存储器控制器127。存储器124允许FPGA 134内的各种数据和信息(诸如用户数据、中间结果、计算结果等)的存储。根据需要，存储器124可以具有粒度或块形式。类似于存储器118，存储器124可以与层叠裸片器件内的其它裸片中包括的电路系统(例如，包括在裸片中的ASIC电路系统)协作操作。
存储器控制器127允许对接到FPGA外部的电路系统并且控制FPGA外部的电路系统的操作和各种功能。例如，存储器控制器127可以对接到外部的同步动态随机存取存储器(SDRAM)并控制该外部的同步动态随机存取存储器。外部SDRAM可以位于层叠裸片器件内的其它裸片中，例如，包括在裸片中的ASIC电路系统。
通过使用FPGA 134的各种资源，与层叠裸片器件中的其它裸片中包括的电路系统一起，可以实现诸如整个系统的各种功能。此类系统可以与传感器、换能器、输入/输出设备(例如，显示器、键盘)等协作地操作(或者包括传感器、换能器、输入/输出设备(例如，显示器、键盘)等)。此外，此类系统可以产生、处理或提供各种各样的信号和信号类型，诸如模拟、数字和混合信号。
如本领域普通技术人员所明白的那样，可以向各种类型的电路系统或裸片有效地应用所公开的概念。本文中所描述的示例仅构成说明性应用，并不旨在于限制通过进行适当修改将所公开的概念的应用于其它类型的器件或裸片。这些修改落入本领域普通技术人员的知识和水平内。例如，代替在半导体裸片中实现FPGA电路系统，可以使用例如称为可编程逻辑器件(PLD)、复杂PLD(CPLD)之类的其它类型的电路系统。
参照附图，本领域普通技术人员将注意到，所示各种块可能主要描绘概念性功能和信号流。实际的电路实现可能包含或者可能不包含可单独标识的硬件以用于各种功能块，并且可能使用或者可能不使用所示具体电路系统。例如，根据需要，可以将各种块的功能组合到一个电路块中。此外，根据需要，可以在若干电路块中实现单个块的功能。电路实现的选择取决于各种因素，诸如针对给定实现的具体设计和执行规范。除了这里描述的之外其它修改和备选实施例对于本领域普通技术人员来说将是明显的。因此，本描述教导本领域技术人员实现所公开的概念的方式，并且将解释为仅是说明性的。
应采用所示和所描述的形式和实施例作为说明性实施例。本领域技术人员可以在不脱离本文所公开的概念的范围的情况下对部件的形状、尺寸和布置进行各种改变。例如，本领域技术人员可以用等同元件替换这里图示和描述的元件。而且，受益于本公开的本领域技术人员可以独立于其它特征的使用来使用所公开概念的特定特征，而不脱离所公开的概念的范围。

Claims (20)

1.一种装置，包括：
衬底，其包括空腔；
第一裸片，其包括电子电路系统，所述第一裸片布置在所述衬底中的所述空腔中；以及
第二裸片，其包括电子电路系统，所述第二裸片布置在所述第一裸片之上并且与所述第一裸片电耦合。
2.根据权利要求1所述的装置，其中所述空腔形成在所述衬底的面对所述第二裸片的表面中。
3.根据权利要求1所述的装置，其中定制所述空腔的尺度，使得所述第一裸片可以驻留于所述空腔中。
4.根据权利要求2所述的装置，其中所述空腔具有大约100微米到大约300微米的深度。
5.根据权利要求1所述的装置，其中所述衬底包括核芯和在所述核芯的至少一个表面上制造的多个构建层，所述空腔形成在所述核芯之上。
6.根据权利要求5所述的装置，其中所述构建层包括至少一个介电层和至少一个金属层。
7.根据权利要求6所述的装置，其中所述空腔形成在至少一个介电层和至少一个金属层中。
8.根据权利要求6所述的装置，其中所述构建层包括至少一个焊料掩膜层。
9.根据权利要求8所述的装置，其中所述空腔形成在至少一个焊料掩膜层中。
10.根据权利要求8所述的装置，其中所述空腔形成在以下项中的一项或多项中：
(a)至少一个介电层；
(b)至少一个金属层；以及
(c)至少一个焊料掩膜层。
11.一种电子组件，包括：
第一半导体裸片，其包括电子电路系统；
衬底，其包括形成在所述衬底的第一表面中的空腔，定制所述空腔的尺度以便所述第一半导体裸片驻留于所述空腔中；
第二半导体裸片，其包括现场可编程门阵列(FPGA)电路系统，所述第二半导体裸片布置在所述衬底的第一表面之上并且与所述第一半导体裸片键合。
12.根据权利要求11所述的电子组件，其中所述第一半导体裸片中的电子电路系统包括专用集成电路(ASIC)电路系统。
13.根据权利要求11所述的电子组件，其中所述衬底包括核芯和在所述核芯的至少一个表面上制造的多个构建层。
14.根据权利要求12所述的电子组件，其中所述多个构建层包括：
(a)至少一个介电层；
(b)至少一个金属层；以及
(c)至少一个焊料掩膜层。
15.根据权利要求14所述的电子组件，其中所述空腔形成在所述至少一个介电层和所述至少一个金属层中。
16.根据权利要求14所述的电子组件，其中所述空腔形成在所述至少一个焊料掩膜层中。
17.根据权利要求11所述的电子组件，其中所述现场可编程门阵列(FPGA)电路系统包括可编程互连电路系统，并且其中所述可编程互连电路系统可以适于提供所述第一半导体裸片和所述第二半导体裸片之间的可配置电互连。
18.一种制造电子组件的方法，所述方法包括：
制造具有空腔的衬底；
在所述空腔中布置第一裸片；
在所述第一裸片之上布置第二裸片；以及
将所述第一裸片与所述第二裸片键合。
19.根据权利要求18所述的方法，其中所述衬底包括核芯和在所述核芯的至少一个表面上制造的多个构建层，并且其中为了制造所述空腔，使用光刻、激光去除或二者来处理所述多个构建层。
20.根据权利要求18所述的方法，其中所述多个构建层包括至少一个介电层、至少一个金属层和至少一个焊料掩膜层；并且其中所述空腔(a)形成在所述至少一个介电层、所述至少一个金属层和所述至少一个焊料掩膜层中，或者(b)形成在所述至少一个焊料掩膜层中。
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