CN102983106A - 层叠封装结构和系统级封装结构的封装和功能测试 - Google Patents

层叠封装结构和系统级封装结构的封装和功能测试 Download PDF

Info

Publication number
CN102983106A
CN102983106A CN201210011542XA CN201210011542A CN102983106A CN 102983106 A CN102983106 A CN 102983106A CN 201210011542X A CN201210011542X A CN 201210011542XA CN 201210011542 A CN201210011542 A CN 201210011542A CN 102983106 A CN102983106 A CN 102983106A
Authority
CN
China
Prior art keywords
packaging
base plate
base unit
tops
assembly
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201210011542XA
Other languages
English (en)
Other versions
CN102983106B (zh
Inventor
刘浩君
庄其达
萧景文
陈承先
郭正铮
陈志华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN102983106A publication Critical patent/CN102983106A/zh
Application granted granted Critical
Publication of CN102983106B publication Critical patent/CN102983106B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)

Abstract

本发明提供一种层叠封装结构和系统级封装结构的封装和功能测试。本发明提供一种方法，包括在夹具上放置多个底部单元，其中多个底部单元没有切割开并且形成集成组件。多个底部单元中的每个都包括封装基板和接合到该封装基板的管芯。将多个上部组件叠层放置在多个底部单元上，其中，焊球位于多个上层组件和多个底部单元之间。实施回流，从而通过焊球连接多个上部组件叠层和多个底部单元中的相应一个。

Description

层叠封装结构和系统级封装结构的封装和功能测试
技术领域
本发明涉及一种集成电路，更具体地说，涉及一种层叠封装结构和系统级封装结构的封装和功能测试。
背景技术
在集成电路的封装中，可以将管芯封装到一个封装基板(有时称为层压基板)上，该层压基板包括金属连接件，该金属连接件可以在层压基板的相对两侧之间传输(route)电信号。可以使用倒装芯片接合将管芯接合到层压基板的一侧，以及实施回流焊(reflow)，从而熔化焊料凸块，该焊料凸块互连管芯和层压基板。可以在层叠封装结构和系统级封装结构中使用层压基板。
在传统的封装和测试工艺中，从晶圆分割下多个已知好的管芯，首先将该多个已知好的管芯接合到封装基板条上，该封装基板条包括多个封装基板。连接可以是倒装芯片接合。然后，在已知好的管芯和封装基板之间间隙散布底部填充剂。还将焊球置于封装基板条上方以及进行回流。然后，将封装基板条分成多个单元，其中每个生成的单元都包括已知好的管芯和单个封装基板。
对于多个单元实施第一功能测试，从而找出不合格的单元。接下来，将通过第一功能测试的多个单元中的每个置于夹具上，该夹具具有符合一个单元的尺寸。然后，将上部组件叠层置于该单元上。上部组件叠层可以是包括附加管芯和附加封装基板的封装件。
接下来，夹具、单元、以及上部组件叠层进行回流焊工艺，使得上部组件叠层与单元接合，从而形成封装件。然后，对生成的封装件可以实施第二功能测试以确定生成的封装件的质量。
随着集成电路尺寸越来越小，包括封装件和上层管芯的多个单元也变得越来越小。这需要对应夹具的尺寸也变小。在将上部组件叠层接合到多个单元的步骤期间，较小的夹具很难处理。这会导致较低的生产率和可能较低的成品率。
发明内容
根据本发明的一方面，提供一种一种方法，包括：将多个底部单元放置在夹具上，其中，没有将所述多个底部单元切割开，并且形成集成组件，以及其中，所述多个底部单元中的每个包括：封装基板和接合到所述封装基板的管芯；在所述多个底部单元上放置多个上部组件叠层，其中焊球位于所述多个上层组件和所述多个底部单元之间；以及实施回流，从而通过所述焊球连接所述多个上部组件叠层和所述多个底部单元中的相应的一些。
优选地，该方法进一步包括：在将所述多个上部组件叠层放置在所述多个底部单元上之前，对于所述多个底部单元实施第一功能测试。
优选地，该方法进一步包括，在实施所述回流的步骤之后，将所述多个底部单元和所述多个上部组件叠层分成多个封装件，其中所述多个封装件中的每个包括：所述多个底部单元中的一个和所述多个上部组件叠层中的一个。
优选地，该方法进一步包括，在所述切割步骤之后，实施第二功能测试来测试所述多个封装件。
优选地，所述集成组件包括：封装基板条，所述封装基板条包括多个封装基板，以及其中，所述多个封装基板形成阵列。
优选地，该方法进一步包括，在将所述多个底部单元放置在所述夹具上之前，将多个管芯接合到所述封装基板条，其中所述集成组件包括：与所述封装基板条相同数量的封装基板。
优选地，所述多个底部单元中的每个均包括焊球，以及其中将所述多个底部单元放置在所述夹具上时，将焊球设置为面对所述夹具。
根据本发明的另一方面，提供一种方法，包括：将多个管芯接合到封装基板条上，以形成包括多个底部单元的底部封装组件，其中所述封装基板条包括其中的多个封装基板，以及其中所述多个底部单元中的每个都包括所述多个封装基板中的一个以及多个管芯中的一个；对于所述底部封装组件实施第一功能测试；在实施所述第一功能测试的步骤之后，在夹具上放置所述底部封装组件；将多个上部组件叠层放置在所述底部封装组件上，其中将所述多个上部组件叠层中的每个都放置在所述多个底部单元中的一个上，以及实施回流以连接所述多个上部组件叠层和所述多个底部单元。
优选地，在所述第一功能测试的步骤中识别所述多个底部单元中不合格的底部单元，以及其中每次都进行所述回流，所述多个底部单元中不合格的底部单元没有放置在其上的上部组件叠层。
优选地，所述底部封装组件中的所述多个封装基板形成阵列。
优选地，该方法进一步包括：在实施所述回流的步骤之后，将所述底部封装组件和接合在其上的所述多个上部组件叠层分成多个封装件，其中所述多个封装件中的每个都包括：所述多个封装基板中的一个、所述多个管芯中的一个以及所述多个上部组件叠层中的一个。
优选地，该方法进一步包括：在所述切割步骤以后，实施第二功能测试，从而测试所述多个封装件中的一个。
优选地，该方法进一步包括：在所述第一功能测试之前，在所述封装基板条上放置多个焊球，其中，将所述多个焊球放置在所述封装基板条的与所述多个管芯相反的面上，以及其中在实施所述回流的步骤期间，将所述多个焊球靠着所述夹具放置。
根据本发明的再一方面，提供一种器件，包括：封装基板条，包括多个封装基板，其中，每个所述封装基板都包括：在相对面上的金属部件；以及金属连接件，电连接相对面上的所述金属部件；多个管芯，位于并接合到所述多个封装基板上方，其中，将所述多个管芯中的每个都接合到所述多个封装基板中的一个上；以及多个上部组件叠层，位于并接合到所述多个封装基板上方，其中，将所述多个上部组件叠层中的每个接合到所述多个封装基板中的相应的下层的一个上。
优选地，所述多个封装基板中的一个没有上层接合的上部组件叠层。
优选地，所述封装基板条中的所述多个封装基板形成多个组，以及其中所述多个组中的一个组的组内间距小于所述组中的两组之间的组间距。
优选地，该器件进一步包括：夹具，位于所述封装基板条下方并支撑所述封装基板条，其中，所述夹具的侧面尺寸与所述封装基板条的对应侧面尺寸接近。
优选地，所述多个上部组件叠层中的每个都包括器件管芯和接合到所述器件管芯的封装基板。
优选地，该器件进一步包括：多个焊球，将所述多个上部组件叠层接合到所述多个封装基板，以及其中所述多个上部组件叠层中的每个都覆盖在接合的所述多个管芯中的相应的一个上。
优选地，所述封装基板条包括：层压介电层。
附图说明
为了更全面地理解实施例及其优势，现在将结合附图所进行的以下描述作为参考，其中：
图1A至图7示出根据不同实施例，在包括封装基板的封装件的制造和测试的中间步骤中的横截面图和俯视图。
具体实施方式
下面，详细讨论本发明各实施例的制造和使用。然而，应该理解，各实施例提供了许多可以在各种具体环境中实现的可应用的创造性的概念。所讨论的具体实施例仅仅是说明性的，而不用于限制本发明的范围。
根据不同实施例提供了用于封装和实施功能测试的方法。示出了形成封装件和对应的功能测试的中间步骤。讨论各个实施例的变型例。在整个附图和所描述的实施例中，将相同的参考标号用于指定相同的元件
图1A示出了包括多个封装基板22的封装基板条20的俯视图。图1B示出了封装基板条20的一部分的横截面图，其中横截面图由图1A中的平面交线1B-1B截取获得。参照图1B，在实施例中，封装基板条20和每个封装基板22都包括介电层24，以及在该介电层24内部所建立的金属线和通孔26。封装基板条可以是层压基板，其中，介电层24是通过层压接合在一起的层压薄膜。在每个封装基板22的一面上形成多个凸块/焊盘28，该多个凸块/焊盘可以是焊料凸块或非可回流金属凸块/焊盘。将金属凸块/焊盘28与相应封装基板22的相对面上的金属部件(例如接合焊盘30)电连接。
再次参考图1A，封装基板22的结构可以彼此相同。可以将封装基板22设置为多个组32，其中组32之间的组间距S1大于处于同一组中的封装基板22之间的组内间距S2。每个组32可以包括封装基板22的阵列。
参考图2，将多个管芯36(其为从晶圆分割下来的已知好的管芯)接合到封装基板条20上。例如，该接合可以是倒装芯片接合。虽然图2示出了每个封装基板22与单个管芯36接合，但是在可选实施例中，将两个或更多管芯接合到同一封装基板22上。管芯36可以是器件管芯，该器件管芯包括有源集成电路器件，例如，其中的晶体管(未示出)。可选地，管芯36可以是封装件，该封装件以任何组合包括：器件管芯、封装基板、中介层等。然后，将底部填充剂38散布到管芯36和封装基板33之间的间隙，该底部填充剂可以是模制底部填充剂(molding underfill)。
在图3中，将焊球40置于封装基板条20的接合焊盘30上，并进行回流。因此，将焊球40与管芯36中的器件(未示出)电连接。在通篇描述中，将图3中所示的结构称为底部封装元件41，以及将每个封装基板22和相应的上层管芯36共同称为底部单元42。因此，底部封装元件41包括多个底部单元42。
接下来，如图4所示，对多个底部单元42实施第一功能测试，使得可以识别不合格的底部单元42，该不合格的底部单元不能满足电气性能要求，和/或具有断路/短路。标记该不合格的底部单元42以在随后的步骤中进一步处理。可以使用探针卡44来实施第一功能测试，其中可以将该探针卡44配置成每次探测一个底部单元42。因此，为了探测所有的底部单元42，第一功能测试可以包括多个探测步骤，其中，每个探测步骤用于探测一个底部单元42。在可选实施例中，可以使用能够同时探测多个底部单元42的探针卡来实施第一功能测试。
在实施例中，不实施任何分离步骤，传送如图4所示的整个底部封装元件41，从而将上部组件叠层50(图5A-5C)接合在该底部封装元件上。在可选实施例中，在接合上部组件叠层50之前，可以实施切割步骤，从而切割底部封装组件41。从封装基板条20切割下来的每个生成部分(其为集成组件)都可以包括两个或更多个封装基板22和对应的上层管芯36。例如，可以根据组32(图1A)实施切割步骤，并且在切割完以后，每个生成的部分都可以包括在同一个组32中的所有的封装基板和对应的管芯36。然而，将不同的组32分成不同的部分。因此，虽然在随后的讨论中，涉及到术语“底部封装组件41”或术语“封装基板条20”，但是这些术语也可以表示分别从底部封装组件41或封装基板条20上切割下的部分，其中，每个该部分都包括多个封装基板22和对应的上层管芯36。
如图5A至图5C所示，将封装基板条20置于夹具46上，随后上部组件叠层50放置并结合到封装基板22上。图5A是生成的结构的俯视图，以及图5B和图5C是图5A中所示的结构的横截面图，其中该横截面由图5A中的平面交线5B/5C-5B/5C截取获得。在实施例中，其中，如图3所示的底部封装组件41没有切割开，夹具46的尺寸大到足以来容纳和支撑整个封装基板条20。因此，夹具46的侧面尺寸(lateral dimensional)(例如长度L1和宽度W1)接近封装基板条20的相应的侧面尺寸L2和W2。在可选实施例中，其中将底部封装组件41切割为更小的部分，其中，每部分包括至少两个，或许更多的封装基板22，将夹具46的尺寸设计成符合从底部封装组件41上切割下来的相应部分的尺寸。焊球40可以面对并且可以接触夹具46(图5B和5C)。
在将底部封装组件41放置在夹具46上以后，将上部组件叠层50放置在管芯36上。参照图5B和图5C，在上部组件叠层50和管芯36之间设置焊球54。在实施例中，首先将在同一管芯36上的焊球54放置在管芯36上，随后将相应的上部组件叠层50放置在焊球54上方。在可选实施例中，在放置上部组件叠层50之前，可以将焊球54预先放置在上部组件叠层50上以及将焊球回流从而连接到上部组件叠层50。焊球54可以具有比管芯36的厚度更大的尺寸，使得上部组件叠层50可以位于管芯36上方并且仍然与封装基板22电连接。上部组件叠层50可以是其中包括有源器件(未示出)的器件管芯，或者是包括选自器件管芯、中介层、封装基板以及其组合的组件的封装件。例如，每个上部组件叠层50可以包括接合到封装基板50B的器件管芯50A。图5B示出实施例，该实施例中底部封装组件41的所有底部单元42都没有故障，并且因此每个底部单元42都具有设置在其上的上层的上部组件叠层50。在可选的实施例中，如图5C所示，底部单元42(如标记为42′)中的一个在第一功能测试中被识别为不合格，并且因此没有在不合格的底部单元42′上放置上部组件叠层50。
在将上部组件叠层50放置在底部单元42之后，实施回流从而使得熔化焊球54，从而将上部组件叠层50连接到相应的下层的封装基板22。因此，在上部组件叠层50中的集成电路器件通过焊球54与封装基板22电连接，并且可能与相应的管芯36电连接。在回流工艺中，底部封装组件41保持位于夹具46上。
参照图6，在回流以后，可以从夹具46上取下底部封装组件41。实施切割(singulation)，从而将底部封装组件41和上层的上部组件叠层50切割为独立封装件56。每个封装件56都可以包括单个封装基板22、相应的上层管芯36以及上部组件叠层50。
接下来，如图7所示，对于每个封装件56实施第二功能测试从而找出不合格的封装件，其中可以使用探针卡60来探测焊球40。
在将上部组件叠层50放置在管芯36上以及回流的焊球54上方(图5A至5C)的步骤中，夹具46容纳多个形成集成组件41的底部单元42。因此，夹具46可以具有比用于支撑单个封装基板更大的尺寸，并且降低了处理夹具46和下层的底部单元的难度，以及可以提高产量。
根据实施例，方法包括在夹具上放置多个底部单元，其中没有切割开多个底部单元，并且形成集成组件。多个底部单元中的每个都包括封装基板和接合到封装基板的管芯。将多个上部组件叠层放置在多个底部单元上方，其中焊球位于多个上层组件和多个底部单元之间。实施回流从而通过焊球连接多个上部组件叠层和多个底部单元中的相应一个。
根据其他实施例，方法包括将多个管芯接合到封装基板条从而形成包括多个底部单元的底部封装组件。封装基板条包括其中的多个封装基板，其中多个底部单元中的每个都包括多个封装基板中的一个和多个管芯中的一个。对于底部封装组件实施第一功能测试。在实施第一功能测试步骤之后，将底部封装组件放置在夹具上。将多个上部组件叠层放置在底部封装组件上，其中多个上部组件叠层中的每个被放置在多个底部单元中的一个上。实施回流从而连接多个上部组件叠层和多个底部单元。
根据又一些实施例，器件包括封装基板条，该封装基板条包括多个封装基板，其中每个封装基板都包括：金属部件，位于相对表面上方；以及金属连接件，电连接相对表面上的金属部件。将多个管芯设置在多个封装基板上并接合到该多个封装基板上。将多个管芯中的每个接合到多个封装基板中的一个上。将多个上部组件叠层设置并连接到多个封装基板上，其中多个上部组件叠层中的每个接合到多个封装基板中的相应的下层的一个上。
尽管已经详细地描述了本发明及其优势，但应该理解，可以在不背离所附权利要求限定的本实施例的主旨和范围的情况下，做各种不同的改变，替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应当容易理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。此外，每条权利要求构成单独的实施例，并且多个权利要求和实施例的组合在本发明的范围内。

Claims (10)

1.一种方法，包括：
将多个底部单元放置在夹具上，其中，没有将所述多个底部单元切割开，并且形成集成组件，以及其中，所述多个底部单元中的每个包括：封装基板和接合到所述封装基板的管芯；
在所述多个底部单元上放置多个上部组件叠层，其中焊球位于所述多个上层组件和所述多个底部单元之间；以及
实施回流，从而通过所述焊球连接所述多个上部组件叠层和所述多个底部单元中的相应的一些。
2.根据权利要求1所述的方法，进一步包括：在将所述多个上部组件叠层放置在所述多个底部单元上之前，对于所述多个底部单元实施第一功能测试。
3.根据权利要求1所述的方法，进一步包括，在实施所述回流的步骤之后，将所述多个底部单元和所述多个上部组件叠层分成多个封装件，其中所述多个封装件中的每个包括：所述多个底部单元中的一个和所述多个上部组件叠层中的一个。
4.根据权利要求3所述的方法，进一步包括，在所述切割步骤之后，实施第二功能测试来测试所述多个封装件。
5.根据权利要求1所述的方法，其中，所述集成组件包括：封装基板条，所述封装基板条包括多个封装基板，以及其中，所述多个封装基板形成阵列。
6.根据权利要求5所述的方法，进一步包括，在将所述多个底部单元放置在所述夹具上之前，将多个管芯接合到所述封装基板条，其中所述集成组件包括：与所述封装基板条相同数量的封装基板。
7.根据权利要求1所述的方法，其中，所述多个底部单元中的每个均包括焊球，以及其中将所述多个底部单元放置在所述夹具上时，将焊球设置为面对所述夹具。
8.一种方法，包括：
将多个管芯接合到封装基板条上，以形成包括多个底部单元的底部封装组件，其中所述封装基板条包括其中的多个封装基板，以及其中所述多个底部单元中的每个都包括所述多个封装基板中的一个以及多个管芯中的一个；
对于所述底部封装组件实施第一功能测试；
在实施所述第一功能测试的步骤之后，在夹具上放置所述底部封装组件；
将多个上部组件叠层放置在所述底部封装组件上，其中将所述多个上部组件叠层中的每个都放置在所述多个底部单元中的一个上，以及
实施回流以连接所述多个上部组件叠层和所述多个底部单元。
9.根据权利要求8所述的方法，其中在所述第一功能测试的步骤中识别所述多个底部单元中不合格的底部单元，以及其中每次都进行所述回流，所述多个底部单元中不合格的底部单元没有放置在其上的上部组件叠层。
10.一种器件，包括：
封装基板条，包括多个封装基板，其中，每个所述封装基板都包括：在相对面上的金属部件；以及金属连接件，电连接相对面上的所述金属部件；
多个管芯，位于并接合到所述多个封装基板上方，其中，将所述多个管芯中的每个都接合到所述多个封装基板中的一个上；以及
多个上部组件叠层，位于并接合到所述多个封装基板上方，其中，将所述多个上部组件叠层中的每个接合到所述多个封装基板中的相应的下层的一个上。
CN201210011542.XA 2011-09-02 2012-01-13 层叠封装结构和系统级封装结构的封装和功能测试 Active CN102983106B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/225,113 2011-09-02
US13/225,113 US8765497B2 (en) 2011-09-02 2011-09-02 Packaging and function tests for package-on-package and system-in-package structures

Publications (2)

Publication Number Publication Date
CN102983106A true CN102983106A (zh) 2013-03-20
CN102983106B CN102983106B (zh) 2016-01-13

Family

ID=47752493

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210011542.XA Active CN102983106B (zh) 2011-09-02 2012-01-13 层叠封装结构和系统级封装结构的封装和功能测试

Country Status (2)

Country Link
US (2) US8765497B2 (zh)
CN (1) CN102983106B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105702616A (zh) * 2014-12-15 2016-06-22 英飞凌科技股份有限公司 接合夹具、载体以及制造接合夹具的方法
CN110021557A (zh) * 2017-12-01 2019-07-16 美光科技公司 半导体装置封装及相关方法
CN111354713A (zh) * 2018-12-20 2020-06-30 深圳市中兴微电子技术有限公司 封装组件的测试结构及其制作方法
WO2024036910A1 (zh) * 2022-08-16 2024-02-22 澜起电子科技(昆山)有限公司 检测封装芯片性能的结构及方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9293404B2 (en) * 2013-01-23 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Pre-applying supporting materials between bonded package components
US9053405B1 (en) 2013-08-27 2015-06-09 Flextronics Ap, Llc Printed RFID circuit
KR102335827B1 (ko) * 2014-12-24 2021-12-08 삼성전자주식회사 프로브 카드 로딩 장치, 그를 포함하는 프로브 카드 관리 시스템

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060244117A1 (en) * 2005-04-29 2006-11-02 Stats Chippac, Ltd. Semiconductor package including second substrate and having exposed substrate surfaces on upper and lower sides
US20070045796A1 (en) * 2005-08-19 2007-03-01 Micron Technology, Inc. Microelectronic devices, stacked microelectronic devices, and methods for manufacturing microelectronic devices
CN1983533A (zh) * 2005-11-30 2007-06-20 飞思卡尔半导体公司 用于封装半导体器件的方法
US20070235846A1 (en) * 2006-04-01 2007-10-11 Stats Chippac Ltd. Integrated circuit package system with net spacer
US20070254404A1 (en) * 2006-05-01 2007-11-01 Texas Instruments Incorporated Semiconductor Package-on-Package System Including Integrated Passive Components
CN101772841A (zh) * 2007-08-07 2010-07-07 美光科技公司 具有穿透主体的传导通路的封装式集成电路装置及其制造方法
US20100258933A1 (en) * 2009-04-13 2010-10-14 Elpida Memory, Inc. Semiconductor device, method of forming the same, and electronic device

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7179683B2 (en) * 2004-08-25 2007-02-20 Intel Corporation Substrate grooves to reduce underfill fillet bridging
US9735113B2 (en) * 2010-05-24 2017-08-15 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming ultra thin multi-die face-to-face WLCSP

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060244117A1 (en) * 2005-04-29 2006-11-02 Stats Chippac, Ltd. Semiconductor package including second substrate and having exposed substrate surfaces on upper and lower sides
US20070045796A1 (en) * 2005-08-19 2007-03-01 Micron Technology, Inc. Microelectronic devices, stacked microelectronic devices, and methods for manufacturing microelectronic devices
CN1983533A (zh) * 2005-11-30 2007-06-20 飞思卡尔半导体公司 用于封装半导体器件的方法
US20070235846A1 (en) * 2006-04-01 2007-10-11 Stats Chippac Ltd. Integrated circuit package system with net spacer
US20070254404A1 (en) * 2006-05-01 2007-11-01 Texas Instruments Incorporated Semiconductor Package-on-Package System Including Integrated Passive Components
CN101772841A (zh) * 2007-08-07 2010-07-07 美光科技公司 具有穿透主体的传导通路的封装式集成电路装置及其制造方法
US20100258933A1 (en) * 2009-04-13 2010-10-14 Elpida Memory, Inc. Semiconductor device, method of forming the same, and electronic device

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105702616A (zh) * 2014-12-15 2016-06-22 英飞凌科技股份有限公司 接合夹具、载体以及制造接合夹具的方法
CN110021557A (zh) * 2017-12-01 2019-07-16 美光科技公司 半导体装置封装及相关方法
CN110021557B (zh) * 2017-12-01 2024-03-12 美光科技公司 半导体装置封装及相关方法
CN111354713A (zh) * 2018-12-20 2020-06-30 深圳市中兴微电子技术有限公司 封装组件的测试结构及其制作方法
WO2024036910A1 (zh) * 2022-08-16 2024-02-22 澜起电子科技(昆山)有限公司 检测封装芯片性能的结构及方法

Also Published As

Publication number Publication date
US20130056872A1 (en) 2013-03-07
US9040350B2 (en) 2015-05-26
US8765497B2 (en) 2014-07-01
US20140248722A1 (en) 2014-09-04
CN102983106B (zh) 2016-01-13

Similar Documents

Publication Publication Date Title
CN102983106B (zh) 层叠封装结构和系统级封装结构的封装和功能测试
US9761565B2 (en) Microelectronic packages having embedded sidewall substrates and methods for the producing thereof
CN104037139B (zh) 接合结构及其形成方法
US8664540B2 (en) Interposer testing using dummy connections
TWI418001B (zh) 半導體封裝結構及其製造方法
TWI345296B (en) Package having a self-aligned die and the method for making the same, and a stacked package and the method for making the same
US9257415B2 (en) Stacked microelectronic packages having sidewall conductors and methods for the fabrication thereof
US7683459B2 (en) Bonding method for through-silicon-via based 3D wafer stacking
US20160247790A1 (en) Alignment in the Packaging of Integrated Circuits
CN103325703A (zh) 在封装件形成期间探测芯片
CN103715166A (zh) 用于部件封装件的装置和方法
TW201301415A (zh) 積體電路封裝之組裝方法及其封裝
CN104377170A (zh) 半导体封装件及其制法
KR101894125B1 (ko) 반도체 장치의 제조 방법
US9443823B2 (en) Semiconductor device including filling material provided in space defined by three semiconductor chips
US20130076384A1 (en) Method for testing multi-chip stacked packages
CN103187319B (zh) 超薄基板的封装方法
CN102768962A (zh) 一种集成电路封装及其组装方法
CN103187318B (zh) 超薄基板的封装方法
CN103926430B (zh) 一种硅通孔转接板测试方法
US8889483B2 (en) Method of manufacturing semiconductor device including filling gap between substrates with mold resin
US8796132B2 (en) System and method for forming uniform rigid interconnect structures
KR20150092015A (ko) 박형 샌드위치 임베디드 패키지
CN103050478B (zh) 用于3dic封装件合格率分析的探针焊盘设计
TWI555101B (zh) 封裝結構及其製法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant