CN102957418B - 衬底通孔接口电路 - Google Patents

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Abstract

本发明涉及低功率/高速TSV接口设计以及用于设置在中介层衬底中的TSV的TSV接口电路，其在第一管芯和第二管芯之间形成连接，TSV接口电路包括设置在第一管芯中的驱动电路以及设置在第二管芯中的接收器电路，其中，驱动电路与均低于中介层衬底电压的第一电源电压和第二电源电压相连，这充分降低了TSV的寄生电容。接收器电路也与均低于中介层衬底电压的第一电源电压和第二电源电压相连。

Description

衬底通孔接口电路
相关申请的交叉参考
本发明要求2011年8月15日提交的美国临时申请第61/523,504号的优先权，该专利申请的全部公开内容通过引用结合到本文中。
技术领域
本发明总的来说涉及3D集成电路(“3D-IC”)中的衬底通孔。
背景技术
衬底通孔(“TSV”)(也公知为硅通孔)技术对于实现集成电路的3D集成是非常重要的。TSV是完全穿过衬底(诸如，硅晶圆或管芯)的垂直电连接件并且为制造3D封装件和3D IC提供了高性能的封装方案。TSV通常包括嵌入硅或其他半导体衬底(也被称为中介层)中的高纵横比金属通孔，并且金属通孔通过电介质衬垫(通常是氧化物)与衬底相隔离，从而形成金属氧化物半导体结构。为了实现低延迟信号传输，期望将TSV所引起的寄生电容保持尽可能低。
发明内容
根据本发明的一个方面，提供了一种用于设置在中介层衬底中的衬底通孔的衬底通孔接口电路，衬底通孔在第一管芯和第二管芯之间形成连接，其中，中介层衬底处于中介层衬底电压VI，衬底通孔接口电路包括：驱动电路，设置在第一管芯中，驱动电路具有输入端和与衬底通孔相连的输出端，其中，驱动电路与第一电源电压-N*VDD和第二电源电压-(N+1)*VDD相连，并且第一电源电压和第二电源电压均低于中介层衬底电压VI。
优选地，驱动电路是包括并联配置在驱动电路的输入端和输出端之间的PMOS晶体管和NMOS晶体管的CMOS反相器，其中，PMOS晶体管和NMOS晶体管中的每一个均包括栅极端、主体端和源极端，并且其中，PMOS晶体管的主体端和源极端与第一电源电压-N*VDD相连，而NMOS晶体管的主体端和源极端与第二电源电压-(N+1)*VDD相连。
更优选地，中介层衬底电压VI为0V。
优选地，该衬底通孔接口电路进一步包括：接收器电路，设置在第二管芯中，接收器电路具有输出端和与衬底通孔相连的输入端，其中，接收器电路与第一电源电压-N*VDD和第二电源电压-(N+1)*VDD相连。
优选地，接收器电路是包括并联配置在接收器电路的输入端和输出端之间的PMOS晶体管和NMOS晶体管的CMOS反相器，其中，PMOS晶体管和NMOS晶体管中的每一个均包括栅极端、主体端和源极端，并且其中，PMOS晶体管的主体端和源极端与第一电源电压-N*VDD相连，而NMOS晶体管的主体端和源极端与第二电源电压-(N+1)*VDD相连。
更优选地，中介层衬底电压VI为0V。
根据本发明的另一方面，提供了一种用于设置在中介层衬底中的衬底通孔的衬底通孔接口电路，衬底通孔在第一管芯和第二管芯之间形成连接，其中，中介层衬底处于中介层衬底电压VI，通孔衬底接口电路包括：接收器电路，设置在第一管芯中，接收器电路具有输出端和与衬底通孔相连的输入端，其中，接收器电路与第一电源电压-N*VDD相连，并且第二电源电压-(N+1)*VDD与接收器电路相连，并且其中，第一电源电压和第二电源电压均低于中介层衬底电压VI。
优选地，接收器电路是包括并联配置在接收器电路的输入端和输出端之间的PMOS晶体管和NMOS晶体管的CMOS反相器，其中，PMOS晶体管和NMOS晶体管中的每一个均包括栅极端、主体端和源极端，并且其中，PMOS晶体管的主体端和源极端与第一电源电压-N*VDD相连，而NMOS晶体管的主体端和源极端与第二电源电压-(N+1)*VDD相连。
更优选地，中介层衬底电压VI为0V。
优选地，该衬底通孔接口电路进一步包括：驱动电路，设置在第二管芯中，驱动电路具有输出端和与衬底通孔相连的输入端，其中，驱动电路与第一电源电压-N*VDD相连，并且第二电源电压-(N+1)*VDD与驱动电路相连。
优选地，驱动电路是包括并联配置在驱动电路的输入端和输出端之间的PMOS晶体管和NMOS晶体管的CMOS反相器，其中，PMOS晶体管和NMOS晶体管中的每一个均包括栅极端、主体端和源极端，并且其中，PMOS晶体管的主体端和源极端与第一电源电压-N*VDD相连，而NMOS晶体管的主体端和源极端与第二电源电压-(N+1)*VDD相连。
更优选地，中介层衬底电压VI为0V。
根据本发明的又一方面，提供了一种用于设置在中介层衬底中的衬底通孔的衬底通孔接口电路，衬底通孔在第一管芯和第二管芯之间形成连接，其中，中介层衬底处于中介层衬底电压VI，衬底通孔接口电路包括：驱动电路，设置在第一管芯中，驱动电路具有输入端和与衬底通孔相连的输出端，其中，驱动电路与第一电源电压-N*VDD相连，并且第二电源电压-(N+1)*VDD与驱动电路相连接，其中，第一电源电压和第二电源电压均低于中介层衬底电压VI；以及接收器电路，设置在第二管芯中，接收器电路具有输出端和与衬底通孔相连的输入端，其中，接收器电路与第一电源电压-N*VDD相连，并且第二电源电压-(N+1)*VDD与接收器电路相连。
优选地，驱动电路是包括并联配置在所述驱动电路的输入端和输出端之间的PMOS晶体管和NMOS晶体管的CMOS反相器，其中，PMOS晶体管和NMOS晶体管中的每一个均包括栅极端、主体端和源极端，并且其中，PMOS晶体管的主体端和源极端与第一电源电压-N*VDD相连，而NMOS晶体管的主体端和源极端与第二电源电压-(N+1)*VDD相连。
更优选地，中介层衬底电压VI为0V。
优选地，接收器电路是包括并联配置在接收器电路的输入端和输出端之间的PMOS晶体管和NMOS晶体管的CMOS反相器，其中，PMOS晶体管和NMOS晶体管中的每一个均包括栅极端、主体端和源极端，并且其中，PMOS晶体管的主体端和源极端与第一电源电压-N*VDD相连，而NMOS晶体管的主体端和源极端与第二电源电压-(N+1)*VDD相连。
更优选地，中介层衬底电压VI为0V。
附图说明
图1(a)示出了TSV的典型结构；
图1(b)示出了根据实施例的TSV接口电路的实例；
图2示出了TSV被设置在p型衬底中的TSV接口电路的一个实例；
图3是在25℃下具有频率变化的TSV C-V特性图；
图4示出了TSV被设置在N阱中的TSV接口电路的另一个实例
图5是N阱中的TSV的C-V特性图；
图6是设置在TSV接口TX之前的电平降低转换器的示意图；
图7是设置在TSV接口RX之后的电平升高转换器的示意图；
所有附图均为示意性的并且未按比例绘制。
具体实施方式
对于示例性实施例的描述旨在接合附图进行阅读，附图被认为是整个书面描述的一部分。对于示例性实施例的描述旨在接合附图进行阅读，附图被认为是整个书面描述的一部分。应该理解，在该说明中的相对关系术语，诸如，“下面的”、“上面的”、、“水平的”、“垂直的”、“在…上面”、“在…下面”、“向上的”、“向下的”、“顶部”和“底部”以及其派生词(例如，“水平地”、“向下地”、“向上地”等)与随后所描述的或在论述过程中视图所示出的方向相关。这些相对关系术语旨在更容易地描述，并不要求部件按此特定的方向装配或操作。除非另有明确说明，否则这些涉及了连接，耦合等的术语(诸如“连接的”和“互连的”)涉及的是彼此直接固定或连接或通过中间结构间接地固定或连接的结构之间的关系，以及两者可移动或不可移动的连接或关系。另外，除非另有说明，否则关于电连接等的术语(诸如，“接合的”、“连接的”以及“互连的”)涉及的都是相互直接通信或通过中间结构间接通信的结构之间的关系。
图1(a)是TSV 55的典型结构的截面图。TSV 55是延伸穿过中介层50的厚度、为中介层50的任一侧的IC器件提供电连接的金属导体。在该实例中，TSV 55在两个IC管芯10和20之间提供电连接。中介层衬底50通常由硅或其他半导体材料形成。介电材料层57将TSV 55与周围的中介层衬底50隔离开。中介层衬底50处于电压VI，其通常为0伏或接近0伏。
根据本公开的一个实施例，图1(b)示出了用于设置在中介层衬底50中的TSV 55的TSV接口电路100，其在第一管芯10和第二管芯20之间形成连接。TSV接口电路100包括设置在第一管芯10中的驱动电路60。驱动电路60包括输入端Input 1和与TSV 55相连接的输出端O1。
驱动电路60是与作为其电源的第一电源电压Vdd和作为其地的第二电源电压Vss相连的反相器电路。根据本公开的一个方面，与在等于或高于中介层衬底的电源电压下进行工作的传统的TSV接口电路不同，第一和第二电源电压Vdd和Vss低于中介层衬底电压VI。设置在第二管芯20中的接收器电路70也是与作为其电源的第一电源电压Vdd和作为其地的第二电源电压Vss相连接的反相器电路。以低于中介层衬底电压的第一和第二电源电压来偏置驱动电路60和接收器电路70使与TSV相关的寄生电容降低了大约30％。
根据另一个实施例，通过降低使用管芯10和20的现有电源的TSV接口电路的电源电压和接地电压，能够在传统的TSV接口电路上实施改进的TSV接口电路。来自现有电源的电源电压在本文被称为VDD。然后，根据本公开的一个方面，用于驱动电路60和接收器电路70的第一电源电压Vdd是-N*VDD，而第二电源电压Vss是-(N+1)*VDD，其中，N是任意正整数。换言之：
Vdd＝-N*VDD,且
Vss＝-(N+1)*VDD，
其中，N是1至10的整数，并且Vdd和Vss将低于0V的VI。
根据另一个方面，TSV接口电路100还包括设置在第二管芯20中的接收器电路70。接收器电路70包括输出端O2和与衬底通孔55相连接的输入端Input 2。接收器电路70与第一电源电压Vdd和第二电源电压Vss相连接。
参考图2，根据本公开的一个方面，驱动电路60是CMOS反相器电路，其包括并联配置在输入端Input 1和输出端O1之间的PMOS晶体管61和NMOS晶体管62。PMOS晶体管61包括栅极端G1、主体端(bulk terminal)B1和源极端S1。NMOS晶体管62包括栅极端G2、主体端B2和源极端S2，其中，漏极端是共享的。PMOS晶体管61和NMOS晶体管62具有共享的漏极。PMOS晶体管的主体端和源极端B1、S1与第一电源电压Vdd相连接，而NMOS的主体端和源极端B2、S2与第二电源电压Vss相连接，其中，Vdd和Vss低于中介层衬底电压VI。
根据又一个方面，接收器电路70也是CMOS反相器，其包括并联配置在接收器电路的输入端Input2和输出端O2之间的PMOS晶体管71和NMOS晶体管72。PMOS晶体管71包括栅极端G3、主体端B3和源极端S3。NMOS晶体管72包括栅极端G4、主体端B4和源极端S4。PMOS晶体管71和NMOS晶体管72具有共享的漏极。PMOS晶体管的主体端和源极端B3、S3与第一电源电压Vdd相连接，而NMOS的主体端和源极端B4、S4与第二电源电压Vss相连接。
图3是在25℃下频率变化的TSV C-V特性图。在该图中，假设VDD是1V且N＝5。Y轴是(TSV的电容(CTSV))/(氧化物介电层的电容(COX))。在各个实施例中，选择偏置以使TSV电压低于衬底电压。在一些实施例中，在区域A内选择偏置，在区域A中，当TSV电压低于衬底电压约4伏时，TSV的电容被降低大约30％。传统的TSV接口电路以大约为零的偏置电压进行工作，并且在图3所示的每个频率下基本上具有CTSV/COX的高值。本公开的TSV接口电路100以区域A中的偏置电压进行工作，该电压低于中介层衬底电压VI。
上面描述以及图2所示的实例均用于TSV设置在p型中介层衬底中的实施例，并且TSV接口电路100以相对于0V而言为负的第一电源电压Vdd和第二电源电压Vss进行偏置。
对于TSV设置在N阱中的实施例，TSV接口电路100以小于中介层衬底电压VI的相对于0V而言为正的第一电源电压Vdd和第二电源电压Vss进行偏置。换言之：
Vdd＝N*VDD,且
Vss＝(N+1)*VDD。
这在图4中示出。
图5示出了在25℃下频率变化(10KHz、100KHz、1MHz和准静态)的TSV C-V特性图，该图用于VDD是1V且N＝2的N阱实例。传统的TSV接口电路可在0V和1V之间的区域D中工作。本公开的TSV接口电路100在电压高于中介层衬底电压VI的区域C中工作。如图5所示，当TSV被N阱包围时，在高偏置电压下电容较低。
在一些实施例中，在TSV接口Tx之前嵌入电平降低转换器，而在TSV接口Rx之后嵌入电平升高转换器。
图6是适合的电平降低转换器的非排他性实例的示例图。IN1和IN2是3.3-V信号，而VDD处于1-V，这使得上拉和下拉器件NUP和NDN具有大栅极-源极电压并由此具有低电阻。由于NUP和NDN总是在线性区域中工作，所以该电路可以在核心电压不受到任何最小限制的情况下工作。NUP和NDN分别以尺寸3-μ/0.35-μm和3-μ/0.35-μm进行优化。
图7是适合的电平升高转换器的非排他性实例的示意图。0-Vt 3.3-VNMOS NA1和NA2可用于保护1.0-V NMOS N1和N2不受到高压应力的影响。NA1(NA2)的栅极不固定于VDD，因为INT1(INT2)将接近VDD+BV，其中NA1(NA2)的栅极电压处于VDD并且N1(N2)截止，这引起N1(N2)的栅极氧化物击穿。当NA1(NA2)的阈下泄漏等于NA1的结点反偏压泄漏加上N1(NA2加上N2)时，BV是平衡电压。当P1(P2)上拉时，截止NA1(NA2)可以将寄生电容C1(C2)与节点LSDR1相隔离并由此提高速度。
这些仅仅是实例，本领域的普通技术人员能够简单地替换其他适合的电平降低和电平升高转换器。
本文公开的TSV接口电路将寄生电容降低了大约30％。在寄生电容较低的情况下，相同工作速度和电压下的功耗可降低大约5X～3X。反之，相同功率和电压下的速度能够快5X～3X。
尽管已经根据示例性的实施例对主题进行了描述，但并不局限于此。反之，应该更宽泛地构造所附的权利要求，从而包括本领域的技术人员可以实现的其他变型和实施例。

Claims (17)

1.一种用于设置在中介层衬底中的衬底通孔的衬底通孔接口电路，所述衬底通孔在第一管芯和第二管芯之间形成连接，其中，所述中介层衬底处于中介层衬底电压VI，所述衬底通孔接口电路包括：
驱动电路，设置在所述第一管芯中，所述驱动电路具有输入端和与所述衬底通孔相连的输出端，
其中，所述驱动电路与第一电源电压-N*VDD和第二电源电压-(N+1)*VDD相连，其中，N是任意正整数，并且
其中，所述第一电源电压和所述第二电源电压均低于所述中介层衬底电压VI，
其中，所述驱动电路是CMOS反相器电路。
2.根据权利要求1所述的用于设置在中介层衬底中的衬底通孔的衬底通孔接口电路，其中，所述驱动电路是包括并联配置在所述驱动电路的输入端和输出端之间的PMOS晶体管和NMOS晶体管的CMOS反相器，
其中，所述PMOS晶体管和所述NMOS晶体管中的每一个均包括栅极端、主体端和源极端，并且
其中，所述PMOS晶体管的主体端和源极端与所述第一电源电压-N*VDD相连，而所述NMOS晶体管的主体端和源极端与所述第二电源电压-(N+1)*VDD相连。
3.根据权利要求2所述的用于设置在中介层衬底中的衬底通孔的衬底通孔接口电路，其中，所述中介层衬底电压VI为0V。
4.根据权利要求1所述的用于设置在中介层衬底中的衬底通孔的衬底通孔接口电路，进一步包括：
接收器电路，设置在所述第二管芯中，所述接收器电路具有输出端和与所述衬底通孔相连的输入端，
其中，所述接收器电路与所述第一电源电压-N*VDD和所述第二电源电压-(N+1)*VDD相连。
5.根据权利要求4所述的用于设置在中介层衬底中的衬底通孔的衬底通孔接口电路，其中，所述接收器电路是包括并联配置在所述接收器电路的输入端和输出端之间的PMOS晶体管和NMOS晶体管的CMOS反相器，
其中，所述PMOS晶体管和所述NMOS晶体管中的每一个均包括栅极端、主体端和源极端，并且
其中，所述PMOS晶体管的主体端和源极端与所述第一电源电压-N*VDD相连，而所述NMOS晶体管的主体端和源极端与所述第二电源电压-(N+1)*VDD相连。
6.根据权利要求5所述的用于设置在中介层衬底中的衬底通孔的衬底通孔接口电路，其中，所述中介层衬底电压VI为0V。
7.一种用于设置在中介层衬底中的衬底通孔的衬底通孔接口电路，所述衬底通孔在第一管芯和第二管芯之间形成连接，其中，所述中介层衬底处于中介层衬底电压VI，所述衬底通孔接口电路包括：
接收器电路，设置在所述第一管芯中，所述接收器电路具有输出端和与所述衬底通孔相连的输入端，
其中，所述接收器电路与第一电源电压-N*VDD相连，并且第二电源电压-(N+1)*VDD与所述接收器电路相连，其中，N是任意正整数，并且
其中，所述第一电源电压和所述第二电源电压均低于所述中介层衬底电压VI，
其中，所述接收器电路是CMOS反相器电路。
8.根据权利要求7所述的用于设置在中介层衬底中的衬底通孔的衬底通孔接口电路，其中，所述接收器电路是包括并联配置在所述接收器电路的输入端和输出端之间的PMOS晶体管和NMOS晶体管的CMOS反相器，
其中，所述PMOS晶体管和所述NMOS晶体管中的每一个均包括栅极端、主体端和源极端，并且
其中，所述PMOS晶体管的主体端和源极端与所述第一电源电压-N*VDD相连，而所述NMOS晶体管的主体端和源极端与所述第二电源电压-(N+1)*VDD相连。
9.根据权利要求8所述的用于设置在中介层衬底中的衬底通孔的衬底通孔接口电路，其中，所述中介层衬底电压VI为0V。
10.根据权利要求7所述的用于设置在中介层衬底中的衬底通孔的衬底通孔接口电路，进一步包括：
驱动电路，设置在所述第二管芯中，所述驱动电路具有输出端和与所述衬底通孔相连的输入端，
其中，所述驱动电路与所述第一电源电压-N*VDD相连，并且所述第二电源电压-(N+1)*VDD与所述驱动电路相连。
11.根据权利要求10所述的用于设置在中介层衬底中的衬底通孔的衬底通孔接口电路，其中，所述驱动电路是包括并联配置在所述驱动电路的输入端和输出端之间的PMOS晶体管和NMOS晶体管的CMOS反相器，
其中，所述PMOS晶体管和所述NMOS晶体管中的每一个均包括栅极端、主体端和源极端，并且
其中，所述PMOS晶体管的主体端和源极端与所述第一电源电压-N*VDD相连，而所述NMOS晶体管的主体端和源极端与所述第二电源电压-(N+1)*VDD相连。
12.根据权利要求11所述的用于设置在中介层衬底中的衬底通孔的衬底通孔接口电路，其中，所述中介层衬底电压VI为0V。
13.一种用于设置在中介层衬底中的衬底通孔的衬底通孔接口电路，所述衬底通孔在第一管芯和第二管芯之间形成连接，其中，所述中介层衬底处于中介层衬底电压VI，所述衬底通孔接口电路包括：
驱动电路，设置在所述第一管芯中，所述驱动电路具有输入端和与所述衬底通孔相连的输出端，
其中，所述驱动电路与第一电源电压-N*VDD相连，并且第二电源电压-(N+1)*VDD与所述驱动电路相连接，
其中，所述第一电源电压和所述第二电源电压均低于所述中介层衬底电压VI；以及
接收器电路，设置在所述第二管芯中，所述接收器电路具有输出端和与所述衬底通孔相连的输入端，
其中，所述接收器电路与所述第一电源电压-N*VDD相连，并且所述第二电源电压-(N+1)*VDD与所述接收器电路相连，
其中，N是任意正整数，
其中，所述驱动电路和所述接收器电路是CMOS反相器电路。
14.根据权利要求13所述的用于设置在中介层衬底中的衬底通孔的衬底通孔接口电路，其中，所述驱动电路是包括并联配置在所述驱动电路的输入端和输出端之间的PMOS晶体管和NMOS晶体管的CMOS反相器，
其中，所述PMOS晶体管和所述NMOS晶体管中的每一个均包括栅极端、主体端和源极端，并且
其中，所述PMOS晶体管的主体端和源极端与所述第一电源电压-N*VDD相连，而所述NMOS晶体管的主体端和源极端与所述第二电源电压-(N+1)*VDD相连。
15.根据权利要求14所述的用于设置在中介层衬底中的衬底通孔的衬底通孔接口电路，其中，所述中介层衬底电压VI为0V。
16.根据权利要求14所述的用于设置在中介层衬底中的衬底通孔的衬底通孔接口电路，其中，所述接收器电路是包括并联配置在所述接收器电路的输入端和输出端之间的PMOS晶体管和NMOS晶体管的CMOS反相器，
其中，所述PMOS晶体管和所述NMOS晶体管中的每一个均包括栅极端、主体端和源极端，并且
其中，所述PMOS晶体管的主体端和源极端与所述第一电源电压-N*VDD相连，而所述NMOS晶体管的主体端和源极端与所述第二电源电压-(N+1)*VDD相连。
17.根据权利要求16所述的用于设置在中介层衬底中的衬底通孔的衬底通孔接口电路，其中，所述中介层衬底电压VI为0V。
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