CN102956439B - 金属绝缘体金属电容器及制造方法 - Google Patents

金属绝缘体金属电容器及制造方法 Download PDF

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Abstract

MIM电容器的实施例可以被嵌入到厚的IMD层中，该厚IMD层的厚度(例如，至)足以得到高电容。该厚IMD层可以位于较薄的IMD层上面。MIM电容器可以形成在三个邻近的金属层之中，这些金属层具有两个将这三个邻近的金属层分隔开的厚的IMD层。材料(诸如，TaN或TiN)可以被用作为底部/顶部电极以及Cu阻挡物。厚IMD层上面的金属层可以作为顶部电极连接件。厚IMD层下面的金属层可以作为底部电极连接件。该电容器可以具有不同形状，诸如，圆柱形或凹形。可以使用许多种类的材料(Si3N4、ZrO2、HfO2、BTS...等)作为介电材料。在形成电路的其他无电容器逻辑件时，通过一个或两个额外的掩模形成该MIM电容器。本发明还提供了一种金属绝缘体金属电容器及制造方法。

Description

金属绝缘体金属电容器及制造方法
技术领域
本发明涉及半导体领域，更具体地，本发明涉及一种金属绝缘体金属电容器及制造方法。
背景技术
互补金属氧化物半导体(CMOS)是一种用于构造数字集成电路(IC)(诸如，微处理器、微控制器及其他)或模拟电路(诸如，图像传感器、数据转换器以及用于许多种通信工具的收发器)的技术。IC可以包括通过金属层连接在一起的数字逻辑部分(诸如，晶体管)以及其他部件(诸如，电阻器和电容器)。
在半导体器件中使用了许多种电容器，诸如，金属氧化物半导体(MOS)电容器、PN结电容器、多晶硅绝缘体多晶硅(PIP)电容器以及金属绝缘体金属(MIM)电容器。尤其MIM电容器在广泛的应用范围中提供了减小了的电极电阻。
半导体芯片可以包括多个通过多个金属层互连的接触件，这些金属层被形成了金属间介电(IMD)层的绝缘材料层分隔开。在不同金属层之间通过穿过绝缘层的通孔形成互连。通孔使其他金属层的互连件之间能够通信或能够直接与衬底中的半导体器件通信。传统芯片可以包括三层或更多的金属层，再加上最后的钝化层。该最后的钝化层可以被用于在探测和封装过程中防止CMOS受到机械磨损并且可以用于阻挡污染物。在最后的钝化层之后，将打开用于输入/输出的连接焊盘，然后进行标准的制造后工艺，诸如，晶圆探测、管芯分离以及封装。
一种制造用于芯片的金属层的方法包括镶嵌工艺。镶嵌指的是将经过图案化的层嵌入在其他层之上和其中，使得这两个层的顶面共面的一种形成方式。IMD既可以直接沉积在衬底上，也可以沉积在其他现有的金属层的顶部上。一旦IMD沉积完毕，便可以将IMD的一部分去除，从而形成凹陷的部件，诸如，可以连接芯片的不同区域并且容纳导线的沟槽和通孔。仅产生出沟槽或通孔之一的镶嵌工艺被公知为单镶嵌工艺。同时产生出沟槽和通孔两者的镶嵌工艺被公知为双镶嵌工艺。
单镶嵌工艺和双镶嵌工艺使用了电阻较低的金属(例如，铜)来代替传统上使用的铝形成多种金属元件(例如，线、互连件等)。薄的阻挡膜用于防止铜扩散到电介质中。随着互连层的数量的增加，在后续的光刻之前需要对之前的层进行平坦化来确保表面平坦。化学机械抛光(CMP)是用于实现这种平坦化的主要处理工艺，然而，有时候仍旧使用干式回蚀法。
可以将MIM电容器形成为多种形状，诸如，圆柱形、凹形、堆叠形等等。一些现有的MIM电容器制造方法可以对逻辑工艺(如，生产线后道RC模式变化、沿着长通孔的IR降低以及工艺可靠性问题)造成不期望的影响。因此，对于改进的MIM电容器结构以及制造工艺而言，对半导体器件处理技术具有持续性的需求。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种在集成电路(IC)内形成金属绝缘体金属(MIM)电容器的方法，包括：在具有第一厚度的金属间介电(IMD)层中形成至少一个下部金属部件；在具有第二厚度的厚IMD层中形成至少一个上部金属部件，所述第二厚度大于所述第一厚度；在所述厚IMD层中形成沟槽；沿着所述沟槽的壁沉积底部电极材料，从而形成底部电极；邻近所述底部电极材料的位置上形成介电层；以及在邻近所述介电层的位置上形成顶部电极。
在方法中，进一步包括：在所述电路的第一金属层中形成与所述底部电极相接触的底板。
在方法中，进一步包括：在与所述顶部电极相连接的第二金属层中形成顶板，其中，所述第二金属层位于所述厚IMD层上，并且在形成所述电路的其他无电容器逻辑件的同时形成所述顶板。
在方法中：所述第一厚度在至的范围内，所述第二厚度在至的范围内。
在方法中：使用额外的掩模来形成所述顶部电极，在形成所述电路的其他非电容器逻辑件时没有使用所述额外的掩模。
在方法中：所述底部电极由TaN或TiN构成。
在方法中：通过高介电常数材料形成所述介电层。
在方法中：所述顶部电极由TaN或TiN构成。
在方法中：所述顶部电极与位于所述第一金属层和所述第二金属层之间的第三金属层相连接，并且所述顶部电极通过位于所述第二金属层和所述第三金属层之间的通孔与位于所述第二金属层中的所述顶板相连接。
在方法中：所述第三金属层位于被所述厚IMD层分隔开的所述第一金属层上面，所述第二金属层位于被第三IMD层分隔开的所述第三金属层上面，所述第三IMD层的厚度与所述第二厚度相似。
在方法中：所述底部电极位于形成在所述厚IMD层中的多个沟槽内。
根据本发明的另一方面，一种在集成电路(IC)内形成MIM电容器的方法，包括：在所述集成电路的下部介电层中形成第一金属层，所述下部介电层具有第一厚度；在所述集成电路的上部介电层中形成第一镶嵌开口，并且同时在所述上部介电层中形成第二镶嵌开口，所述上部介电层的厚度大于所述下部介电层的厚度；在所述第一镶嵌开口中形成下部电极、电介质以及上部电极，其中，所述下部电极、所述电介质以及所述上部电极部分地填充了所述第一镶嵌开口，而所述第一镶嵌开口留有未被填充的剩余部分；以及同时用导体填充所述第一镶嵌开口的所述剩余部分和所述第二镶嵌开口。
在该方法中，所述导体包括铜，所述方法进一步包括：对所述铜导体执行化学机械抛光(CMP)步骤。
在该方法中，在所述第一镶嵌开口中形成下部电极、电介质以及上部电极包括：在所述第一镶嵌开口的侧壁和底部上共形地形成第一导电材料；在所述第一导电材料上方共形地形成介电材料；以及在所述介电材料上共形地形成第二导电材料。
在该方法中：在所述第一镶嵌开口的侧壁和底部上共形地形成第一导电材料包括：沉积TaN或TiN；在所述第一导电材料上方共形地形成介电材料包括：沉积高介电常数材料；以及在所述介电材料上共形地形成第二导电材料包括：沉积TaN或TiN。
根据本发明的又一方面，提供了一种集成电路(IC)内的MIM电容器，包括：底板，位于具有第一厚度的第一金属间介电(IMD)层上面的所述电路的第一金属层中；底部电极，形成在具有大于所述第一厚度的第二厚度的第二IMD层中，并且形成在所述第一金属层上面；介电层，邻近所述第二IMD层内的所述底部电极；顶部电极，邻近所述第二IMD层内的所述介电层；以及顶板，位于与所述顶部电极相连接的第二金属层中，其中，在形成所述电路的其他无电容器逻辑件的同时形成所述第二金属层和所述顶板。
在该MIM电容器中：所述第一厚度处于至的范围内，所述第二厚度处于至的范围内。
在该MIM电容器中：所述底部电极由TaN或TiN构成；所述介电层通过高介电常数材料形成；以及所述顶部电极由TaN或TiN构成。
在该MIM电容器中：所述顶部电极与位于所述第一金属层和所述第二金属层之间的第三金属层相连接，并且所述顶部电极通过位于所述第二金属层和所述第三金属层之间的通孔与所述第二金属层中的所述顶板相连接。
在该MIM电容器中：所述第三金属层位于被所述第二IMD层分隔开的所述第一金属层的上面，所述第二金属层位于被第三IMD层分隔开的所述第三金属层上面，所述第三IMD层的厚度与所述第二厚度相似。
附图说明
为了全面理解本公开及其优点，现在结合附图进行以下描述作为参考，其中：
图1(a)至图1(1)是用于在两个邻近的金属层之间形成MIM电容器的方法步骤的说明性实施例的示意图，其中，顶部电极和底部电极分别与第一金属层和第二金属层处的板连接；
图2(a)至图2(i)是用于在三个邻近的层中形成MIM电容器的方法步骤的说明性实施例的示意图；
图3(a)至图3(h)是用于在三个邻近的层中形成MIM电容器的方法步骤的说明性实施例的示意图，其中，底部电极形成在多个通孔和金属接触开口之内；
图4是多个金属层和厚度不同的IMD层的说明性示意图并且示出了MIM电容器在金属层中的位置。
具体实施方式
下面，详细讨论本发明各实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅示出了制造和使用本发明的具体方式，而不用于限制本发明的范围。
将根据具体环境中的示例性实施例，即，制造金属绝缘体金属(MIM)电容器的方法以及通过该方法所制造MIM电容器来描述本发明。
图1(a)示出了通过图1(b)-图1(1)中所示的实施例工艺所形成的示例性MIM电容器1。该示例性的MIM电容器形成在IC的带有厚IMD层(例如，)的两个邻近的金属层之间。说明性地，这两个带有厚IMD层的邻近的金属层可以是IC最上面的两个金属层，紧邻着最后的钝化层。
包含最上面的两个金属层中的如此形成的MIM电容器具有高电容密度。例如，MIM电容器的说明性实施例可以具有在60fF/μm2～200fF/μm2的范围内的电容密度。所得到的电容器不改变CMOS逻辑工艺的任何膜设计并且由此不具有SPICE模型变化(spicemodelshift)、芯片性能降低以及工艺可靠性问题。而且，在不同技术代中，顶部金属层厚度相对较为稳定，因此可以将该嵌入式MIM电容器用在逻辑技术的许多改良代中。
图1(a)示出的是与电路的其他逻辑2形成在一起的示例性MIM电容器。该MIM电容器形成在两个互连金属层之间的IMD层之内。MIM电容器1可以包括由TaN或TiN构成的底部电极201和上部电极203以及其间的高k介电材料202。底部电极拾取部(pickup)11形成在第一金属层中，而顶部电极拾取部12形成在紧邻的金属层中。有利地，将MIM电容器形成在最上面金属层和紧邻着最上面金属层的金属层之间，这是因为这些金属层具有足够厚的金属介电(IMD)层，与标准的逻辑CMOS工艺流程相比，该金属介电层使得可以在不添加额外的IMD子层(sub-layer)的情况下将MIM电容器制造在其中。
图1(a)仅为了说明目的而不是限制性的。例如，可以通过说明性工艺如此形成一个以上的MIM电容器。金属接触件11、12和13的尺寸和位置用于说明目的而不是限制性的。逻辑部分中可以存在多个金属接触件，而不是如所示出的一个金属接触件13。每个子层(诸如，102、103、104、105、106和107)的尺寸仅用于说明目的而不是限制性的。MIM电容器1可以是不同形状的，诸如，圆柱形或凹形。
仍参考图1(a)，底部电极201、介电材料202以及顶部电极203被嵌入到IMD层100内部，该IMD层包括：停止子层102，该子停止层用于防止Cu向外扩散并且还作为通孔蚀刻停止层，并且该子停止层由SIC或SIN材料形成；第一IMD子层103，该第一IMD子层由介电绝缘层(诸如，基于掺杂的或未掺杂的材料的氧化硅)形成，但优选地将未掺杂的硅酸盐玻璃(USG)用于加强结构稳定性或将氟化硅酸盐玻璃(FSG)用于结构稳定性；第二停止子层104，该第二停止子层用于防止Cu向外扩散并且还被作为通孔蚀刻停止层；第二IMD子层105；然后是第三IMD子层106；再然后是停止子层107。
图1(b)至图1(1)示出了形成如图1(a)所示的说明性MIM电容器的工艺。在图1(b)中，说明性的工艺开始在紧邻着最上面的金属层的金属层处形成了金属接触件11(有时也被称作底部电极拾取部)；然后通过沉积SiC或SIN材料形成第一蚀刻停止层102。通过沉积IMD材料(诸如，USG氧化物膜)形成第一IMD子层103，然后通过沉积SiC或SIN材料形成第二停止子层104。随后通过沉积材料(诸如，USG氧化物膜)来形成第二IMD子层105。这些子层102、103、104、105是位于最上面两个金属层之间的IMD层100的一部分，并且通过包括了LPCVD、PECVD或HDP-CVD的方法沉积这些层。本实施例的有利的特征在于，IMD层100(包括蚀刻停止层102和104以及介电层103和106)是典型的使用在CMOS逻辑工艺中的标准层。因此，有利地，不需要用于将该说明性工艺结合到标准的CMOS工艺流程中的额外的IMD子层或工艺。
将MIM电容器设置在最上面的IMD层中的另一个有利特征在于，最上面的IMD层通常比下面的IMD层(在从大约至的范围内)厚得多。这就意味着可以在该IMD层内部形成为了所期望的电容而具有足够表面面积的MIM电容器结构，而且在除了传统上制造CMOS逻辑器件所使用的这些层以外不需要添加更厚的或额外的IMD层。
图1(c)示出的是使用额外的掩模A(未示出)通过光刻在金属接触件11上将两个开口2001和2002形成在层102至105内部。因为这个形成开口2001和2002的步骤需要掩模步骤，而该掩模步骤不是用于其他无电容器逻辑部分的CMOS后道(BEOL)工艺流程的一部分，所以这个掩模A被称作“额外的掩模”。开口2001和2002与金属接触件11直接接触。图1(c)是截面图，而开口2001和2002可以被定型成杯状(即，当从上方观看时，开口2001和2002可以具有基本上呈圆形的形状)。可以存在两个以上的开口。开口2001和2002的数量、位置、尺寸、宽度以及形状仅用于说明目的，而不是限制性的。
图1(d)示出的是在开口2001和2002的底部处并且沿着其侧壁以及在子层105表面上沉积的底部电极材料2011。沉积在开口2001和2002的底部处的材料2011与形成了电接触路径的金属接触件11相接触。该材料2011可以是导电材料(诸如，TaN或TiN)或硅化的金属氮化物(诸如，TaSiN、TiSiN以及WSiN)。可以存在多个包括导电材料的子层(未示出)。
图1(e)示出的是沉积在底部电极材料2011上，填充在开口2001和2002中以及沉积在105的表面上的光刻胶涂布材料2012。如图1(e)所示，该光刻胶涂布材料随后被从表面上(通过回蚀或类似的工艺)去除，使得光刻胶涂布材料2012仅保留在开口2001和2002中。此后，底部电极材料2011被从子层105的顶面中回蚀掉，从而形成如图1(f)所示的底部电极201。光刻胶涂布材料2012覆盖着沟槽中的底部电极材料并且由此对其进行保护，因此使得底部电极材料2011的去除仅在暴露的顶面上进行。可选地，可以通过化学机械抛光(CMP)去除底部电极材料201。
图1(g)示出的是电容器电介质2021，在底部电极201上通过包括了ALD、LPCVD以及ALCVD的方法在开口2001和2002的底部处并且沿着该开口2001和2002的侧壁以及在子层105的表面上沉积该电容器电介质2021。该材料可以包括任意的电容器电介质，诸如，SiO2、金属氮化物(诸如，氮化硅(例如，Si3N4))或高介电常数(高-k)材料，诸如，TiO2、Ta2O5、ZrO2，包括稀土氧化物，诸如，Y2O3、La2O5、HfO2及其铝酸盐和硅酸盐。将意识到，电容器介电层202的厚度根据电介质材料和所期望的电容改变。然后，如图1(h)所示，随后将顶部电极层2031的层沉积在电容器介电层2021上方。上部的金属电极层2031优选地包括至少一个导电层，例如，包括与沉积在底部电极层201中的材料相同的优选材料。根据应用方式，优选地，上部电极层2031的总厚度与底部电极层201的厚度相同，或优选地，上部电极层2031的总厚度与底部电极层201的厚度更厚。
图1(i)示出的是通过光刻技术使用额外的掩模B所形成的顶部电极203和电容器介电层202。另外，该图涉及的是将掩模用于限定顶部电极203的边缘的情况，这是“额外”的掩模步骤，典型的CMOS工艺流程是不需要该步骤的。
图1(j)示出的是进一步在电极层203以及子层105上通过使用IMD材料(诸如，USG氧化物膜)形成IMD子层106。该子层106可以具有通过CMP而形成的平坦的表面。
图1(k)示出的是随后形成其他所需的通孔开口和金属开口，诸如，在IMD层100中的通孔开口211、金属开口131和121。通孔开口211可以被设置在两个停止子层102和104之间。从子层104开始直至层106形成金属开口121和131。通常被称为单镶嵌工艺或双镶嵌工艺的形成通孔开口和金属开口的工艺对本领域的技术人员是公知的，从而在本文中不再重复。本发明的有利特征在于，通孔开口211和随后形成的通孔21可以具有与在标准的CMOS逻辑工艺流程中所使用的通孔相同的尺寸。因为可以在IMD层100的尺寸之内形成整个的MIM电容器1，所以不需要延长该通孔。这是在最上面的IMD层中形成MIM电容器1的有利结果。
如图1(1)所示，金属材料被填充到开口211、121和131中，从而形成通孔21以及金属接触件12和13。金属接触件13所使用的是其标准的电路功能，而不是MIM电容器的一部分。金属接触件12则被用作为MIM电容器的顶板拾取部。然后形成了额外的停止层107。可以形成进一步的制造步骤，诸如，形成额外的IMD层或钝化层。
图1(b)至图1(1)中所示的说明性工艺可以形成图1(a)中所示的示例性MIM电容器。该示例性的MIM电容器1形成在紧邻着最上面的金属层的金属层和最上面的金属层之间，这些金属层包含了厚IMD层。当在相同的工艺中，在没有任何附加工艺的条件下形成CMOS电路的逻辑电路和其他连接时，则通过使用两个额外的掩模形成该MIM电容器1。
MIM电容器的其他说明性实施例可以在芯片的三个邻近的金属层之中形成，这些金属层中具有，例如，如图2和图3所示厚度为将三个邻近的金属层分开的两个厚IMD层。说明性地，带有厚IMD层的三个邻近的金属层可以是IC紧邻着最后的钝化层的前三个金属层，以使得所形成的MIM电容器具有高电容密度，不会改变CMOS逻辑工艺的任何膜结构并且由此不具有SPICE模型变化。
图2(a)示出的是通过图2(b)-图2(i)所示的工艺与电路的其他逻辑2形成在一起的另一个示例性的MIM电容器1。MIM电容器1形成在将三个金属层分开的IMD层200和100之内。MIM电容器1可以包括由TaN或TiN形成的底部电极201和上部电极203以及其间的高k介电材料202。底部电极拾取部11形成在第一金属层中，而顶部电极拾取部12形成在第二金属层中。有利地，第二金属层是最上面的层，而第一金属层是比最上面的金属层低了两个金属层的金属层，因为这些金属层具有足够厚的金属间介电(IMD)层，所以与标准的逻辑CMOS工艺流程相比，可以在不添加额外的IMD子层的情况下在其间形成MIM电容器。可以使用许多种材料(Si3N4、ZrO2、HfO2、BTS...等)作为MIM电容器的介电材料202。
图2(a)仅用于说明目的而不是限制性的。例如，可以通过所示的工艺形成一个以上MIM电容器。金属接触件11、12、13、14、15和16的尺寸和位置都用于说明目的而不是限制性的。在逻辑部分中可以存在两个以上的金属接触件，而不是所示的金属接触件15和16。每个子层(诸如，102、103、104、105、202-207)的尺寸仅用于说明目的而不是限制性的。MIM电容器1可以是不同形状的，诸如，圆柱形或凹形。可以存在一个底部电极201和一个顶部电极203，而不是如所示那样两个201和两个203。
仍参考图2(a)，底部电极201、介电材料202以及顶部电极203被嵌入到IMD层100内部，该IMD层包括：停止子层102，该子层用于防止Cu向外扩散并且还被作为通孔蚀刻停止层，并且该子层由SIC或SIN材料形成；第一IMD子层103，该子层由介电绝缘层(诸如，基于掺杂的或未掺杂的材料的氧化硅)形成，但优选地将未掺杂的硅酸盐玻璃(USG)用于加强结构稳定性或将氟化硅酸盐玻璃(FSG)用于结构稳定性；第二停止子层104，该子层用于防止Cu向外扩散并且还被作为通孔蚀刻停止层；以及第二IMD子层105。
可以通过图2(b)-图2(i)所示的说明性工艺形成图2(a)中的MIM电容器。在图2(b)中，说明性的工艺开始在比最上面的金属层低了两层的金属层处形成金属接触件11(有时也被称作底部电极拾取部)；然后通过沉积例如SiC或SIN形成第一停止层102。通过沉积IMD材料(诸如，USG氧化物膜)形成第一IMD子层103，然后通过沉积SiC或SIN材料形成第二停止子层104。随后通过沉积材料(诸如，USG氧化物膜)来形成第二IMD子层105。这些子层102、103、104、105是位于紧邻着最上面的金属层的两个金属层之间的IMD层100的一部分，并且通过包括了LPCVD、PECVD或HDP-CVD的方法沉积这些层。本实施例的有利的特征在于，IMD层100(包括蚀刻停止层102和104以及介电层103和105)是典型地使用在CMOS逻辑工艺中的标准层。因此，有利地，不需要额外的IMD子层或工艺来将该说明性工艺结合到标准的CMOS工艺流程中。然后，使用传统的单镶嵌工艺和双镶嵌工艺将通孔23和金属接触件25形成在层100之内，其中，通孔23和金属接触件15用于电路的无电容器逻辑部分。
图2(c)示出的是使用额外的掩模A(未示出)通过光刻在金属接触件11上将两个开口2001和2002形成在层102至107内。由于这个形成开口2001和2002的步骤需要掩模步骤，而该掩模步骤不是用于其他无电容器逻辑部分的CMOS生产线后道(backendofline，BEOL)工艺流程的一部分，所以这个掩模A被称作“额外的掩模”。开口2001和2002与金属接触件11直接接触。图2(c)是截面图，而开口2001和2002可以被定型成杯状(cup)(即，当从上方观看时，开口2001和2002可以具有基本上呈圆形的形状)。可以存在两个以上的开口。开口2001和2002的数量、位置、尺寸、宽度以及形状仅用于说明目的，而不是限制性的。
图2(d)示出的是在开口2001和2002的底部处并且沿着该开口2001和2002的侧壁以及在子层105表面上沉积的底部电极材料2011。沉积在开口2001和2002的底部处的材料2011与形成了电接触路径的金属接触件11相接触。该材料2011可以是导电材料(诸如，TaN或TiN)或硅化的金属氮化物(诸如，TaSiN、TiSiN以及WSiN)。可以存在多个包括导电材料的子层(未示出)。随后，将光刻胶涂布材料2012沉积在底部电极材料2011上，填充在开口2001和2002中。然后，如图2(d)所示，从表面(通过回蚀或类似的工艺)去除该光刻胶涂布材料，使得光刻胶涂布材料2012仅保留在开口2001和2002中。然后，底部电极材料2011被从子层105的顶面中回蚀掉，从而形成如图2(e)所示的底部电极201。图2(e)中示出了底部电极201的两个部分，这两个部分仅用于说明目的。在MIM电容器中可以存在任意其他数量的底部电极201。光刻胶涂布材料2012覆盖着沟槽中的底部电极材料并且由此对其进行保护，因此使得底部电极材料2011的去除仅在暴露的顶面上进行。
图2(f)示出的是电容器电介质2021，在底部电极201上通过包括了ALD、LPCVD以及ALCVD的方法在开口2001和2002的底部处并且沿着该开口的侧壁以及在子层105的表面的顶部上沉积该电容器电介质2021。该材料可以包括任意的电容器电介质，诸如，SiO2、金属氮化物(诸如，氮化硅(例如，Si3N4))或高介电常数(高-k)材料，诸如，TiO2、Ta2O5、ZrO2，包括稀土氧化物，诸如，Y2O3、La2O5、HfO2及其铝酸盐和硅酸盐。可以了解，电容器介电层202的厚度根据电介质材料和所期望的电容而改变。然后，如图2(f)所示，随后通过溅射沉积技术将顶部电极层2031的层沉积在电容器介电层2021上方。上部的金属电极层2031优选地包括至少一个导电层，例如，包括与沉积在底部电极层201中的材料相同的优选材料。根据应用方式，优选地，上部电极层2031的总厚度与底部电极层201的厚度相同，或优选地，上部电极层2031的总厚度比底部电极层201的厚度更厚。如图2(f)所示，额外的金属材料Cu2041被用于填充开口的剩余部分并且被用在顶部电极沉积物2031上。
可以通过化学机械抛光(CMP)去除如此形成的电容器电介质2021层、顶部电极层2031、额外的金属材料Cu2041，从而形成除了图2(g)中所示的金属接触件13和14以外的用于MIM电容器的202Hi-k(高k)层和203顶部电极。如图2(g)所示，还去除了停止层107SIC的剩余部分。在该工艺和自此以后的工艺中不需要额外的掩模。因此，只在形成如图2所示的说明性MIM电容器时使用了一个额外的掩模。
如图2(h)所示，可以进一步通过形成覆盖着金属13、14和15的IMD层200的第一停止子层202来实施用于制造图2中的MIM电容器的工艺，然后，通过使用IMD材料(诸如，USG氧化物膜)来形成IMD203的子层；然后，使用之前所述的关于IMD层100的程序和材料来形成第二停止层204、IMD205的另一个子层以及后面的停止层207的子层。尽管在所示的实施例中，无电容器接触件15和通孔23形成在形成MIM电容器结构之前，但是在其他实施例中，可以首先形成MIM电容器，然后形成接触件15和通孔23。
此后，如图2(i)所示，使用双镶嵌Cu工艺形成用于MIM电容器的顶板的金属接触件12、用于电路的标准逻辑部分的金属接触件16以及与金属接触件13、14和15连接的通孔21、22和24。通常被称作单镶嵌工艺或双镶嵌工艺的用于形成通孔和金属开口的工艺对本领域的技术人员是公知的，因此在本文中不再重复。
MIM电容器的其他说明性实施例可以在芯片的三个邻近的金属层之中形成，这些金属层具有，例如，如图3(a)-图3(h)所示的厚度为 的将三个邻近的金属层分开的两个厚IMD层，其中，可以围绕着在电路的标准逻辑制造工艺过程中所产生的多个通孔和金属接触件形成底部电极。说明性地，带有厚IMD层的三个邻近的金属层可以是IC紧邻着最后的钝化层的前三个金属层，以使得所形成的MIM电容器具有高电容密度，不会改变CMOS逻辑工艺的任何膜结构并且由此不具有SPICE模型变化。
图3(a)示出的是通过图3(b)-图3(h)所示的工艺与电路的其他逻辑2形成在一起的另一个示例性的MIM电容器1。MIM电容器1形成在将三个金属层分隔开的IMD层200和100之内。MIM电容器1可以包括由TaN或TiN构成的底部电极201和上部电极203以及其间的高k介电材料202。MIM电容器1可以包括由TaN或TiN形成的底部电极201和上部电极203以及其间的高k介电材料202。底部电极拾取部11形成在第一金属层中，顶部电极拾取部12形成在第二金属层中。有利地，第二金属层是最上面的层，而第一金属层是比最上面金属层低了两个金属层的金属层，因为这些金属层具有足够厚的金属间介电(IMD)层，所以与标准的逻辑CMOS工艺流程相比，可以在不添加额外的IMD子层的情况下在其间形成MIM电容器。可以使用许多种材料(Si3N4、ZrO2、HfO2、BTS...等)作为MIM电容器的介电材料202。
图3(a)仅用于说明目的而不是限制性的。例如，可以通过所示的工艺如此形成多个MIM电容器。金属接触件11、12、13、14、15和16的尺寸和位置都用于说明目的而不是限制性的。在逻辑部分中可以存在两个以上的金属接触件，而不是所示的金属接触件15和16。每个子层(诸如，102、103、104、105、202-207)的尺寸仅用于说明目的而不是限制性的。MIM电容器1可以是不同形状的，诸如，圆柱形或凹形。可以存在一个底部电极201和一个顶部电极203，而不是如所示那样两个201和两个203。
仍参考图3(a)，底部电极201、介电材料202以及顶部电极203被嵌入到IMD层100内部，该IMD层包括：停止子层102，该停止子层用于防止Cu向外扩散并且还被作为通孔蚀刻停止层，并且该停止子层由SIC或SIN材料形成；第一IMD子层103，该第一IMD子层由介电绝缘层(诸如，基于掺杂的或未掺杂的材料的氧化硅)形成，但优选地将未掺杂的硅酸盐玻璃(USG)用于加强结构稳定性或将氟化硅酸盐玻璃(FSG)用于结构稳定性；第二停止子层104，该第二停止子层用于防止Cu向外扩散并且还被作为通孔蚀刻停止层；第二IMD子层105。
可以通过图3(b)-图3(h)所示的说明性工艺形成图3(a)中MIM电容器1。在图3(b)中，说明性的工艺开始在比最上面的金属层低了两层的金属层处形成了金属接触件11(有时也被称作底部电极拾取部)；然后继续通过沉积SiC或SIN材料形成第一停止层102。通过沉积IMD材料(诸如，USG氧化物膜)形成第一IMD子层103，然后通过沉积SiC或SIN材料形成第二停止子层104。随后通过沉积材料(诸如，USG氧化物膜)来形成第二IMD子层105。这些子层102、103、104、105是位于紧邻着最上面的金属层的两个金属层之间的IMD层100的一部分，并且通过包括LPCVD、PECVD或HDP-CVD的方法沉积这些层。本实施例的有利特征在于，IMD层100(包括蚀刻停止层102和104以及介电层103和105)是典型地使用在CMOS逻辑工艺中的标准层。因此，有利地，不需要用于将该说明性工艺结合到标准的CMOS工艺流程中的额外的IMD子层或工艺。
图3(b)示出的是通过光刻在金属接触件11上将两个开口2001、2002和2003形成在层102至105之内。使用其他无电容器逻辑部分的CMOS生产线后道(BEOL)工艺流程的一部分来形成开口2001、2002和2003。开口2001和2002与金属接触件11直接接触。图3(b)是截面图，而开口2001、2002和2003可以被定型成杯状(即，当从上方观看时，开口2001、2002和2003可以具有基本上呈圆形的形状)。可以存在两个以上与金属接触件11接触用于形成MIM电容器的开口。开口2001、2002和2003的数量、位置、尺寸、宽度以及形状仅用于说明目的，而不是限制性的。
图3(c)示出的是在开口2001、2002和2003的底部处并且沿着该开口2001、2002和2003的侧壁以及在子层105表面上沉积的底部电极材料2011。沉积在开口2001和2002的底部处的材料2011与形成了电接触路径的金属接触件11相接触。该材料2011可以是导电材料(诸如，TaN或TiN)或硅化的金属氮化物(诸如，TaSiN、TiSiN以及WSiN)。可以存在多个包含导电材料的子层(未示出)。
图3(c)进一步示出了电容器电介质层2021，在底部电极沉积物2011上，通过包括了LPCVD、PECVD或HDP-CVD的方法在开口2001、2002和2003的底部处并且沿着该开口2001、2002和2003的侧壁以及在子层105表面上沉积该电容器电介质层2021。该材料可以包括任意的电容器电介质，诸如，SiO2、金属氮化物(诸如，氮化硅(例如，Si3N4))或高介电常数(高-k)材料，诸如，TiO2、Ta2O5、ZrO2，包括稀土氧化物，诸如，Y2O3、La2O5、HfO2及其铝酸盐和硅酸盐。可以了解，电容器介电层2021的厚度根据电介质材料和所需的电容而发生改变。
如图3(d)所示，使用非关键掩模(non-criticalmask)(未示出)将介电层2021从电路的无电容器逻辑区域中去除。此后，如图3(e)所示，随后通过溅射沉积技术将顶部电极层2031的层沉积在电容器介电层2021上方。上部的金属电极层2031优选地包括至少一个导电层，例如，包括与沉积在底部电极层2011中的材料相同的优选材料。根据应用方式，优选地，上部电极层2031的总厚度与底部电极层2011的厚度相同，或优选地，上部电极层2031的总厚度比底部电极层2011的厚度更薄。如图3(e)所示，额外的金属材料Cu2041用于填充开口的剩余部分并且位于顶部电极沉积物2031上。
如图3(f)所示，可以通过化学机械抛光(CMP)去除如此形成的底部电极材料2011、电容器介电2021层、顶部电极层2031以及额外的金属材料Cu2041，从而形成MIM电容器1的底部电极201、202Hi-k层以及203顶部电极。另外，如图3(f)所示，使用单镶嵌工艺或双镶嵌工艺形成了金属接触件13、14和15以及通孔31、32和33。
如图3(g)所示，可以使用之前所述的关于IMD层100的程序和材料，进一步通过形成覆盖着金属13、14和15的IMD层200的第一停止子层202来实施用于制造图2中的MIM电容器的工艺，然后，通过使用IMD材料(诸如，USG氧化物膜)来形成IMD203的子层；然后，形成第二停止层204、IMD205的另一个子层，然后，来形成停止层207的子层。
此后，如图3(h)所示，使用双镶嵌Cu工艺形成用于MIM电容器的顶板的金属接触件12、用于电路的标准逻辑部分的金属接触件16以及与金属接触件13、14和15相连接的通孔21、22和24。通常被称作单镶嵌工艺或双镶嵌工艺的用于形成通孔和金属开口的工艺对本领域的技术人员是公知的，因此在本文中不再重复。
图4是被厚度不同的IMD层分隔开的多个金属层的说明性示意图并且示出了MIM电容器底板11在金属层中的位置。图4的底层000是衬底层，在其中形成了晶体管的多个漏极区域和源极区域。在层000上是层001，该层001是位于第一金属层和底层之间的第一层间电介质(ILD)。层001ILD上是第一金属层021，多个金属接触件位于该第一金属层021中并且通过通孔穿过ILD层001与底层内的器件相连接。第二金属层022位于第一金属层021上，这两个金属层被金属间电介质(IMD)层002分隔开。类似地，额外的金属层023、024、025、026以及027依次形成在前一个上面并且分别被IMD层002、003、004、005、006以及007分隔开。金属层021至027的数量仅用于说明目的而不是限制性的。可以存在其他的层数量，该数量可以多于或少于图4所示的7个金属层。在图4所示的金属层之中，将其分隔开的IMD层可以有不同的厚度。出于说明目的，图4中所示的IMD层002、003、004和005具有第一厚度t1，而IMD层006和007具有第二厚度t2。本领域公知，由于流经最高层金属层的电流增大，因此最高层上的IMD层可以比位于下层中的IMD层更厚。因此，厚度t2可以大于厚度t1。例如，厚度t1可以在至的范围内，厚度t2在至的范围内。MIM电容器1的底板11可以位于第一金属层中，该第一金属层在更薄的IMD层上。图4所示的MIM电容器1仅用于说明目的而不是限制性的。MIM电容器1与图1中公开的MIM电容器类似。在图4中可以在类似的位置中示出MIM电容器的其他形式，诸如，公开在图2或图3中的MIM电容器。图4中说明性地示出底板11位于金属层025中，该金属层位于厚度为t1的更薄的IMD层上面。位于底板11上面的IMD层006具有不同的厚度t2。只要在底板11上面存在厚IMD层t2，并且在底板11上面存在足够多的金属层，从而可以形成用于如前面的说明性实施例所展示的以及如图1至图3所示的MIM电容器的顶板，那么底板11也可以设置在金属层026上。
本发明已经描述出了许多制造金属绝缘体金属(MIM)电容器的方法以及通过这些方法所制造的MIM电容器的示例性实施例。本发明中的实施例仅用于说明目的而不是限制性的。可以根据需求和当时可应用的技术来改变所公开的工艺，并且其仍然处在本发明的范围内。可以改变MIM电容器的结构并且仍然其处在本发明的范围内。

Claims (19)

1.一种在集成电路内形成金属绝缘体金属电容器的方法，包括：
在具有第一厚度的金属间介电层中形成至少一个下部金属部件；
在具有第二厚度的厚金属间介电层中形成有通孔，所述第二厚度大于所述第一厚度；
在所述厚金属间介电层中形成沟槽；
沿着所述沟槽的壁沉积底部电极材料，从而形成底部电极；
邻接所述底部电极材料的位置上形成介电层；以及
在邻接所述介电层的位置上形成顶部电极；以及
在所述电路的第一金属层中形成与所述底部电极直接相接触的底板。
2.根据权利要求1所述的方法，进一步包括：在与所述顶部电极相连接的第二金属层中形成顶板，其中，所述第二金属层位于所述厚金属间介电层上，并且在形成所述电路的其他无电容器逻辑件的同时形成所述顶板。
3.根据权利要求1所述的方法，其中：
所述第一厚度在至的范围内，所述第二厚度在至的范围内。
4.根据权利要求1所述的方法，其中：
使用额外的掩模来形成所述顶部电极，在形成所述电路的其他非电容器逻辑件时没有使用所述额外的掩模。
5.根据权利要求1所述的方法，其中：
所述底部电极由TaN或TiN构成。
6.根据权利要求1所述的方法，其中：
通过高介电常数材料形成所述介电层。
7.根据权利要求1所述的方法，其中：
所述顶部电极由TaN或TiN构成。
8.根据权利要求2所述的方法，其中：
所述顶部电极与位于所述第一金属层和所述第二金属层之间的第三金属层相连接，并且所述顶部电极通过位于所述第二金属层和所述第三金属层之间的另一通孔与位于所述第二金属层中的所述顶板相连接。
9.根据权利要求8所述的方法，其中：
所述第三金属层位于被所述厚金属间介电层分隔开的所述第一金属层上面，所述第二金属层位于被第三金属间介电层分隔开的所述第三金属层上面，所述第三金属间介电层的厚度与所述第二厚度相似。
10.根据权利要求8所述的方法，其中：
所述底部电极位于形成在所述厚金属间介电层中的多个沟槽内。
11.一种在集成电路内形成金属绝缘体金属电容器的方法，包括：
在所述集成电路的下部介电层中形成第一金属层，所述下部介电层具有第一厚度；
在所述集成电路的上部介电层中形成第一镶嵌开口，并且同时在所述上部介电层中形成第二镶嵌开口，所述上部介电层的厚度大于所述下部介电层的厚度；
在所述第一镶嵌开口中形成下部电极、电介质以及上部电极，其中，所述下部电极、所述电介质以及所述上部电极部分地填充了所述第一镶嵌开口，而所述第一镶嵌开口留有未被填充的剩余部分；
并且，在所述第一镶嵌开口中形成所述下部电极的同时，在所述第二镶嵌开口中形成第二镶嵌开口下部电极；在所述第一镶嵌开口中形成所述电介质的同时，在所述第二镶嵌开口中形成第二镶嵌开口电介质；而后将所述第二镶嵌开口电介质从所述第二镶嵌开口中去除；而后在所述第二镶嵌开口中形成第二镶嵌开口上部电极；以及
同时用导体填充所述第一镶嵌开口的所述剩余部分和所述第二镶嵌开口。
12.根据权利要求11所述的方法，其中，所述导体包括铜，所述方法进一步包括：
对所述铜导体执行化学机械抛光步骤。
13.根据权利要求11所述的方法，其中，在所述第一镶嵌开口中形成下部电极、电介质以及上部电极包括：
在所述第一镶嵌开口的侧壁和底部上共形地形成第一导电材料；
在所述第一导电材料上方共形地形成介电材料；以及
在所述介电材料上共形地形成第二导电材料。
14.根据权利要求13所述的方法，其中：
在所述第一镶嵌开口的侧壁和底部上共形地形成第一导电材料包括：沉积TaN或TiN；
在所述第一导电材料上方共形地形成介电材料包括：沉积高介电常数材料；以及
在所述介电材料上共形地形成第二导电材料包括：沉积TaN或TiN。
15.一种集成电路内的金属绝缘体金属电容器，包括：
底板，位于具有第一厚度的第一金属间介电层上面的所述电路的第一金属层中；
底部电极，形成在具有大于所述第一厚度的第二厚度的第二金属间介电层中，并且形成在所述第一金属层上面，且所述底部电极与所述底板直接接触；
介电层，邻近所述第二金属间介电层内的所述底部电极；
顶部电极，邻近所述第二金属间介电层内的所述介电层；以及
顶板，位于与所述顶部电极相连接的第二金属层中，其中，在形成所述电路的其他无电容器逻辑件的同时形成所述第二金属层和所述顶板。
16.根据权利要求15所述的金属绝缘体金属电容器，其中：
所述第一厚度处于至的范围内，所述第二厚度处于至的范围内。
17.根据权利要求15所述的金属绝缘体金属电容器，其中：
所述底部电极由TaN或TiN构成；
所述介电层通过高介电常数材料形成；以及
所述顶部电极由TaN或TiN构成。
18.根据权利要求15所述的金属绝缘体金属电容器，其中：
所述顶部电极与位于所述第一金属层和所述第二金属层之间的第三金属层相连接，并且所述顶部电极通过位于所述第二金属层和所述第三金属层之间的通孔与所述第二金属层中的所述顶板相连接。
19.根据权利要求18所述的金属绝缘体金属电容器，其中：
所述第三金属层位于被所述第二金属间介电层分隔开的所述第一金属层的上面，所述第二金属层位于被第三金属间介电层分隔开的所述第三金属层上面，所述第三金属间介电层的厚度与所述第二厚度相似。
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