CN102867805A - 半导体封装件及其制造方法 - Google Patents

Abstract

一种半导体封装件，包括导线架、芯片、数个导电凸块及封胶体。导线架具有数个内引脚及数个外引脚，内引脚具有数个第一接垫，外引脚具有数个第二接垫，至少一第二接垫的中心偏离对应的一第一接垫的中心。芯片设置于内引脚上。导电凸块电性连接芯片与第一接垫。封胶体包覆内引脚、芯片及导电凸块。

Description

半导体封装件及其制造方法

技术领域

本发明是有关于一种半导体封装件及其制造方法，且特别是有关于一种具有导线架的半导体封装件，且此导线架具有数个内引脚及数个外引脚的半导体封装件及其制造方法。

背景技术

四方形平面无引脚封装(Quad Flat Non-leaded Package，QFN)的体积小，生产良率高，且具有减少引脚电感、脚位面积(footprint)小、厚度小且信号传输速度快等优点，因此，四方扁平无引脚封装为一种普遍的封装结构且适于用来作为高频(例如射频频宽(radio frequency bandwidth))传输的芯片封装。但四方形平面无引脚封装多为打线接合产品，在高频应用时会带来许多杂讯而无法满足功能要求。

覆晶接合(Flip Chip，FC)属于阵列式接合，能应用于极高密度的封装接合工艺，可以解决高频响应的功能性需求，但通常需使用塑胶基板作为载体，因此成本较高。

发明内容

本发明有关于一种半导体封装件及其制造方法。半导体封装件具有一导线架，此导线架具有数个内引脚及数个外引脚，内引脚具有数个第一接垫，外引脚具有数个第二接垫，且至少一第二接垫的中心偏离对应的一第一接垫的中心。利用导线架不对称的引脚设计，使得传统四方形平面无引脚封装可采用覆晶接合取代打线接合，以符合高频产品的需求，并达到降低成本的目的。

根据本发明的一方面，提出一种半导体封装件，包括导线架、芯片、数个导电凸块及封胶体。导线架具有数个内引脚及数个外引脚，内引脚具有数个第一接垫，外引脚具有数个第二接垫，至少一第二接垫的中心偏离对应的一第一接垫的中心。芯片设置于内引脚上。导电凸块电性连接芯片与第一接垫。封胶体包覆内引脚、芯片及导电凸块。

根据本发明的另一方面，提出一种半导体封装件的制造方法，半导体封装件的制造方法包括以下步骤。提供一金属导线架，金属导线架具有一第一表面及与第一表面相对的一第二表面。进行一第一蚀刻工艺，图案化金属导线架的第一表面，以形成数个第一接垫于第一表面上。提供一芯片，芯片具有一主动表面，主动表面具有数个导电凸块。设置芯片于第一接垫上，并经由导电凸块电性连接芯片及第一接垫。在金属导线架上形成一封胶体，以包覆第一接垫、导电凸块及芯片。进行一第二蚀刻工艺，图案化金属导线架的第二表面，以形成数个第二接垫于第二表面上，其中至少一第二接垫的中心偏离对应的一第一接垫的中心。

为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合附图，作详细说明如下：

附图说明

图1绘示依照本发明一实施例的半导体封装件的剖面示意图。

图2本发明另一实施例的半导体封装件的剖面示意图。

图3本发明又另一实施例的半导体封装件的剖面示意图。

图4本发明又另一实施例的半导体封装件的剖面示意图。

图5A～5B绘示依照本发明一实施例的半导体封装件的俯视图。

图6A～6B绘示依照本发明一实施例的半导体封装件的仰视图。

图7～12绘示依照本发明一实施例的半导体封装件的制造过程示意图。

图13绘示依照本发明另一实施例的半导体封装件的制造过程示意图。

图14绘示依照本发明又另一实施例的半导体封装件的制造过程示意图。

图15～18绘示依照本发明又另一实施例的半导体封装件的制造过程示意图。

主要元件符号说明：

10、20、30、40：半导体封装件

100、100’、300、300’：金属载板

102、302：导线架

100a、100b、100’a、300a、300b、300’a、308a’

104a、104b、1020a、1020b、1022a、1022b、1024a、1024b、1026a、1026b：表面

1020、1022、3020、3022：内引脚

1024、1026、3024、3026：外引脚

103a、103b、303a、303b：光阻

110a、110b、112a、112b、310、312：接垫

106、306a、306b：导电凸块

104、304：芯片

108、308：封胶体

114b、114c：侧壁

114：屏蔽膜

216：黏着层

218：散热片

106、306a、306b：导电凸块

108b、308b、308c：侧壁

具体实施方式

请参考图1，其绘示依照本发明一实施例的半导体封装件10的剖面示意图。半导体封装件10包括导线架102、芯片104、导电凸块106、封胶体108、第一接垫110a、第一接垫110b、第二接垫112a及第二接垫112b。导电凸块106电性连接芯片104、第一接垫110a及第一接垫110b。

导线架102具有内引脚1020、内引脚1022、外引脚1024及外引脚1026。内引脚1020及内引脚1022分别具有第一接垫110a及第一接垫110b，外引脚1024及外引脚1026分别具有第二接垫112a及第二接垫112b。图1以第一接垫110a的中心偏离对应的第二接垫112a的中心，且第一接垫110b的中心偏离对应的第二接垫112b的中心为例作说明。于一实施例中，至少一第二接垫的中心偏离对应的一第一接垫的中心即可。

芯片104具有一上表面104a及一主动表面104b，上表面104a与主动表面104b相对而设，主动表面104b上具有数个导电凸块106，芯片104以主动表面104b朝向内引脚1020、1022的方式设置于内引脚1020及内引脚1022上，并利用导电凸块106与第一接垫110a、110b连接。

内引脚1020包括一第一上表面1020a及一第一下表面1020b，外引脚1024包括一第二上表面1024a及一第二下表面1024b，第一上表面1020a与第二上表面1024a具有一高度差，第一下表面1020b与第二下表面1024b具有另一高度差。

第一接垫110a设于第一上表面1020a上，第一接垫110b设于第一上表面1022a上，第二接垫112a设于第二下表面1024b上，第二接垫112b设于第二下表面1026b上。第一接垫110a与第一接垫110b的面积可以不同，也就是说，部分的第一接垫110a具有一第一面积，部分的第一接垫110a具有一第二面积，第一面积大于第二面积。同样地，第二接垫112a与第二接垫112b的面积可以不同。此外，导电凸块106的尺寸可以不同。于一实施例中，对应于第一面积的导电凸块106的尺寸，大于对应于第二面积的导电凸块106的尺寸。

封胶体108包覆内引脚1020、内引脚1022、芯片104及导电凸块106。封胶体108的材料可包括酚醛基树脂(Novolac-based resin)、环氧基树脂(epoxy-basedresin)、硅基树脂(silicone-based resin)或其他适当的包覆剂。封胶体108亦可包括适当的填充剂，例如是粉状的二氧化硅。可利用数种封装技术形成封胶体108，例如是压缩成型(compression molding)、注射成型(injection molding)或转注成型(transfer molding)。

请参考图2，本发明另一实施例的半导体封装件20的剖面示意图。半导体封装件20与图1的半导体封装件10，相同的元件以相同标号表示，容此不再赘述，差异在于，半导体封装件20更包括一屏蔽膜114，覆盖芯片104的上表面104a与封胶体108的上表面108a上，且覆盖于封胶体108的侧壁108b及侧壁108c上。如图2所示，第二接垫112b电性连接于屏蔽膜114，以作为接地用途的接地接垫。经由屏蔽膜114的设置，可以降低杂讯的干扰。

屏蔽膜114的材料例如铝、铜、铬、锡、金、银、镍、不锈钢及上述材料的组合的群组。屏蔽膜114可以利用例如是化学蒸镀(Chemical Vapor Deposition，CVD)、无电镀(electroless plating)、电镀、印刷(printing)、喷布(spraying)、溅镀或真空沉积(vacuum deposition)等工艺方式形成。

请参考图3，本发明另一实施例的半导体封装件30的剖面示意图。半导体封装件30与图1的半导体封装件10，相同的元件以相同标号表示，容此不再赘述，差异在于半导体封装件30更包括一黏着层216及一散热片218，黏着层216设于芯片104的上表面104a及封胶体108的上表面108a上。散热片218设于黏着层216上，以提升芯片104的散热效果。散热片218的材质可以包括硅或金属。

请参考图4，半导体封装件40包括导线架302、芯片304、导电凸块306a、导电凸块306b、封胶体308、第一接垫310及第二接垫312。

导线架302具有内引脚3020、内引脚3022、外引脚3024及外引脚3026。内引脚3020及内引脚3022上具有第一接垫310，外引脚3024及外引脚3026上具有第二接垫312，至少一第一接垫310的中心偏离对应的第二接垫312的中心。内引脚3020包括第一上表面3020a及一第一下表面3020b，外引脚3024包括一第二上表面3024a及一第二下表面3024b。第一上表面3020a与第二上表面3024a具有一高度差，第一下表面3020b与第二下表面3024b具有另一高度差。第一接垫310设于第一上表面3020a及第一上表面3022a上，第二接垫108设于第二下表面3024b及第二下表面3026b上。每一个第一接垫310的面积可以不同，也就是说，部分的第一接垫310具有一第一面积，部分的第一接垫310具有一第二面积，第一面积大于第二面积。此外，导电凸块306a与导电凸块306b的尺寸可以不同。对应于第一面积的导电凸块306b的尺寸，大于对应于第二面积的导电凸块306a的尺寸。

芯片304设置于内引脚3020及内引脚3022上。导电凸块306a及导电凸块306b电性连接芯片304及第一接垫310。

封胶体308包覆内引脚3020、内引脚3022、导电凸块306a、导电凸块306b及芯片304。封胶体308的材料及形成方式可以与封胶体108相同，于此不多赘述。

于另一实施例中，可以在半导体封装件40上，再形成一屏蔽膜(未绘示)，覆盖芯片304的上表面304a与封胶体308的上表面308a上，且覆盖于封胶体308的侧壁308b及侧壁308c上，经由屏蔽膜电性连接于其中一第二接垫312作接地的用途，可以降低杂讯的干扰。屏蔽膜的材料及形成方式与屏蔽膜114相同，不再赘述。

于又另一实施例中，可以在图4的半导体封装件40上，再形成一黏着层(未绘示)于芯片304的上表面304a及封胶体308的上表面308a上。然后，形成一散热片(未绘示)于黏着层上，以提升芯片304的散热效果。散热片可以包括硅或金属。

本发明的上述实施例，可以依照工艺的需求调整第一接垫及第二接垫的形状、长宽、间距及数量。并且，经由第一接垫及第二接垫彼此中心偏离地设置(错位设置)，通过I/O接垫向外延伸作连接，可以减少接垫的脚数且加大接垫的间距。

图5A～5B绘示依照本发明一实施例的半导体封装件的俯视图。于此仅绘示第一接垫110a及第一接垫110b设置于导线架102上的可能形式，并省略其他元件以简化说明。如图5A～5B所示，第一接垫110a及第一接垫110b的大小及形状可以相同或不同，且第一接垫110a及第一接垫110b(例如指状接垫)的形状例如圆形、椭圆形、条状及其群组的组合。

图6A～6B绘示依照本发明一实施例的半导体封装件的仰视图。于此仅绘示第二接垫112a及第二接垫112b设置于导线架102上的可能形式，并省略其他元件以简化说明。如图6A～6B所示，第二接垫112a及第二接垫112b的大小及形状可以相同或不同，且第二接垫112a及第二接垫112b的形状例如圆形、椭圆形、条状及其群组的组合。第二接垫112a及第二接垫112b例如输出入接垫(I/O接垫)。

图7～12绘示依照本发明一实施例的半导体封装件的制造过程图。请参考图7，提供一金属载板100，金属载板100可以铜、铁及其组成的群组。金属载板100具有一第一表面100a及一第二表面100b，第一表面100a与第二表面100b相对而设，分别形成图案化的光阻层103a及光阻层103b于第一表面100a及第二表面100b上。

请参考图8，于光阻层103a及光阻层103b未遮蔽的地方，形成金属材质的接垫材料，以形成数个第一接垫110a及第一接垫110b于第一表面100a上，且形成数个第二接垫112a及第二接垫112b于第二表面100b上。第一接垫110a、第一接垫110b、第二接垫112a及第二接垫112b的材质可选自于镍(Ni)、钯(Pd)、金(Au)及其组合所构成的群组。形成接垫材料的步骤例如以电镀的方式形成。

请参考图9，移除光阻层103a(绘示于图8)及光阻层103b(绘示于图8)，形成如图9所示的第一接垫110a及第一接垫110b于第一表面100a上，且形成第二接垫112a及第二接垫112b于第二表面100b上，第二接垫112a之中心偏离所对应的第一接垫110a之中心，且第二接垫112b的中心偏离所对应的第一接垫110b的中心。于一实施例中，第一接垫110a及第一接垫110b例如一指状接垫(fingerpad)，第二接垫112a及第二接垫112b例如一输出入接垫(I/O pad)。

请参考图10，执行第一蚀刻工艺，以第一接垫110a及第一接垫110b作为蚀刻阻挡层，且保护下表面102b，图案化该金属载板100(绘示于图9)的第一表面100a(绘示于图9)，以形成蚀刻后的金属载板100’，蚀刻后的金属载板100’具有数个第一接垫110a及第一接垫110b设置于第一表面100a上。如图10所示，于此所述的蚀刻工艺例如以湿式蚀刻液执行一半蚀刻(half etch)步骤。

请参考图11，提供一芯片104，芯片104具有一主动表面，主动表面具有数个导电凸块106，设置芯片104于第一接垫110a及第一接垫110b上，并经由导电凸块106电性连接芯片104及第一接垫110a及第一接垫110b。于一实施例中，芯片104例如一砷化镓(GaAs)，导电凸块106例如锡球或其他具有导电性质的材料，导电凸块110的尺寸大小可以不同，且导电凸块110的形状例如球状、椭球状、条状及其群组的组合。

请参考图12，形成封胶体108于金属载板100’上，以包覆第一接垫110a、第一接垫110b、蚀刻后的第一表面100’a、导电凸块110及芯片104。于一实施例中，芯片104的上表面112a与封胶体108的上表面108a实质上齐平。于此所述的实质上齐平，涵盖到本发明所属技术领域的人所可以理解的工艺公差所造成的影响。

接着，进行一第二蚀刻工艺，以第二接垫112a及第二接垫112b作为蚀刻阻挡层，图案化金属载板100’(绘示于图12)的第二表面100b，形成如图1所示的导线架102，即形成半导体封装件10。

图13绘示依照本发明另一实施例的半导体封装件20的制造过程示意图。于图13的步骤前，先执行图7～12的上述步骤。接着，利用例如是化学蒸镀、无电镀、电镀、印刷、喷布、溅镀或真空沉积工艺方式，形成一屏蔽膜114覆盖于芯片104的上表面104a与封胶体108的上表面108a上，且覆盖于封胶体108的侧壁108b及侧壁108c上，使得第二接垫112b(例如接地接垫)电性连接于屏蔽膜114，以形成半导体封装件20。

图14本发明另一实施例的半导体封装件30的制造过程示意图。图14的步骤前，先执行图7～12的上述步骤。接着，形成一黏着层216于芯片104的上表面104a与封胶体108的上表面108a上。然后，形成一散热片218于黏着层216上，即形成半导体封装件30。

图15～18绘示依照本发明一实施例的半导体封装件的制造过程图。请参考图15，提供一金属载板300，金属载板300可以铜、铁及其组成的群组。金属载板300具有一第一表面300a及一第二表面300b，第一表面300a与第二表面300b相对而设，分别形成图案化的光阻层303a及光阻层303b于第一表面300a及第二表面300b上。

接着，于光阻层303a及光阻层303b未遮蔽的地方，形成金属材质的接垫材料，以形成数个第一接垫310于第一表面300a上，且形成数个第二接垫312于第二表面300b上。第一接垫310及第二接垫312的材质可选自于镍(Ni)、钯(Pd)、金(Au)及其组合所构成的群组，形成接垫材料的步骤例如以电镀的方式形成。

请参考图16，移除光阻层303a(绘示于图15)及光阻层303b(绘示于图15)。以第一接垫310作为蚀刻阻挡层执行一第一蚀刻工艺(例如一半蚀刻工艺)，图案化该金属载板300的第一表面300a(绘示于图15)，以形成蚀刻后的金属载板300’，于此所述的半蚀刻工艺例如以湿蚀刻步骤进行。图16仅为示意图，依照工艺的条件，蚀刻的凹槽可能会有倾斜的侧壁，而非完全笔直。于一实施例中，第一接垫310例如一指状接垫(finger pad)，第二接垫312例如一输出入接垫(I/O pad)。

请参考图17，提供一芯片304，芯片304具有一上表面304a及与上表面304a相对而设的主动表面304b，主动表面304b具有导电凸块306a及导电凸块306b。设置芯片304于第一接垫310上。于一实施例中，芯片304例如一砷化镓(GaAs)芯片，导电凸块306a例如锡球或其他具有导电性质的材料，导电凸块306a的大小可以相同或不同，且导电凸块306a的形状例如球状、椭球状、条状及其群组的组合。导电凸块306b例如由数个导电凸块306a融合所形成，经由导电凸块306a与导电凸块306b电性连接芯片304的主动表面304b及第一接垫310。

请参考图18，形成封胶体308于金属载板300’上，以包覆第一接垫310、蚀刻后的第一表面300’a、导电凸块306a、导电凸块306b及芯片304。于一实施例中，芯片304的一表面304a与封胶体308的一表面308a实质上齐平。于此所述的实质上齐平涵盖到本发明所属技术领域的人所可以理解的工艺公差所造成的影响。

接着，进行一第二蚀刻工艺，以第二接垫312作为蚀刻阻挡层，蚀刻金属载板300’的下表面300b，形成如图4的导线架302，以形成半导体封装件40。

综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求书所界定者为准。

Claims (11)

1.一种半导体封装件，包括：

一导线架，具有数个内引脚及数个外引脚，所述内引脚具有数个第一接垫，所述外引脚具有数个第二接垫，至少一第二接垫的中心偏离对应的一第一接垫的中心；

一芯片，设置于所述内引脚上；

数个导电凸块，电性连接该芯片与所述第一接垫；以及

一封胶体，包覆所述内引脚、该芯片及所述导电凸块。

2.如权利要求1所述的半导体封装件，其中该内引脚包括一第一上表面及一第一下表面，该外引脚包括一第二上表面及一第二下表面，该第一上表面与该第二上表面具有一高度差，该第一下表面与该第二下表面具有另一高度差。

3.如权利要求2所述的半导体封装件，其中所述第一接垫设于该第一上表面上，所述第二接垫设于该第二下表面上。

4.如权利要求1所述的半导体封装件，其中部分所述第一接垫具有一第一面积，部分所述第一接垫具有一第二面积，该第一面积大于该第二面积。

5.如权利要求4所述的半导体封装件，其中对应于该第一面积的所述导电凸块的尺寸大于对应于该第二面积的所述导电凸块的尺寸。

6.如权利要求1所述的半导体封装件，其中该芯片的一上表面与该封胶体的一上表面齐平，该半导体封装件更包括一屏蔽膜，覆盖于该芯片的该上表面与该封胶体的该上表面上，且覆盖于该封胶体的一侧壁上。

7.如权利要求6所述的半导体封装件，其中至少一第二接垫一接地接垫，且该接地接垫电性连接于该屏蔽膜。

8.如权利要求1所述的半导体封装件，其中该芯片的一表面与该封胶的一表面齐平，该半导体封装件更包括：

一黏着层，设置于该芯片的该上表面与该封胶的该上表面上；以及

一散热片，设置于该黏着层上。

9.一种半导体封装件的制造方法，包括：

提供一金属载板，该金属载板具有一第一表面及与该第一表面相对的一第二表面；

进行一第一蚀刻工艺，图案化该金属载板的该第一表面，以形成数个第一接垫于该第一表面上；

提供一芯片，该芯片具有一主动表面，该主动表面具有数个导电凸块；

设置该芯片于所述第一接垫上，并经由所述导电凸块电性连接该芯片及所述第一接垫；

在该金属载板上形成一封胶体，以包覆所述第一接垫、所述导电凸块及该芯片；以及

进行一第二蚀刻工艺，图案化该金属载板的该第二表面，以形成数个第二接垫于该第二表面上，其中至少一第二接垫的中心偏离对应的一第一接垫的中心。

10.如权利要求9所述的半导体封装件的制造方法，其中该芯片的一上表面与该封胶体的一上表面齐平，该半导体封装件的制造方法更包括：

形成一屏蔽膜，覆盖于该芯片的该上表面与该封胶体的该上表面上，且覆盖于该封胶体的一侧壁上。

11.如权利要求9所述的半导体封装件的制造方法，其中该芯片的一上表面与该封胶体的一上表面齐平，半导体封装件的制造方法更包括：

形成一黏着层于该芯片的该上表面与该封胶体的该上表面上；以及形成一散热片于该黏着层上。

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