CN102792432A - 半导体器件及其制造方法 - Google Patents

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Abstract

晶圆结构(88)包括器件晶圆(20)以及帽晶圆(60)。所述器件晶圆(20)上的每一个半导体管芯(22)包括微电子器件(26)以及终端元件(28,30)。栅栏(36,52)放置在所述器件晶圆(20)的非活跃区(32,50)。所述帽晶圆(60)耦合于所述器件晶圆(20)，以及覆盖所述半导体管芯(22)。移除所述帽晶圆(60)的部分(72)以暴露所述终端元件(28,30)。所述栅栏(36,52)可以高于元件(28,30)，以及当所述部分(72)被移除的时候，起到阻止所述部分(72)与所述终端元件(28,30)接触的功能。单一化切割所述晶圆结构(88)以形成多个半导体器件(89)，每一个器件(89)包括被所述帽晶圆(60)的截面覆盖的微电子器件(26)以及从所述帽晶圆(60)暴露出来的所述终端元件(28,30)。

Description

半导体器件及其制造方法
技术领域
本发明通常涉及半导体晶圆加工，更具体地说本发明涉及一种半导体器件及其制造方法。此制造方法在加工过程中能够限制对暴露的半导体器件元件的损坏。
背景技术
微机电系统(MEMS)技术越来越多的被用于实现提供许多产品,例如惯性传感器、用于测量线性加速度的加速度计、用于测量角速度的陀螺仪、光学器件、压力传感器、开关等等。MEMS器件通常包括可移动元件，例如证明质量、隔膜、镜子等诸如灵活的或者能够移动的，以及被附加到其他器件。所述可移动元件与其他器件之间的相对运动是通过不同方式的驱动器驱动或感应器感应来推动的，取决于器件设计。
制造MEMS器件的半导体加工通常包括多个光刻、蚀刻、沉积以及掺杂行动，以在半导体衬底，例如晶圆，表面上形成数组的单个MEMS器件。MEMS器件的半导体加工，通常包括其中内部微细加工(bulk-micromachining)以及表面微细加工(surface-micromachining)。在内部微细加工，MEMS功能部件是通过有选择性地移除硅来创建的，以形成所需结构。在表面微细加工，执行添加剂过程就是使用牺牲层上的多晶硅层以及/或金属层，然后移除牺牲层创建MEMS器件。每一个MEMS器件是通过器件晶圆上被称为管芯(dies)“街道”的狭窄非活跃的，即，未使用的区，与其它的分离。微细加工以及晶圆级测试之后，单个MEMS器件被“单一化切割”。单一化切割通常是沿管芯街道内的刻线通过锯切或切割完成，以产生单个半导体管芯。
大多数MEMS器件需要终端元件，以电力输入以及输出的形式执行其设计功能。传统上，MEMS器件需要特制的基于封装的凹穴，不但给输入/输出元件提供访问而且保护MEMS功能部件。这些MEMS功能部件通常非常脆弱，对灰尘、颗粒以及湿度很敏感。MEMS器件的包装包括在敏感MEMS功能部件产生保护盖层，所述保护盖层允许通过标准组装以及包装方式对部件进行处理。传统的方法是用预制单独盖层(individual covers)。所述预制单独盖层在单一化切割MEMS器件晶圆之前是通过自动方式挑选并放置在敏感的MEMS功能部件。另一个包装方法是提供保护盖层。是通过蚀刻硅帽晶圆的凹穴以及以各种方式，如焊接、玻璃釉料、粘合剂等等，把它粘到MEMS器件晶圆。
执行任何保护封盖技术所面临的挑战就是允许随时访问终端元件。在MEMS晶圆工艺中，或许可能执行释放步骤，所述释放步骤暴露终端元件，目的是使它们可以被访问。释放步骤可以通过蚀刻或锯切覆盖层或帽晶圆的部分来执行。所述帽晶圆不保护MEMS器件但模糊了对终端元件的访问。不幸的是，这些释放方法会产生损坏终端元件的碎屑。
附图说明
结合附图并参阅详细说明书以及权利要求，对本发明会有比较完整的理解。其中在附图中类似的参考符号表示相同的元件，以及：
图1显示了具有独立半导体管芯的器件晶圆的顶视图；
图2显示了图1器件晶圆的部分的放大顶视图；
图3显示了沿图2剖面线3-3的器件晶圆的部分的侧视图；
图4显示了依照本发明的另一个实施例的图1器件晶圆的部分的放大顶视图；
图5显示了沿图4剖面线5-5的器件晶圆的部分的侧视图；
图6显示了用于覆盖器件晶圆的帽晶圆的顶视图;
图7显示了沿图6剖面线7-7的帽晶圆的侧视图；
图8显示了图6帽晶圆的部分以及图1底层器件晶圆的顶视图；
图9显示了通过锯切移除的帽晶圆的部分的部分侧视图；
图10显示了晶圆结构的部分的顶视图，所述图显示了锯切后所暴露的粘结盘(bond pads)以及导电线；以及
图11显示了半导体器件制造工艺的流程图，所述图总结了图10晶圆结构的制造。
详细说明书
本发明实施例包括半导体器件以及制造半导体器件的方法。在所述方法中，移除帽晶圆的部分以暴露底层半导体管芯的特定功能部件，如电输入以及输出元件。采用适当的结构以及方法，很大程度上保护了暴露的特殊输入/输出元件。半导体器件以及相应的方法符合成本效益，易于实施，适应现有的装配、包装工具以及技术。
使用各种阴影以及/或剖面线区分构成晶圆结构的器件晶圆以及帽晶圆结构层内所产生的不同元件，对图1-图10进行了说明，将在下面讨论。这些不同元件可以使用目前以及未来的沉积、图案、蚀刻等微细加工技术产生。因此，虽然在附图中使用了不同的阴影以及/或剖面线，结构层内的不同元件通常都是用相同的材料形成的，如多晶硅、单晶硅等等。
图1显示了具有单独半导体管芯的器件晶圆的顶视图。在一个实施例中，每一个半导体管芯包括至少部分被终端元件环绕的微电子器件26。所述微电子器件26可能体现为微机电系统(MEMS)器件，例如惯性传感器、陀螺仪、光学器件、压力传感器、开关、麦克风等等。因此，简便起见，微电子器件26在下文中称作MEMS器件26。然而，在替代实施例中，微电子器件26可以是其他任何器件。所述任何器件可用于单独保护。所述单独保护即是保护敏感功能部件并且在晶圆级暴露终端元件(输入以及输出)。特定器件晶圆20上形成的半导体管芯数量的变化取决于MEMS器件26以及器件晶圆20的大小。
终端元件始于MEMS器件26，结束于器件晶圆20的表面24，并提供与其他外部器件的连接点。因此，这里所说的终端元件是以粘结盘28以及导电线30的形式存在的。导电线30也被叫作轨道或者滑行装置。导电线30将粘结盘28与MEMS器件26中对应的一个电互连。沉积的导电元件，例如粘结盘28以及导电线30，起到明线以及粘接、电接触、保险丝等作用。粘结盘28以及导电线30最好用导电材料形成，例如金属、多晶硅(以下简称多晶)。
粘结盘28以及导电线30被安排在接近每一个MEMS器件26的两侧。然而在替代实施例中，粘结盘28以及导电线30可以被安排在围绕每一个MEMS器件26的全部边界，或者是围绕每一个MEMS器件26的任何数目的侧面。此外，每一个单一部件代表每一个MEMS器件26。在替代实施例中，每一个半导体管芯22可能包括两个或更多的分离器件。在这些分离的器件中，粘结盘28的不同子集被电连接到两个或者更多分离器件的其中一个。
MEMS器件26通过器件晶圆20狭窄的、非活跃的或者不使用的区32(通常被称作管芯“街道”)而彼此分离。精密加工以及晶圆级测试之后，单个半导体管芯22被单一化切割以产生单一化切割的半导体管芯22。所述单一化切割是沿着非活跃区32的刻线进行锯切或蚀刻。
半导体管芯22的多个MEMS器件26、粘结盘28以及导电线30在器件晶圆20上的形成与晶圆20经历晶圆级加工同时发生。晶圆级加工包括操作过程(例如光刻)。在所述操作过程中，电路图案通过暴露以及图案结构层在器件晶圆20上形成。在多个半导体管芯22形成之后以及多个半导体管芯22单一化切割之前,帽晶圆(下面将会讨论)可以耦合于器件晶圆20以保护MEMS器件26的敏感功能部件。然而，在释放过程中，帽晶圆的多个部分被移除。所述移除是通过蚀刻或者锯切进行的，目的是适当暴露终端元件(即粘结盘28以及至少一部分导电线30)以便进行随后的检验、晶圆级测试等等。在释放过程中暴露粘结盘28以及导电线30需要关注的一个问题就是保护它们免受损坏。对粘结盘28以及/或导电线30的损坏会在器件晶圆20上产生无法接受的大量受损的半导体管芯22。
参考图2以及图3，图2显示了器件晶圆20的部分的放大顶视图，以及图3显示了沿图2剖面线3-3的器件晶圆20的部分的侧视图。根据实施例，栅栏36放置在器件晶圆20的非活跃区32。在本图中，非活跃区32就是单一化切割前相邻半导体管芯22之间的区域。因此，非活跃区32将半导体管芯22中一个的终端元件(例如粘结盘28)与相邻半导体管芯的终端元件(例如粘结盘28)分离以及电隔离。在本图中，栅栏36放置在非活跃区32，所述放置覆盖垂直刻线34。然而，在替代实施例中，栅栏36可以偏移刻线34以便单一化切割。此外，不同栅栏36可能仅在粘结盘28以及导电线30旁边延伸。在替代实施例中，栅栏36可能比显示的更长或更短。
在图3中特别说明，粘结盘28以高度38在器件晶圆20表面24上方延伸。栅栏36可能以高度40在器件晶圆20表面24上方延伸。其中高度40大于粘结盘28的高度38。在一些实施例中，栅栏36的高度40可以比粘结盘28的高度38高50%。在随后的讨论中将变的更加明显。栅栏36能起到基本上阻止在释放过程中形成的碎屑与终端元件(例如，粘结盘或导电线)接触的功能。
在一个实施例中，栅栏36可以在结构层的沉积、图案以及蚀刻过程中在表面24上形成。在这个例子中，依据传统的沉积以及构建过程，粘结盘28、导电线30以及至少一部分MEMS器件26可以在第一结构层42，例如，多晶硅，器件晶圆20的表面24上形成。此外，在同样的沉积以及构建过程中，每一个栅栏36的第一层44也在这个第一结构层42中形成。第二结构层46随后的沉积，例如多晶硅的第二层，以及构建过程是用于形成每一个栅栏36的第二层48。因此，粘结盘28以及导电线30的高度38对应于第一结构层42的深度以及栅栏36的高度40对应于第一结构层42以及第二结构层46的深度。
当然，结合形成在第一结构层42以及第二结构层46的半导体管芯22的元件，本领域的技术人员会认识到附加结构层以及/或牺牲层(不显示)可以用于构建半导体管芯22。例如，MEMS器件26可能包括可移动部分。所述可移动部分的构建是通过沉积以及建造一层或多层牺牲层。所述牺牲层可在MEMS可移动部分与器件晶圆20的连接处选择性地移除。结构层，例如第一结构层42以及第二结构层46，能在牺牲层上沉积以及构造以确定MEMS器件26的可移动成分。牺牲层最终被移除以释放MEMS器件26的可移动成分。所述移除是通过采用选择性蚀刻方法，该选择性蚀刻方法不损伤第一结构层42以及第二结构层44，也因此不损伤粘结盘28、导电线30以及栅栏36的。此外，栅栏36可能还包括另外的多晶硅、金属、氮化物、或任何其它非牺牲层以实现所需高度40。
参照图4以及图5，图4显示了依照本发明另一个实施例的图1器件晶圆20的部分的放大顶视图。图4还显示了粘结盘28以及导电线30的放大图。图5显示了沿图4剖面线5-5的器件晶圆20的部分的侧视图。
根据此说明实施例，多个非活跃区50位于导电线30对之间。非活跃区50将半导体管芯22的元件(例如导电线30)与相同半导体管芯22的其他元件(例如，相邻的导电线30)分离以及电隔离。栅栏52放置在器件晶圆20的这些非活跃区50。因此，栅栏52放置在多个导电线30的相邻对54之间。此外，栅栏52以高度40在器件晶圆20表面24上方延伸，高度40高于粘结盘28以及导电线30的高度38。
图2至图5说明了器件晶圆22表面24上的各种非活跃区，即未使用的区。在所述非活跃区可以放置栅栏，目的是阻止锯切或蚀刻操作(在下面讨论)产生的碎屑损坏附近的终端元件，例如粘结盘28以及/或导电线30。应理解表面24上可以放置栅栏的其他未使用的区也可能被附加地或交替地选择。
参照图6以及图7，图6显示了用于覆盖器件晶圆20的帽晶圆的顶视图，以及图7显示了沿图6剖面线7-7的帽晶圆60的侧视图。在说明实施例中，帽晶圆60包括外表面62以及内表面64。凹穴66以及68在帽晶圆60的内表面64形成。组装期间，帽晶圆60以各种方式，如焊料、玻璃熔块、粘合剂等耦合于器件晶圆20(图1)。一旦它们耦合在一起，MEMS器件26(图2)坐落在凹穴66中，粘结盘28以及导电线30坐落在凹穴68中。
沿着帽晶圆60通常平滑的外表面62，帽晶圆60的外表面62标有刻线或锯线70，如图6所示。在一个实施例中，帽晶圆60耦合于器件晶圆20之后，帽晶圆60在释放过程中沿着锯线70被锯切或蚀刻，以便移除放置在锯线70对之间的帽晶圆60的部分72。图7中锯线70以垂直方向出现，以展示覆盖凹穴68的帽晶圆60的这些部分72被移除以便访问粘结盘28。
移除帽晶圆60的部分72以暴露器件晶圆20上的底层元件，即粘结盘28以及导电线30。然而，当帽晶圆60被锯开以暴露底层元件时，正是帽晶圆60的部分72可以从晶圆或锯片弹出。部分72以碎条的形式，在锯切暴露过程中可划伤或擦伤粘结盘28以及导电线30。然而，栅栏36(图2)以及/或栅栏52(图4)的出现在很大程度上阻止了释放过程期间部分72的碎条与敏感的终端元件，即粘结盘28以及导电线30接触。
参照图8以及图9，图8显示了帽晶圆60的部分以及底层器件晶圆20的顶视图，以及图9显示了通过锯切移除的帽晶圆60的部分72的部分侧视图。锯片74以大致平行器件晶圆20以及帽晶圆60的表面指向方向76，并沿锯线70锯开帽晶圆60。因此，锯片74以反向于运动方向76的方向80从锯切，即部分72的碎条78，抛出或弹出。可替换地或者另外地，当锯片74被设置为两个方向旋转时，碎条78可能从不同方向弹出。
器件晶圆20包括相邻半导体管芯(图2)之间的栅栏36。器件晶圆20可能还包括相邻导电线30之间的栅栏52(图4)。如图所示，栅栏36纵向取向放在器件晶圆的表面24上(可见图10)，方向82垂直于方向80。换句话说，栅栏36的长度在安排上总体平行于方向82。因此，当以方向80抛出锯片74，部分72的碎条78就很可能会击中以及偏离栅栏36。这就限制了碎条78以及粘结盘28或导电线30之间接触的可能性。
而且，栅栏36可以被形成为使得他们彼此分离了距离84，所述距离短于特殊碎条78的长度86。因此，如果任何碎条78掉进锯线70之间的帽晶圆60内的开口中，碎条78很可能跨越栅栏36而不接触较低轮廓的粘结盘28以及导电线30。同样地，当移除帽晶圆60的部分72以暴露粘结盘28以及导电线30，栅栏36以及栅栏52执行了屏蔽功能，以保护终端元件(例如，粘结盘28以及导电线30)免受损坏。
图10显示了晶圆结构88的部分的顶视图。所述图显示了锯切后所暴露粘结盘28以及至少一部分导电线30。如图所示，帽晶圆60覆盖MEMS器件26(图1)，因此看不到MEMS器件26。然而，暴露粘结盘28以便形成在晶圆结构88的器件晶圆20上的半导体管芯22可以经历检验、晶圆级电测试等等。晶圆结构88沿刻线34被锯切或蚀刻以形成单一化切割的半导体器件89，通过刻线34在图10中描述的。每一个单一化切割的半导体器件89因此包括具有形成于其上的适当元件的部分器件晶圆20以及根据特别设计的覆盖器件晶圆20某些区域的部分帽晶圆60。
图11显示了半导体器件制造过程90的流程图。所述图总结了半导体器件(图10)的制造。制造过程90在释放过程中保护底层器件晶圆20(图1)。所述释放过程暴露了形成在器件晶圆20上的半导体管芯22的特定功能部件。在这个典范描述中，也总体描述了表面微细加工工艺。然而，使用例如内部微细加工技术，发明原则可以被调整以包括栅栏36以及/或栅栏52。
过程90通常从任务92开始。在执行任务92时，供应商或制造商根据传统工艺提供晶圆。
接下来，执行器件晶圆制造子过程94以形成半导体管芯22(图1)，同时器件晶圆20的表面24(图1)具有MEMS器件26(图2)、粘结盘28(图2)、导电线30(图2)以及栅栏36(图2)以及/或栅栏52(图4)。因此，在任务92之后，子过程94的任务96包括器件晶圆20的表面24上沉积第一结构层42(图3)。
在执行任务98时，过程90继续进行。在执行任务98时，建造第一结构层42以形成终端元件(即粘结盘28以及导电线30)、栅栏36以及/或栅栏52的第一层44(图3)以及MEMS器件26的任何附加元件。因此,在任务98之后，形成了粘结盘28、导电线30以及第一层44，每一个都是位于器件晶圆20的表面24的高度38(图3)。
在完成任务98之后，制造过程90包括椭圆100。为了讨论简短化，椭圆100表明任务的有意遗漏。这些任务并不与栅栏36以及/或栅栏52的制造直接相关,但可以为了根据半导体管芯22的设计特点才进行的。例如,这些省略的任务可能包括沉积、图案以及牺牲层的蚀刻，目的是形成器件晶圆20上的MEMS器件26的可移动部分或者一部分。
在这些省略操作之后,制造过程通过完成任务102继续进行。在执行任务102时,器件晶圆20上沉积第二个结构层46(图3),包括栅栏36以及/或栅栏52的第一层沉积42。
器件晶圆制造子过程94通过完成任务104继续进行。在执行任务104时,第二结构层46被适当图案以及蚀刻以形成栅栏36以及/或栅栏52的至少第二层48(图3)。当然,第二结构层46可以也被适当图案化以及蚀刻，以形成MEMS器件26(图1)的任何其他设计特征。因此,在任务104之后，栅栏36以及/或栅栏52在器件晶圆20的表面24上的高度40(图3)。在完成任务104之后，按照约定可以执行附加操作以完成器件晶圆20的制造。
MEMS结构制造过程90通过完成任务106继续进行。在执行任务106时，按照传统方式，如焊接、玻璃釉料、粘合剂等等，帽晶圆60(图6)耦合于器件晶圆20。
在完成任务106之后，执行了任务108。在完成任务108时，(图6)帽晶圆60的部分72被移除以暴露底层半导体管芯22(图1)的终端元件(即粘结盘28以及导电线30)。正如上面所讨论的,在帽晶圆60，部分72可以被移除。所述移除是沿着锯线70(图6)进行锯切。此外,放置在底层器件晶圆20的栅栏36以及/或栅栏52的存在在很大程度上阻止了帽晶圆60的部分72的碎条78(图9)与粘结垫28以及导电线30碰撞。
在执行任务108时，一旦帽晶圆60的部分72被移除以暴露粘结盘28以及导电线30，生成的晶圆结构88(图10)在任务110中经历继续处理。这个继续处理可能包括视觉检验、操作测试、老化、压力、加速寿命测试等所有还处于晶圆水平或层级的。
在完成任务110之后，最终执行任务112。在执行任务112时，制造的晶圆结构88被单一化切割，即被单一化切割或分成小方块，用一种传统的方式沿刻线34(图1)提供单个半导体器件89(图10)。这些半导体器件在结束应用程序中可以进行包装以及耦合于印刷电路板、陶瓷基片等等。
这里所描述的实施例包括半导体器件以及一种制造半导体器件的方法。半导体器件包括器件晶圆的一部分。所述器件晶圆上有半导体管芯形成,以及帽晶圆的一部分耦合于并覆盖器件晶圆的一部分。移除帽晶圆的部分以暴露特定终端元件,例如半导体管芯的粘结盘以及导电线。栅栏的形成与器件晶圆上半导体管芯的形成同步，以及栅栏被放置在器件晶圆的各种非活跃区。在粘结盘以及导电线被暴露的释放过程中，栅栏保护了它们免受帽晶圆碎条带来的损坏。晶圆结构以及相应的方法符合成本效益、容易实施、以及适应现有的组装、包装工具以及技术。
尽管首选本发明的实施例已经说明并详细描述,很明显对于本领域的技术人员来说，在不脱离由其所附权利要求限定的本发明的精神以及范围的情况下，可以对其进行各种修改。例如,栅栏可以呈现各种形状以及大小而不像所显示的,它们可以放置在器件晶圆上其他合适的非活跃区。

Claims (20)

1.一种制作半导体器件的方法，包括：
在器件晶圆的一侧形成半导体管芯，所述半导体管芯包括微电子器件以及与所述微电子器件电通信的终端元件；
在所述器件晶圆的非活跃区放置栅栏，所述非活跃区与所述终端元件位置相邻；
耦合帽晶圆于所述器件晶圆以形成晶圆结构，所述帽晶圆覆盖所述半导体管芯;以及
移除部分的所述帽晶圆，以暴露所述终端元件，其中当移除所述部分的所述帽晶圆时，所述栅栏基本上阻止所述部分与所述终端元件接触。
2.根据权利要求1所述的方法，其中：
形成所述半导体管芯的操作包括：形成所述终端元件，所述终端元件在器件晶圆表面上方具有第一高度；以及
放置所述栅栏的操作包括：形成所述栅栏，所述栅栏在所述器件晶圆所述表面上方具有第二高度，所述第二高度高于所述第一高度。
3.根据权利要求2所述的方法，其中所述形成操作以及所述放置操作包括：
在所述器件晶圆上沉积第一结构层；
在所述第一结构层中形成所述终端元件以及所述栅栏的第一层，其中所述元件的所述第一高度对应于所述第一结构层的深度；
在所述器件晶圆上沉积第二结构层；以及
在所述第二结构层中形成所述栅栏的第二层，所述第二层覆盖所述第一层，以产生所述栅栏的所述第二高度。
4.根据权利要求2所述的方法，其中所述第二高度至少比所述第一高度高出50%。
5.根据权利要求1所述的方法，其中所述形成操作形成多个半导体管芯，每一个所述半导体管芯包括所述微电子器件以及所述终端元件，所述终端元件是粘结盘，以及所述非活跃区将所述半导体管芯中第一半导体管芯的第一粘结盘与所述半导体管芯中第二半导体管芯的第二粘结盘分离。
6.根据权利要求1所述的方法，其中所述形成操作形成与所述微电子器件电通信的多个导电线，所述终端元件是所述导电线中的一个。
7.根据权利要求6所述的方法，其中所述放置操作在所述多个导电线对之间的多个非活跃区中的每一个中放置所述栅栏。
8.根据权利要求1所述的方法，其中所述非活跃区是第一非活跃区，所述栅栏是第一栅栏，以及所述方法还包括：在所述器件晶圆的第二非活跃区放置第二栅栏。
9.根据权利要求8所述的方法，还包括：
形成所述第一栅栏以及第二栅栏中的每一个，使得所述第二栅栏与所述第一栅栏分离一定距离；以及
当碎条显示长度时，所述移除操作移除所述部分的所述帽晶圆，所述长度大于所述距离。
10.根据权利要求1所述的方法，其中：
所述放置操作纵向取向在第一方向上在所述器件晶圆表面上放置所述栅栏；以及
所述移除操作包括：锯切所述帽晶圆以移除所述部分的所述帽晶圆，所述锯切发生在第二方向，所述第二方向与所述器件晶圆的所述表面平行并且基本上垂直于所述第一方向。
11.根据权利要求1所述的方法，其中所述形成操作形成多个半导体管芯，以及所述方法还包括：单一化切割所述晶圆结构以产生多个半导体器件，每一个所述半导体器件包括：具有形成于其上的至少一个所述半导体管芯的部分所述器件晶圆；以及，所述帽晶圆的截面，所述帽晶圆的截面覆盖所述至少一个半导体管芯的一部分，并且所述终端元件从所述帽晶圆暴露出。
12.一种半导体器件，包括：
器件晶圆部分，所述器件晶圆部分具有在所述器件晶圆部分的一侧上的半导体管芯，所述半导体管芯包括微电子器件以及终端元件，所述终端元件与所述微电子器件电通信，以及所述器件晶圆部分还具有与所述终端元件相邻的非活跃区。
栅栏，所述栅栏放置在所述非活跃区，以及
帽晶圆截面，所述帽晶圆截面耦合于所述器件晶圆部分并且覆盖所述微电子器件，所述帽晶圆截面没有覆盖所述终端元件，使得所述终端元件暴露。
13.根据权利要求12所述的半导体器件，其中所述终端元件显示在所述器件晶圆部分的表面上方的第一高度，以及所述栅栏显示在所述器件晶圆部分的表面上方的第二高度，所述第二高度高于所述第一高度。
14.根据权利要求13所述的半导体器件，其中所述第二高度至少比第一高度高出50%。
15.根据权利要求12所述的半导体器件，还包括：
多个导电线，所述多个导电线与所述微电子器件电通信，所述终端元件是所述导电线中的一个；以及
多个栅栏，所述多个栅栏放置在所述多个导电线对之间的多个非活跃区中。
16.根据权利要求12所述的半导体器件，其中所述非活跃区是第一非活跃区，所述栅栏是第一栅栏，以及
所述器件晶圆部分包括第二非活跃区；以及
所述半导体器件还包括放置在所述第二非活跃区的第二栅栏。
17.一种制作半导体器件的方法，包括：
在器件晶圆的一侧形成多个半导体管芯，每一个所述半导体管芯包括微电子器件以及与所述微电子器件电通信的多个终端元件，形成的所述多个终端元件在所述器件晶圆的表面上方具有第一高度；
在所述器件晶圆的非活跃区放置栅栏，所述非活跃区与所述多个终端元件位置相邻，形成的所述栅栏在所述器件晶圆的所述表面上方具有第二高度，所述第二高度高于所述多个终端元件的所述第一高度；
耦合帽晶圆于所述器件晶圆以形成晶圆结构，所述帽晶圆覆盖每一个所述半导体管芯，以及
移除部分的所述帽晶圆以暴露所述多个终端元件，其中当移除所述部分的所述帽晶圆时，所述栅栏基本上阻止所述部分与所述多个终端元件接触；以及
单一化切割所述晶圆结构以产生多个半导体器件，每一个所述半导体器件包括：部分的所述器件晶圆，所述部分的所述器件晶圆具有形成于其上的至少一个所述半导体管芯；以及，所述帽晶圆的截面，所述帽晶圆的截面覆盖所述至少一个半导体管芯的一部分，并且所述终端元件是暴露的。
18.根据权利要求17所述的方法，其中所述形成操作以及所述放置操作包括：
在所述器件晶圆上沉积第一结构层；
在所述第一结构层中形成所述多个终端元件以及所述栅栏的第一层，其中所述多个终端元件的所述第一高度对应于所述第一结构层的深度；
在所述器件晶圆上沉积第二结构层；以及
在所述第二结构层中形成所述栅栏的第二层，所述第二层覆盖所述第一层，以产生所述栅栏的所述第二高度。
19.根据权利要求17所述的方法，其中所述形成操作将所述多个终端元件形成为粘结盘，以及所述非活跃区将所述半导体管芯中第一半导体管芯的所述粘结盘的第一集合与所述半导体管芯中第二半导体管芯的所述粘结盘的第二集合分离。
20.根据权利要求17所述的方法，其中：
所述形成操作将所述多个终端元件形成为多个导电线电，所述多个导电线电互连所述微电子器件与多个粘结盘；以及
所述放置操作在所述多个导电线对之间的多个非活跃区中的每一个中放置所述栅栏。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9040355B2 (en) 2012-07-11 2015-05-26 Freescale Semiconductor, Inc. Sensor package and method of forming same
US8709868B2 (en) 2012-08-23 2014-04-29 Freescale Semiconductor, Inc. Sensor packages and method of packaging dies of differing sizes
US8659167B1 (en) 2012-08-29 2014-02-25 Freescale Semiconductor, Inc. Sensor packaging method and sensor packages
US9346671B2 (en) * 2014-02-04 2016-05-24 Freescale Semiconductor, Inc. Shielding MEMS structures during wafer dicing
US9463976B2 (en) 2014-06-27 2016-10-11 Freescale Semiconductor, Inc. MEMS fabrication process with two cavities operating at different pressures
US10329142B2 (en) * 2015-12-18 2019-06-25 Samsung Electro-Mechanics Co., Ltd. Wafer level package and method of manufacturing the same
US10121811B1 (en) 2017-08-25 2018-11-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method of high-aspect ratio pattern formation with submicron pixel pitch
TWI718801B (zh) * 2019-12-06 2021-02-11 矽品精密工業股份有限公司 電子封裝件之製法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020094662A1 (en) * 2000-12-05 2002-07-18 Felton Lawrence E. Method and device for protecting micro electromechanical systems structures during dicing of a wafer
US20050176166A1 (en) * 2004-02-11 2005-08-11 Hewlett-Packard Development Company, L.P. Wafer packaging and singulation method
US20100003772A1 (en) * 2005-08-26 2010-01-07 Innovative Micro Technology Wafer level hermetic bond using metal alloy with raised feature

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19700734B4 (de) 1997-01-11 2006-06-01 Robert Bosch Gmbh Verfahren zur Herstellung von Sensoren sowie nicht-vereinzelter Waferstapel
US6011304A (en) * 1997-05-05 2000-01-04 Lsi Logic Corporation Stiffener ring attachment with holes and removable snap-in heat sink or heat spreader/lid
JP2001015000A (ja) * 1999-04-26 2001-01-19 Sanyo Electric Co Ltd 電子部品の製造方法及び電子部品
US6384472B1 (en) * 2000-03-24 2002-05-07 Siliconware Precision Industries Co., Ltd Leadless image sensor package structure and method for making the same
JP3440997B2 (ja) * 2000-03-27 2003-08-25 関西日本電気株式会社 半導体ウェーハ及びその製造方法
SG97938A1 (en) * 2000-09-21 2003-08-20 Micron Technology Inc Method to prevent die attach adhesive contamination in stacked chips
JP3842548B2 (ja) * 2000-12-12 2006-11-08 富士通株式会社 半導体装置の製造方法及び半導体装置
JP2002368028A (ja) * 2001-06-13 2002-12-20 Nec Corp 半導体パッケージ及びその製造方法
US7236279B2 (en) * 2001-10-19 2007-06-26 Input/Output, Inc. Digital optical switch apparatus and process for manufacturing same
US6787897B2 (en) * 2001-12-20 2004-09-07 Agilent Technologies, Inc. Wafer-level package with silicon gasket
US6590269B1 (en) * 2002-04-01 2003-07-08 Kingpak Technology Inc. Package structure for a photosensitive chip
US6908791B2 (en) 2002-04-29 2005-06-21 Texas Instruments Incorporated MEMS device wafer-level package
US7138293B2 (en) * 2002-10-04 2006-11-21 Dalsa Semiconductor Inc. Wafer level packaging technique for microdevices
JP3898666B2 (ja) * 2003-04-28 2007-03-28 松下電器産業株式会社 固体撮像装置およびその製造方法
US6777263B1 (en) * 2003-08-21 2004-08-17 Agilent Technologies, Inc. Film deposition to enhance sealing yield of microcap wafer-level package with vias
US6982437B2 (en) * 2003-09-19 2006-01-03 Agilent Technologies, Inc. Surface emitting laser package having integrated optical element and alignment post
US7303645B2 (en) * 2003-10-24 2007-12-04 Miradia Inc. Method and system for hermetically sealing packages for optics
TWI245430B (en) * 2004-02-04 2005-12-11 Siliconware Precision Industries Co Ltd Fabrication method of semiconductor package with photosensitive chip
US7952189B2 (en) * 2004-05-27 2011-05-31 Chang-Feng Wan Hermetic packaging and method of manufacture and use therefore
DE102004043663B4 (de) * 2004-09-07 2006-06-08 Infineon Technologies Ag Halbleitersensorbauteil mit Hohlraumgehäuse und Sensorchip und Verfahren zur Herstellung eines Halbleitersensorbauteils mit Hohlraumgehäuse und Sensorchip
US7326629B2 (en) * 2004-09-10 2008-02-05 Agency For Science, Technology And Research Method of stacking thin substrates by transfer bonding
US7422962B2 (en) * 2004-10-27 2008-09-09 Hewlett-Packard Development Company, L.P. Method of singulating electronic devices
TWI267927B (en) * 2005-01-19 2006-12-01 Touch Micro System Tech Method for wafer level package
US7378724B2 (en) * 2005-03-24 2008-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Cavity structure for semiconductor structures
US7250353B2 (en) 2005-03-29 2007-07-31 Invensense, Inc. Method and system of releasing a MEMS structure
DE102005016751B3 (de) 2005-04-11 2006-12-14 Schott Ag Verfahren zur Herstellung gehäuster elektronischer Bauelemente
US7767493B2 (en) * 2005-06-14 2010-08-03 John Trezza Post & penetration interconnection
US7989958B2 (en) * 2005-06-14 2011-08-02 Cufer Assett Ltd. L.L.C. Patterned contact
JP2007005060A (ja) * 2005-06-22 2007-01-11 Fuji Electric Holdings Co Ltd 有機ｅｌディスプレイの製造方法
US7569926B2 (en) * 2005-08-26 2009-08-04 Innovative Micro Technology Wafer level hermetic bond using metal alloy with raised feature
US8288211B2 (en) * 2005-08-26 2012-10-16 Innovative Micro Technology Wafer level hermetic bond using metal alloy with keeper layer
TWI284966B (en) * 2006-01-12 2007-08-01 Touch Micro System Tech Method for wafer level package and fabricating cap structures
TWI295081B (en) * 2006-01-12 2008-03-21 Touch Micro System Tech Method for wafer level package and fabricating cap structures
US20070190747A1 (en) * 2006-01-23 2007-08-16 Tessera Technologies Hungary Kft. Wafer level packaging to lidded chips
TWI278045B (en) 2006-03-14 2007-04-01 Touch Micro System Tech Method for wafer-level package
TWI306296B (en) * 2006-04-06 2009-02-11 Siliconware Precision Industries Co Ltd Semiconductor device with a heat sink and method for fabricating the same
US7550778B2 (en) * 2006-05-17 2009-06-23 Innovative Micro Technology System and method for providing access to an encapsulated device
KR100846569B1 (ko) * 2006-06-14 2008-07-15 매그나칩 반도체 유한회사 Ｍｅｍｓ 소자의 패키지 및 그 제조방법
KR100772321B1 (ko) * 2006-06-14 2007-10-31 매그나칩 반도체 유한회사 Ｍｅｍｓ 소자의 패키지 및 그 제조방법
TWI378539B (en) * 2006-10-26 2012-12-01 Chipmos Technologies Inc Stacked chip package structure with lead-frame having inner leads with transfer pad
JP4441545B2 (ja) * 2007-03-30 2010-03-31 Ｏｋｉセミコンダクタ株式会社 半導体装置
US8008750B2 (en) * 2008-02-01 2011-08-30 Infineon Technologies Ag Crack stops for semiconductor devices
US8022511B2 (en) * 2008-02-05 2011-09-20 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with electromagnetic interference shielding
JP2010074106A (ja) * 2008-09-22 2010-04-02 Nec Electronics Corp 半導体チップ、半導体ウェーハおよびそのダイシング方法
US20120012963A1 (en) * 2009-02-27 2012-01-19 Zhuqing Zhang Micro device packaging
US7846815B2 (en) * 2009-03-30 2010-12-07 Freescale Semiconductor, Inc. Eutectic flow containment in a semiconductor fabrication process

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020094662A1 (en) * 2000-12-05 2002-07-18 Felton Lawrence E. Method and device for protecting micro electromechanical systems structures during dicing of a wafer
US20050176166A1 (en) * 2004-02-11 2005-08-11 Hewlett-Packard Development Company, L.P. Wafer packaging and singulation method
US20100003772A1 (en) * 2005-08-26 2010-01-07 Innovative Micro Technology Wafer level hermetic bond using metal alloy with raised feature

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