CN102738030A - 一种pn结结深测算方法 - Google Patents

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Abstract

本发明提供了一种PN结结深测算方法，该方法包括以下步骤：一种PN结结深测算方法，该方法包括以下步骤：a)测量阱区方阻；b)在阱区中形成结型场效应晶体管，改变栅极电压并测量源漏电阻；c)根据测得的方阻、源漏电阻以及所述结型场效应晶体管的相关工艺参数计算出PN结结深。与现有技术相比，采用本发明提供的技术方案通过电学测量对PN结结深予以测算，简单易行，可重复性好。

Description

一种PN结结深测算方法
技术领域
本发明涉及器件性能参数测算方法领域，尤其涉及一种PN结结深测算方法。 
背景技术
在用平面工艺制造晶体管和集成电路中，一般用扩散法制作PN结。其中PN结材料表面到PN结界面的距离就叫做PN结结深。由于基区宽度决定着晶体管放大倍数，特征频率等电参数，而集电结结深和发射结结深之差就是基区宽度，因此测量结深的方法就成为了半导体工艺当中重要的一项技术。 
测量结深的方法有磨角染色法和通过SEM（扫描电子显微镜）观察的办法等。 
其中磨角染色法测量PN结结深，主要采用硫酸铜液染色法。 
由于Si的电化学势比Cu高，故Si能从染色液中把Cu置换出来，并在Si片表面形成红色铜镀层。又由于N型Si的电化学势比P型Si高，所以如果能恰当地掌握反应时机，就能够使N区镀上铜红色而P区没有，这样就把PN结明显地显示出来。 
磨角染色法具体步骤如下： 
1．将硼再分布后的硅片用蜡粘在磨角器上固定。在毛玻璃上研磨出一个斜面来，表面 
要求光洁，无伤痕。然后取下硅片，在丙酮溶液中先超声清洗三次，然后在乙醇中超声清洗三次，最后用去离子水冲洗干净。 
2．将清洗好的硅片放入染色液中，正面向上，用灯光照射30秒左右，并注意观察，当发现N区染上红色后，立即将硅片夹入清水中洗一洗，用滤纸吸干，即可进行测量。染色时间不可过长，否则P 区也会染上红色，PN结就显示不出来。 
此方法的缺点是染色时间不好控制，重复性差，而且整个过程比较复杂。 
通过SEM来观察结深的方法较为简单，但是其成本较高。 
因此，针对现有技术的不足，希望提供一种简单易行、重复性好且成本低廉的PN结结深测算方法。 
发明内容
为达到上述目的，本发明提供了一种PN结结深测算方法，该方法包括： 
步骤一：测量阱区方阻； 
步骤二：在阱区中形成结型场效应晶体管，改变栅极电压并测量源漏电阻； 
步骤三：根据测得的方阻、源漏电阻以及所述结型场效应晶体管的相关工艺参数计算出PN结结深。 
与现有技术相比，采用本发明提供的技术方案具有如下优点： 
本方法通过电学测量对PN结结深予以测算，简单易行，可重复性好。 
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显。 
图1为根据本发明的方法的流程图； 
图2为JFET版图示意图； 
图3为JFET横截面示意图。 
具体实施方式
下面详细描述本发明的实施例。 
所述实施例的示例在附图中示出，其中自始至终相同或类似的标 号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和参数的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他参数的使用。 
本发明提供了一种PN结结深测算方法。下面，将结合图1至图3通过本发明的一个实施例对图1所示的方法进行具体描述。 
本实施例以SOI工艺为基础，以提取P+N结结深为例。 
在步骤S101中，提取阱区方阻，具体的： 
所述提取阱区方阻指的是如果是N+P结则提取P阱方阻，如果是P+N结则提取N阱方阻，在本实施例中是P+N结，所以提取的是N阱方阻，假定测量的方阻R□为1000欧。 
在步骤S102中，设计JFET（结型场效应晶体管）并提取源漏电阻R，具体步骤如下： 
所设计JFET版图示意图如图2所示（在本实施例中为P+N结），具体为在N（P）阱上进行N+（P+）注入形成源漏，然后在源漏中央区域进行P+注入形成栅区，并用VSTI（超浅沟槽隔离）将上述源栅漏隔离开而形成。 
其中P+注入宽度为W，长度为L2，VSTI长度为L1，JFET横截面示意图如图3所示，其中硅膜厚度为Tsi，，VSTI深度为Tvsti，P+N结耗尽区厚度为XD，耗尽区边界距BOX界面为T。在本实施例中，假定相关工艺参数如下： 
硅膜厚度Tsi为300nm； 
VSTI（超浅沟槽隔离）深度Tvsti为180nm； 
P+注入宽度为W为2μm，长度为L2为2μm； 
VSTI长度为L1为0.6μm。 
但是本领域普通技术人员可以意识到其他参数的可适用性。 
然后，以所述的JFET为基础提取栅压为0V、aV、bV时源到漏的电阻，如果是P+N结，a、b为负值，如果是N+P结，a、b为正值，另外由于漏压会使得源到漏的电阻发生变化，因此测量电阻时，漏压应该尽可能的小。例如，在本实施例中，测量栅压为0V时，源到漏的电阻为10426欧。栅压为-1V时，即a=-1，14958欧，栅压为-2V时，即b=-2，25473欧。测量过程中，漏压为0.1V。 
在步骤S103中，根据测得的方阻、源漏电阻以及相关工艺参数计算出PN结结深，具体的： 
根据测得的源漏电阻以及阱区方阻可以计算出不同栅压下的T，如图2所示，T指耗尽区边界距BOX界面，然后根据不同栅压下T的差值进而可以求出栅压为0V时的P+N结耗尽区厚度XD（0），由于耗尽区基本都在低掺杂（N）侧，因此结深Xj近似为： 
Tsi-T（0）-XD（0）                （1）。 
其中，耗尽区边界距BOX界面T（0）的计算方法为： 
T=（L2/W）R□Tsi/R2               （2） 
其中L2为P+（N+）注入长度，W为注入宽度，R□为步骤S101中提取的阱区方阻，R2为耗尽区下方电阻，其计算方法为： 
R2=R-R1                           （3） 
其中R为步骤S102中提取的源到漏的电阻，R1为VSTI下方电阻，其计算方法为： 
R1=2（L1/W）R□Tsi/(Tsi-Tvsti)    （4） 
其中其中L1为VSTI长度，Tvsti为VSTI宽度。 
在公式（4）中代入本实施例参数可得R1=2(0.6/2)*1000*300/(300-180)=1500欧 
我们假定耗尽区中载流子浓度可以忽略不计，则 
R2=（L2/W）R□Tsi/T               （5） 
在公式（5）中代入本实施例参数可得1000*300/T。 
根据测得的R值，以及R1的计算值，R2的计算公式，可以求得T（0）=33.6nm，T(a)=T（-1）=22.3nm，T(b)=T（-2）=12.5nm。 
P+N结耗尽区厚度为XD（0）的计算方法为解如下方程组： 
XD（0）=A*sqrt（VD） 
XD（a）=A*sqrt（VD-a） 
XD（b）=A*sqrt（VD-b）                （6） 
XD（a）-XD（0）=T（0）-T（a） 
XD（b）-XD（0）=T（0）-T（b） 
其中，VD为PN结接触电势差。 
将a=-1、b=-2代入上述方程组（6）可得： 
XD（0）=A*sqrt（VD） 
XD（-1）=A*sqrt（VD+1） 
XD（-2）=A*sqrt（VD+2） 
XD（-1）-XD（0）=T（0）-T（-1） 
XD（-2）-XD（0）=T（0）-T（-2） 
解以上方程组即可得XD（0），其中T（0）、T（-1）、T（-2）可根据上述R2的计算公式（5）计算解得，A为与工艺有关的常数。 
在本实施例中可以计算出XD（0）=23.7nm，所以根据公式（1）此工艺下P+N结结深为（300-23.7-33.6）=242.7nm。 
由此，可以根据版图的设计参数通过改变栅极电压测量源漏电阻就可以简单地计算出PN结的结深度，操作成本低，并且容易控制。 
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次 序可以变化。 
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。 

Claims (10)

1.一种PN结结深测算方法，该方法包括以下步骤：
a)测量阱区方阻；
b)在阱区中形成结型场效应晶体管，改变栅极电压并测量源漏电阻；
c)根据测得的方阻、源漏电阻以及所述结型场效应晶体管的相关工艺参数计算出PN结结深。
2.根据权利要求1所述的制造方法，其中，步骤a)所述测量阱区方阻对于N+P结则提取P阱方阻，对于P+N结则提取N阱方阻。
3.根据权利要求1所述的制造方法，其中，步骤b)所述形成结型场效应晶体管包括如下步骤：
在N或P阱上进行N+或P+注入形成源漏区；
在源漏中央区域进行P+或N+注入形成栅区；
用超浅沟槽隔离将上述源栅漏隔离开。
4.根据权利要求3所述的制造方法，其中，在形成所述结型场效应晶体管时获取如下参数：
硅膜厚度、超浅沟槽隔离深度和长度以及P+或N+注入宽度和长度。
5.根据权利要求1所述的制造方法，其中，步骤b)中改变栅极电压并测量源漏电阻包：括测量栅压为0V、aV、bV时，源区到漏区的电阻，其中，对于P+N结，a、b为负值，对于N+P结，a、b为正值。
6.根据权利要求1所述的制造方法，其中，步骤c)所述的计算方法如下：
结深Xj等于硅膜厚度Tsi减去耗尽区边界距结型场效应晶体管的埋氧层界面的距离T，再减去PN结耗尽区厚度XD。
7.根据权利要求6所述的制造方法，其中，栅压为0V时耗尽区边界距结型场效应晶体管的埋氧层界面的距离T（0）的计算方法为：
T=（L2/W）R□Tsi/R2
其中L2为P+或N+注入长度，W为注入宽度，R□为所测量的阱区方阻，Tsi为硅膜厚度，R2为耗尽区下方电阻。
8.根据权利要求7所述的制造方法，其中，耗尽区下方电阻R2的计算方法为：
R2=R-R1
其中R为所测量的源区到漏区的电阻，R1为超浅沟槽隔离下方电阻。
9.根据权利要求8所述的制造方法，其中，超浅沟槽隔离下方电阻R1的计算方法为：
R1=2（L1/W）R□Tsi/(Tsi-Tvsti)
其中其中L1为超浅沟槽隔离长度，Tvsti为超浅沟槽隔离宽度。
10.根据权利要求6所述的制造方法，其中，基于如下方程组计算当栅极电压为0时PN结耗尽区厚度XD（0）：
XD（0）=A*sqrt（VD）
XD（a）=A*sqrt（VD-a）
XD（b）=A*sqrt（VD-b）
XD（a）-XD（0）=T（0）-T（a）
XD（b）-XD（0）=T（0）-T（b）
其中XD（0）、XD（a）和XD（b）分别为栅压为0V、aV、bV时PN结耗尽区厚度；
T（0）、T（a）和T（b）分别为栅压为0V、aV、bV时耗尽区边界距结型场效应晶体管的埋氧层界面的距离；
VD为PN结接触电势差；以及
A为与工艺有关的常数。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103557827A (zh) * 2013-10-21 2014-02-05 南通大学 一种基于激光氧化法的p型硅太阳能电池pn结结深测量方法
CN117007625A (zh) * 2023-09-28 2023-11-07 北京中科科仪股份有限公司 一种pn结的扫描电镜测试方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111596137B (zh) * 2020-05-25 2022-08-09 上海华力集成电路制造有限公司 场效应晶体管源漏电阻的提取方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6475816B1 (en) * 2001-02-13 2002-11-05 Advanced Micro Devices, Inc. Method for measuring source and drain junction depth in silicon on insulator technology
CN101383306A (zh) * 2008-10-22 2009-03-11 中国科学院上海技术物理研究所 一种测量碲镉汞材料pn结结深的方法
EP2139033A2 (en) * 2008-06-27 2009-12-30 Imec Method for determining the doping profile of a partially activated doped semiconductor region
CN102435627A (zh) * 2011-08-30 2012-05-02 上海华碧检测技术有限公司 一种超结高压功率mosfet器件掺杂结构的染色分析方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5329075B2 (zh) * 1972-02-12 1978-08-18
JPS5947738A (ja) * 1982-09-11 1984-03-17 Toshiba Corp 拡散層の測定方法
US4521705A (en) * 1983-07-20 1985-06-04 Honeywell Inc. Reliable field-effect transistor timer circuit
JP2822961B2 (ja) * 1995-12-14 1998-11-11 日本電気株式会社 半導体装置
US6950190B2 (en) * 2003-01-09 2005-09-27 Therma-Wave, Inc. Scatterometry for junction metrology
US20040147070A1 (en) * 2003-01-24 2004-07-29 National Chiao-Tung University Ultra-shallow junction formation for nano MOS devices using amorphous-si capping layer
JP2005079339A (ja) * 2003-08-29 2005-03-24 National Institute Of Advanced Industrial & Technology 半導体装置、およびその半導体装置を用いた電力変換器、駆動用インバータ、汎用インバータ、大電力高周波通信機器
GB0427318D0 (en) * 2004-12-14 2005-01-19 Imec Inter Uni Micro Electr Method and device for the independent extraction of carrier concentration level and electrical junction depth in a semiconductor substrate
JP2006245264A (ja) * 2005-03-03 2006-09-14 New Japan Radio Co Ltd 半導体受光素子を有する集積回路
US7982224B2 (en) * 2007-10-15 2011-07-19 Panasonic Corporation Semiconductor device with silicon carbide epitaxial layer including dopant profiles for reducing current overconcentration
JP5702545B2 (ja) * 2009-03-17 2015-04-15 アイメックＩｍｅｃ 半導体領域の接合深さを測定する方法および装置
CN102338758A (zh) * 2011-08-03 2012-02-01 上海华碧检测技术有限公司 一种双极型晶体管器件掺杂结构的pn结染色方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6475816B1 (en) * 2001-02-13 2002-11-05 Advanced Micro Devices, Inc. Method for measuring source and drain junction depth in silicon on insulator technology
EP2139033A2 (en) * 2008-06-27 2009-12-30 Imec Method for determining the doping profile of a partially activated doped semiconductor region
CN101383306A (zh) * 2008-10-22 2009-03-11 中国科学院上海技术物理研究所 一种测量碲镉汞材料pn结结深的方法
CN102435627A (zh) * 2011-08-30 2012-05-02 上海华碧检测技术有限公司 一种超结高压功率mosfet器件掺杂结构的染色分析方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103557827A (zh) * 2013-10-21 2014-02-05 南通大学 一种基于激光氧化法的p型硅太阳能电池pn结结深测量方法
CN103557827B (zh) * 2013-10-21 2016-02-17 南通大学 一种基于激光氧化法的p型硅太阳能电池pn结结深测量方法
CN117007625A (zh) * 2023-09-28 2023-11-07 北京中科科仪股份有限公司 一种pn结的扫描电镜测试方法

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