CN103411997B - 一种soi_mosfet的热阻提取方法 - Google Patents

一种soi_mosfet的热阻提取方法 Download PDF

Info

Publication number
CN103411997B
CN103411997B CN201310339890.4A CN201310339890A CN103411997B CN 103411997 B CN103411997 B CN 103411997B CN 201310339890 A CN201310339890 A CN 201310339890A CN 103411997 B CN103411997 B CN 103411997B
Authority
CN
China
Prior art keywords
grid
resistance
temperature
grid structure
thermal resistance
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310339890.4A
Other languages
English (en)
Other versions
CN103411997A (zh
Inventor
卜建辉
李莹
毕津顺
李书振
罗家俊
韩郑生
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Beijing Zhongke Newmicrot Technology Development Co., Ltd.
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to CN201310339890.4A priority Critical patent/CN103411997B/zh
Publication of CN103411997A publication Critical patent/CN103411997A/zh
Application granted granted Critical
Publication of CN103411997B publication Critical patent/CN103411997B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Landscapes

  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供了一种SOI_MOSFET的热阻提取方法，该方法包括以下步骤：设计一种器件，所述器件的栅结构的两端都引出连线；在不同温度下测试所述栅结构的电阻，获得其电阻随温度变化的特性；在常温下，使所述器件处于工作状态，测试此时所述栅结构的电阻；将所述栅结构在常温工作状态下的电阻代入温度变化特性中，得到工作状态下器件的真实温度，进而求出热阻。与现有技术相比，采用本发明提供的技术方案具有如下优点：通过利用栅电阻的温度特性来提取器件的热阻，简单易行，避免了使用PIV设备带来成本过高的问题。

Description

一种SOI_MOSFET的热阻提取方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种SOI_MOSFET的热阻提取方法。
背景技术
SOI（Silicon-On-Insulator，绝缘衬底上的硅）技术是在顶层硅和背衬底之间引入了一层BOX（BuriedOxide，埋氧化）层。通过在绝缘体上形成半导体薄膜，SOI材料具有了体硅所无法比拟的优点：可以实现集成电路中元器件的介质隔离，彻底消除了体硅CMOS电路中的寄生闩锁效应；采用这种材料制成的集成电路还具有寄生电容小、集成密度高、速度快、工艺简单、短沟道效应小及特别适用于低压低功耗电路等优势，因此可以说SOI将有可能成为深亚微米的低压、低功耗集成电路的主流技术。
但在实际应用中由于BOX层的导热性很差，仅有约为硅的百分之一，因此妨碍了SOI器件的冷却，导致器件温度上升，进而产生严重的自加热效应。自加热效应使得载流子迁移率退化、结漏电增加、碰撞电离几率增强、饱和区出现负的微分电导现象。需要注意的是，在直流情况下当功率很高时，自加热效应会很明显。但当器件在高频下工作时，自加热效应便会消失。因为大部分电路工作在自加热效应的边界频率，为了精确的电路模拟，我们有必要提取与自加热效应相关的参数，热阻是其中最重要的参数之一。当热量在物体内部以热传导的方式传递时，遇到的热阻称为导热热阻。对于热流经过的截面积不变的平板，导热热阻为L/(kA）。其中L为平板的厚度，A为平板垂直于热流方向的截面积，k为平板材料的热导率。在半导体领域，
芯片表面每耗散1W的功率，芯片pn结点的温度与衬底之间的温差称为热阻Rth，单位为℃/W。数值越低，表示芯片中的热量传导到衬底上越快。这有利于降低芯片中pn结的温度。
目前主要采用PIV法测量热阻，但PIV设备比较昂贵，很多实验室或公司都没有此设备。在就给实际应用带来了不便。同时也增加了实验成本。
因此，希望提出一种简单易行的热阻提取方法，来解决上述问题。
发明内容
本发明提供了一种可以解决上述问题的热阻提取方法，该方法包括以下步骤：
a)设计一种器件，所述器件的栅结构的两端都引出连线；
b)在不同温度下测试所述栅结构的电阻，获得其电阻随温度变化的特性；
c)在常温下，使所述器件处于工作状态，测试此时所述栅结构的电阻；
d)将所述栅结构在常温工作状态下的电阻代入步骤b）所得到的温度变化特性中，得到工作状态下器件的真实温度，进而求出热阻。
与现有技术相比，采用本发明提供的技术方案具有如下优点：通过利用栅电阻的温度特性来提取器件的热阻，简单易行，避免了使用PIV设备带来成本过高的问题。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1为根据本发明的实施例的热阻提取方法的流程图；
图2为根据本发明的实施例的用来提取热阻的器件结构；
图3为根据本发明的实施例的栅电阻的温度特性；
图4为根据本发明的实施例的器件工作状态下的栅电阻特性。
具体实施方式
下面详细描述本发明的实施例。
所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。
根据本发明的一个方面，提供了一种半导体结构的制造方法。下面，将结合图2至图4通过本发明的一个实施例对图1热阻提取方法进行具体描述。如图1所示，本发明所提供的热阻提取方法包括以下步骤：
在步骤S101中，设计一种器件，所述器件的栅结构的两端G1和G2都引出连线。
具体地，如图2所示，在SOI衬底上设计一个MOSFET结构。所述SOI材料可以通过埋入氧化层形成，或硅片键合和反面腐蚀等其它方式形成。在本实施例中，衬底为有埋氧层在内的Si衬底。根据现有技术公知的设计要求(例如P型衬底或者N型衬底)，衬底可以包括各种掺杂配置。
源漏区和栅极的加工方式可参照本领域公知的工艺方法和设计参数。所述MOSFET结构的特征是，栅结构的两端G1端和G2端都分别引出，这样就可以在栅结构的两端分别配置不同电压，或分别测试其端电压或端电流。在本实施例中，所述器件的尺寸参数为W=20um，L=0.25um，其中W为栅结构的宽度，L为栅结构的长度。在其他实施例中，本领域技术人员可根据实际需要和工艺水平自行设置器件的尺寸参数。
在步骤S102中，在不同温度下测试所述栅结构的电阻，获得其电阻随温度变化的特性。
具体的，首先将按照步骤S101中设计加工出的器件加热到不同的温度，在本实施例中，共设置了5个温度节点，分别是25度、50度、75度、100度和125度。在其它实施例中，为了增加栅电阻温度特性的准确度，也可以增加温度节点，减小每个节点之间的间隔，但一定要包括室温（约25度）这个温度节点。
对每一个温度节点来说，当确定器件稳定在此温度后，开始测试器件，具体测试条件包括：
使器件的源漏端悬浮，令栅极的G1端接地，给G2端加扫描电压，在本实施例中，所述扫描电压的范围为-0.5V-0.5V，步进间隔为step=0.05V。本领域技术人员可根据工艺和需求的不同和，调整扫描电压的范围和步进间隔。
在上述端口配置完成后，即可测试不同电压下栅极G2端的电流IG2，根据公式R=Vmax-Vmin/（IG2（VG2=Vmax）-(IG2(VG2=Vmin)）计算得到栅电阻，其中Vmax施加在栅极第二端（G2）的最大扫描电压，Vmin为施加在栅极第二端（G2）上的最小扫描电压，IG2（VG2=Vmax）为当施加在栅极第二端（G2）最大扫描电压时流经施加在栅极第二端（G2）的电流，以及IG2(VG2=Vmin)为当施加在栅极第二端（G2）最小扫描电压时流经施加在栅极第二端（G2）的电流。
在所述扫描电压的范围为-0.5V-0.5V的情况下，根据上述公式得到R=0.1/（IG2（VG2=0.05）-(IG2(VG2=-0.05)）计算得到栅电阻。当分别在不同温度节点下都测得栅电阻后，就可得到栅电阻随温度变化的特性。在本实施例中，得到的栅电阻温度曲线图如图3所示。
在步骤S103中，在常温下，使所述器件处于工作状态，测试此时所述栅结构的电阻。
具体的，首先使器件处于室温（例如约25度）的温度环境下。当确定器件温度稳定之后（例如为25度），开始测试器件，具体测试条件包括：
将器件的源极接地，漏极和栅极的G1端加固定电压使得该器件处于工作状态，然后给栅极G2端加扫描电压。在本实施例中Vd=VG1=2.5V，栅极G2端扫描电压范围为在VG1-0.05至VG1+0.05之间，在本实施例中为在2.45V-2.55V之间，步进间隔为step=0.005V。在其他实施例中，本领域技术人员可根据工艺和需求的不同，调整漏极和G1端的电压以及G2端扫描电压的范围和步进间隔。
在上述端口配置完成后，分别测试漏极电流和栅极G2端电流，计算出器件在常温工作状态下的栅电阻。采用本实施例的参数所计算得到的器件在常温工作状态下的栅电阻阻值为592.542欧。
在步骤S104中，将所述栅结构在常温工作状态下的电阻代入步骤S102所得到的温度变化特性中，得到工作状态下器件的真实温度，进而求出热阻。
具体的，根据步骤S102所得到的栅电阻温度变化特性，可以得到不同栅电阻所对应的温度。因此，代入步骤S103所得到的常温工作状态下的栅电阻即可得到器件在工作状态下的真实温度，在本实施例中，最后得到的温度为111度。
然后根据热阻的计算公式Rth=deltaT/deltaP即可得到器件的热阻，其中deltaT为工作前后的温差，deltaP为器件耗散功率。最后再通过公式Rth0=Rth*W就得到了器件的归一化热阻，W为栅结构宽度。在本实施例中，Rth=4465℃/W.归一化热阻Rth0=Rth*W=0.0893m℃/W。
与现有技术相比，本发明通过利用栅电阻的温度特性来提取器件的热阻，简单易行，避免了使用PIV设备带来成本过高的问题。
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。

Claims (5)

1.一种SOIMOSFET的热阻提取方法，该方法包括以下步骤：
a)设计一种器件，所述器件的栅结构的栅极第一端(G1)和栅极第二端(G2)都引出连线；
b)在不同温度下测试所述栅结构的电阻，获得其电阻随温度变化的特性，具体包括：将器件加热到不同温度；使器件源漏端悬浮，栅极第一端(G1)接地，栅极第二端(G2)连接扫描电压；测试流经栅极第二端(G2)电流，求出栅电阻；
c)在常温下，使所述器件处于工作状态，测试此时所述栅结构的电阻,其中包括：使器件处于室温的温度下；将器件源极接地，漏极和栅极第一端(G1)加固定电压使得该器件处于工作状态，栅极第二端(G2)施加扫描电压；测试漏极电流和栅极第二端(G2)电流，计算出栅电阻；
d)将所述栅结构在常温工作状态下的电阻代入步骤b)所得到的温度变化特性中，得到工作状态下器件的真实温度，进而求出热阻。
2.根据权利要求1所述的方法，其中所述不同温度包括：25度、50度、75度、100度和125度。
3.根据权利要求1所述的方法，其中，步骤b)中，所述栅极第二端(G2)扫描电压范围为‐0.5V‐0.5V，步进间隔为0.05V。
4.根据权利要求1所述的方法，其中，步骤b)中，根据公式R＝(Vmax‐Vmin)/(IG2(VG2＝Vmax)‐IG2(VG2＝Vmin))计算得到栅电阻，其中Vmax为施加在栅极第二端(G2)的最大扫描电压，Vmin为施加在栅极第二端(G2)上的最小扫描电压，IG2(VG2＝Vmax)为当在栅极第二端(G2)施加最大扫描电压时流经栅极第二端(G2)的电流，以及IG2(VG2＝Vmin)为当在栅极第二端(G2)施加最小扫描电压时流经栅极第二端(G2)的电流，VG2为施加在栅极第二端的扫描电压。
5.根据权利要求1所述的方法，其中，步骤c)中,所述栅极第二端(G2)施加的扫描电压范围为VG1‐0.05V至VG1+0.05V之间，步进间隔为0.005V，其中VG1为施加在栅极第一端的固定电压。
CN201310339890.4A 2013-08-06 2013-08-06 一种soi_mosfet的热阻提取方法 Active CN103411997B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310339890.4A CN103411997B (zh) 2013-08-06 2013-08-06 一种soi_mosfet的热阻提取方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310339890.4A CN103411997B (zh) 2013-08-06 2013-08-06 一种soi_mosfet的热阻提取方法

Publications (2)

Publication Number Publication Date
CN103411997A CN103411997A (zh) 2013-11-27
CN103411997B true CN103411997B (zh) 2016-03-23

Family

ID=49605023

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310339890.4A Active CN103411997B (zh) 2013-08-06 2013-08-06 一种soi_mosfet的热阻提取方法

Country Status (1)

Country Link
CN (1) CN103411997B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104634469A (zh) * 2015-02-06 2015-05-20 福建联迪商用设备有限公司 一种基于mcu结温获取环境温度的方法及装置
CN106093744B (zh) * 2016-08-04 2019-03-05 中国科学院微电子研究所 一种热阻获取方法
CN106802385B (zh) * 2017-01-12 2019-03-08 中国科学院微电子研究所 一种soi mos器件的热阻提取方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102353885A (zh) * 2011-07-05 2012-02-15 中国科学院微电子研究所 一种绝缘体上硅场效应晶体管热阻提取方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5835475A (ja) * 1981-08-28 1983-03-02 Nippon Telegr & Teleph Corp <Ntt> 半導体装置の測定方法
JPS59108968A (ja) * 1982-12-14 1984-06-23 Fujitsu Ltd 半導体装置の熱抵抗測定方法
JP2738992B2 (ja) * 1991-06-05 1998-04-08 三菱電機株式会社 電界効果トランジスタの熱抵抗検出方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102353885A (zh) * 2011-07-05 2012-02-15 中国科学院微电子研究所 一种绝缘体上硅场效应晶体管热阻提取方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Deep submicron PDSOI thermal resistance extraction;Bu Jianhui et al.;《Journal of Semiconductors》;20100930;第31卷(第9期);094001-1-094001-3 *
SOI thermal impedance extraction methodology and its significance for circuit simulation;Jin, W et al.;《IEEE TRANSACTIONS ON ELECTRON DEVICES》;20010430;第48卷(第4期);730-736 *

Also Published As

Publication number Publication date
CN103411997A (zh) 2013-11-27

Similar Documents

Publication Publication Date Title
Akturk et al. Device modeling at cryogenic temperatures: Effects of incomplete ionization
Park et al. Investigation of self-heating effects in gate-all-around MOSFETs with vertically stacked multiple silicon nanowire channels
Kim et al. Deterministic assembly of releasable single crystal silicon-metal oxide field-effect devices formed from bulk wafers
CN102353885A (zh) 一种绝缘体上硅场效应晶体管热阻提取方法
CN103411997B (zh) 一种soi_mosfet的热阻提取方法
Stark et al. Gate capacitance characterization of silicon carbide and silicon power MOSFETs revisited
Funaki A study on performance degradation of SiC MOSFET for burn-in test of body diode
CN113447788A (zh) 一种碳化硅mosfet瞬态热测试方法及装置
Zimmerman et al. Charge offset stability in tunable-barrier Si single-electron tunneling devices
Makovejev et al. On extraction of self-heating features in UTBB SOI MOSFETs
US8586981B2 (en) Silicon-on-insulator (“SOI”) transistor test structure for measuring body-effect
Wie Nonsaturating drain current characteristic in short-channel amorphous-silicon thin-film transistors
Klüpfel et al. Ring oscillators based on ZnO channel JFETs and MESFETs
Roy et al. Effect of back oxide thickness of FDSOI on SRAM performance
Assif et al. Dynamic and power performance of multiple state electrostatically formed nanowire transistors
Galembeck et al. Digital performance of OCTO layout style on SOI MOSFET at high temperature environment
CN111044873B (zh) 一种基于共享串联电阻的自热效应测试方法和电路
CN106802385B (zh) 一种soi mos器件的热阻提取方法
TWI247906B (en) Skew detection device
Singh et al. Drain current and transconductance analysis of GaN GAA nanowire FET with high K dielectric
Guo et al. Down-scaling of thin-film transistors: Opportunities and design challenges
CN108291843A (zh) 具有第一温度测量元件的半导体构件以及用于确定流过半导体构件的电流的方法
Beppu et al. Impact of Gate Poly Depletion on Evaluation of Channel Temperature in Silicon-on-Insulator Metal–Oxide–Semiconductor Field-Effect Transistors with Four-Point Gate Resistance Measurement Method
Costa et al. Analysis of the Output Conductance Degradation With the Substrate Bias in SOI UTB and UTBB Transistors
JP2008053617A (ja) 電流モデル作成方法および電子回路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20170707

Address after: 100029 Beijing city Chaoyang District Beitucheng West Road No. 11 building 4 layer Institute of Microelectronics

Patentee after: Beijing Zhongke Newmicrot Technology Development Co., Ltd.

Address before: 100029 Beijing city Chaoyang District Beitucheng West Road No. 3

Patentee before: Institute of Microelectronics, Chinese Academy of Sciences

TR01 Transfer of patent right