CN102695006B - 固体摄像装置 - Google Patents

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Abstract

本发明提供一种固体摄像装置，该固体摄像装置具有下位锁存电路、状态变化检测电路、编码信号锁存电路。状态变化检测电路按顺序比较由下位锁存电路锁存的脉冲信号中从多个延迟元件中的2个延迟元件输出的脉冲信号，当状态在2个脉冲信号之间不同时输出状态变化检测信号。编码信号锁存电路被输入编码信号，该编码信号具有与对输入到状态变化检测电路的脉冲信号进行了输出的延迟元件对应的状态，当被输入了状态变化检测信号时，对编码信号进行锁存。

Description

固体摄像装置
技术领域
本发明涉及在数字照相机、数字摄像机、内窥镜等中使用的固体摄像装置。
本申请要求2011年3月23日申请的日本特许申请第2011-064248号的优先权，在此引用其内容。
背景技术
作为用于计量时间(脉冲宽度)的A/D转换器，已知TDC(＝Time to DigitalConverter)型A/D转换器。图14表示现有的TDC型A/D转换器的结构。图15表示现有的TDC型A/D转换器的动作。如图14所示，TDC型A/D转换器由延迟电路102、上位计数电路103、下位锁存电路104、编码电路105构成。
延迟电路102具有呈环状配置INV电路和NAND电路等多个延迟元件(1个延迟元件101a和7个延迟元件101b)的结构。各延迟元件具有输入脉冲的脉冲输入端子和输出脉冲的脉冲输出端子。脉冲输入端子与前级的延迟元件的脉冲输出端子连接。脉冲输出端子与后级的延迟元件的脉冲输入端子连接。第8级的延迟元件101b的脉冲输出端子与第1级的延迟元件101a的脉冲输入端子连接，8个延迟元件呈环状连接。这些延迟元件使得输入到脉冲输入端子的脉冲延迟并从各脉冲输出端子输出。另外，第1级的延迟元件101a具有输入开始脉冲ΦStartP的第2脉冲输入端子。输入到第1级的延迟元件101a的开始脉冲ΦStartP依次被传输到后级的延迟元件中，由此脉冲信号在延迟电路102内环绕。
上位计数电路103将由构成延迟电路102的1个延迟元件(图14中为第8级的延迟元件101b)输出的脉冲信号作为计数时钟进行计数(计数)。下位锁存电路104按照采样脉冲ΦSamp保持(锁存)各延迟元件的输出信号。编码电路105对保持于下位锁存电路104的值(相位数据)进行2进制化。
接着，使用图15说明TDC型A/D转换器的动作。以下，说明例如计量采样脉冲ΦSamp的脉冲宽度的情况。图15表示出采样脉冲ΦSamp、开始脉冲ΦStartP的波形，并且表示出构成延迟电路102的各延迟元件的输出信号ΦCK1～ΦCK8的波形和表示上位计数电路103所计数的值的信号Φ0Cnt的值。并且，将第n级的延迟元件的输出信号表示为ΦCKn。
首先，与采样脉冲ΦSamp从Low(低)变为High(高)同时地，开始脉冲ΦStartP从Low变为High(时机T101)。由此，如图15的输出信号ΦCK1～ΦCK8所示，脉冲信号在延迟电路102内环绕。当从时机T101起经过了规定时间之后，在采样脉冲ΦSamp从High变为Low的时机(时机T102)，上位计数电路103的计数动作结束，与此同时，下位锁存电路104保持(锁存)延迟电路102的输出信号。
此时，如图15所示，下位锁存电路104保持的值(相位数据)对应于8个状态(状态0～7)中的任意一个。下位锁存电路104的输出信号通过编码电路105进行2进制化。编码电路105的输出信号与上述计数电路103的输出信号Φ0Cnt一起被输出到后级电路。上述计数电路103的输出信号Φ0Cnt具有与开始脉冲ΦStartP在延迟电路102内环绕的数量对应的值，构成数字数据的上位数据。另外，编码电路105的输出信号具有与延迟电路102内的开始脉冲ΦStartP的行进位置对应的值，构成数字数据的下位数据。
这样，能够获得与采样脉冲ΦSamp的脉冲宽度对应的数字数据。此时，下位锁存电路104保持的值(8bit的数据信号)与8个状态中的任意一个对应，因此通过对该值进行2进制化，生成3bit的数据信号。
作为这种A/D转换器的应用领域，可举出固体摄像装置(图像传感器)。在日本特开2009-33297号公报中描述了按照每个像素列配置A/D转换器，对来自像素的输出进行A/D转换的例子。日本特开2009-33297号公报所记载的图像传感器是将像素的信号电平(电压信息)转换为脉冲宽度(时间信息)，使用TDC型A/D转换器对该脉冲宽度进行模数转换，从而获得与像素的信号电平对应的数字数据的类型(所谓的单坡型)的图像传感器。另外，日本特开2009-33297号公报所记载的图像传感器在对应于各像素列设置的列部内保持相位数据，使用设置于列部外的编码电路将相位数据2进制化。
发明内容
根据本发明的一个方面，固体摄像装置具有：像素部，其呈矩阵状配置有具备光电转换元件的多个像素；参照信号生成部，其生成随时间经过而增加或减少的参照信号；比较部，其在与上述像素信号的输入有关的时机开始上述像素信号与上述参照信号之间的比较处理，在上述参照信号相对于上述像素信号满足了规定条件的时机，结束上述比较处理；延迟电路，其具有多个延迟元件，该多个延迟元件分别具备第1脉冲输入端子和脉冲输出端子，上述多个延迟元件各自的上述第1脉冲输入端子与上述多个延迟元件的对应的1个上述脉冲输出端子连接，上述多个延迟元件中的任意一个具有从外部输入脉冲信号的第2脉冲输入端子；下位锁存电路，其锁存从上述多个延迟元件输出的脉冲信号；上位计数电路，其对从上述延迟电路输出的时钟进行计数；状态变化检测电路，其按顺序比较由上述下位锁存电路锁存的脉冲信号中从上述多个延迟元件中的2个延迟元件输出的脉冲信号，在状态在2个脉冲信号间不同时，输出状态变化检测信号；以及编码信号锁存电路，其输入编码信号，该编码信号具有与对输入到上述状态变化检测电路中的脉冲信号进行了输出的延迟元件对应的状态，在输入了上述状态变化检测信号的情况下，锁存上述编码信号。在与上述比较处理的开始有关的时机，在上述延迟电路的上述第2脉冲输入端子输入脉冲信号。上述下位锁存电路在与上述比较处理的结束有关的时机，锁存从上述多个延迟元件输出的脉冲信号。上述上位计数电路在与上述比较处理的开始有关的时机开始计数，在与上述比较处理的结束有关的时机结束计数。上述比较部、上述下位锁存电路、上述上位计数电路、上述状态变化检测电路和上述编码信号锁存电路按照上述像素部的每一列或每多列进行了配置。
优选固体摄像装置还具有第1脉冲信号锁存电路，该第1脉冲信号锁存电路锁存从上述2个延迟元件输出的脉冲信号中的一方，输出给上述状态变化检测电路。
优选固体摄像装置还具有第2脉冲信号锁存电路，该第2脉冲信号锁存电路锁存从上述2个延迟元件输出的脉冲信号中的另一方，输出给上述状态变化检测电路。
优选固体摄像装置中，上述状态变化检测电路按顺序比较来自包含上述2个延迟元件在内的3个延迟元件的脉冲输出信号。
附图说明
图1是表示本发明第1实施方式涉及的固体摄像装置的结构的框图。
图2是表示本发明第1实施方式涉及的固体摄像装置具备的下位锁存电路和编码电路的结构的框图。
图3是表示规定了本发明第1实施方式涉及的状态变化检测电路的动作的真值表的内容的参考图。
图4是表示描述了向本发明第1实施方式涉及的状态变化检测电路输出了信号的延迟元件的级数与编码信号之间的关系的表的内容的参考图。
图5是表示本发明第1实施方式涉及的固体摄像装置的动作的时序图。
图6是表示本发明第1实施方式涉及的固体摄像装置的动作的时序图。
图7是表示本发明第1实施方式涉及的延迟元件的输出信号的参考图。
图8是表示本发明第1实施方式的变形例涉及的固体摄像装置具备的下位锁存电路和编码电路的结构的框图。
图9是表示本发明第1实施方式的变形例涉及的固体摄像装置具备的下位锁存电路和编码电路的结构的框图。
图10是表示本发明第2实施方式涉及的固体摄像装置具备的下位锁存电路和编码电路的结构的框图。
图11是表示规定了本发明第2实施方式涉及的状态变化检测电路的动作的真值表的内容的参考图。
图12是表示本发明第2实施方式涉及的固体摄像装置的动作的时序图。
图13是表示本发明第2实施方式涉及的延迟元件的输出信号的参考图。
图14是表示现有的TDC型A/D转换器的结构的框图。
图15是表示现有的TDC型A/D转换器的动作的时序图。
具体实施方式
下面参照附图说明本发明的实施方式。
(第1实施方式)
首先说明本发明的第1实施方式。图1表示本实施方式涉及的固体摄像装置的结构。图1所示的固体摄像装置构成为具有：呈2维配置了像素1(P11～P16、P21～P26、P31～P36、P41～P46、P51～P56、P61～P66)的像素阵列2(像素部)、垂直扫描电路3、列电路4、斜波生成电路5(参照信号生成部)、比较电路6(比较部)、时钟生成电路7、上位计数电路8、下位锁存电路9、编码电路10、水平扫描电路11、控制电路12。
像素1至少具有光电转换元件。像素1生成对应于入射光量的像素信号并输出。像素阵列2具有多个像素1。在图1所示例子中，配置有6行6列的像素1。垂直扫描电路3由移位寄存器或解码器等构成，进行像素阵列2的行选择。列电路4由所谓的CDS电路等构成，对从像素阵列2读出的像素信号进行处理并输出。
斜波生成电路5生成随时间经过而增加或减少的参照信号(斜波)。比较电路6按照对列电路4输出的像素信号Φpix与斜波生成电路5输出的参照信号ΦRef之间的信号电平比较的结果，生成具备与像素信号Φpix的信号电平大小对应的时间轴方向的大小(脉冲宽度)的脉冲信号ΦComp。时钟生成电路7由呈环状配置有多个延迟元件的延迟电路71构成。
上位计数电路8在比较电路6输出的脉冲信号ΦComp的上升沿位置的时机将构成时钟生成电路7的延迟电路71的1个延迟元件的输出信号作为计数时钟开始计数动作，在脉冲信号ΦComp的下降沿位置的时机，结束计数动作。上位计数电路8保持的计数值与构成数字数据的上位数据对应。
下位锁存电路9在从比较电路6输出的脉冲信号ΦComp的下降沿位置的时机，保持(锁存)构成时钟生成电路7的延迟电路71的各延迟元件的输出信号(相位数据)。编码电路10对下位锁存电路9保持的值进行2进制化而输出。编码电路10输出的值与构成数字数据的下位数据对应。
水平扫描电路11由移位寄存器或解码器等构成，控制上位计数电路8和编码电路10，按照每个列输出上位计数电路8和编码电路10保持的值。控制电路12向构成固体摄像装置的各电路输出各种控制信号。
斜波生成电路5例如由积分电路构成。斜波生成电路5生成电平随时间经过而呈倾斜状变化的所谓的斜波，提供给比较电路6的输入端子的一方。并且，作为斜波生成电路5，不限于使用积分电路的结构，还可以使用DAC电路。其中，当构成为使用DAC电路而数字地生成斜波时，需要细化斜波的步幅或采取与之同等的结构。
在本实施方式中，准备6组的由列电路4、比较电路6、上位计数电路8、下位锁存电路9、编码电路10构成的组，按照每个像素列进行了配置。在本实施方式中，按照每个像素列配置了这些电路的组，然而也可以在多个像素列之间共享这些电路的组。
在本实施方式中，例如说明构成时钟生成电路7的延迟电路71与图14所示的延迟电路102同样地由8级延迟元件构成的情况。并且，时钟生成电路7将第8级的延迟元件的输出信号ΦCK8(以下记作时钟信号)作为上位计数电路8的计数时钟来输出。
图2是表示本实施方式涉及的下位锁存电路9和编码电路10的结构。
下位锁存电路9由8个锁存电路L1～L8构成，该8个锁存电路L1～L8接收比较电路6的输出信号ΦComp，在该输出信号ΦComp的下降沿位置的时机保持延迟电路71的各延迟元件的输出信号。这些8个锁存电路L1～L8分别保持1bit的信号。各锁存电路L1～L8在基于输出信号ΦSWL1～ΦSWL8的时机，将各延迟元件的输出信号输出给信号传输线13。并且，信号传输线13与构成下位锁存电路9的8个锁存电路L1～L8各自的输出端子Q连接，并且通过上位计数电路8与脉冲信号锁存电路1001和状态变化检测电路1002连接。
编码电路10由脉冲信号锁存电路1001、状态变化检测电路1002、编码信号锁存电路1003构成。脉冲信号锁存电路1001对由下位锁存电路9保持且输出到信号传输线13的延迟元件的输出信号进行保持。
状态变化检测电路1002具有端子A、B。端子A与信号传输线13连接。端子B与脉冲信号锁存电路1001的输出端子Q连接。当从脉冲信号锁存电路1001输出第n级的延迟元件(以下记作DU[n])的输出信号时，对信号传输线13输出第(n+1)级的延迟元件DU[n+1]的输出信号。状态变化检测电路1002比较输出到信号传输线13的信号与从脉冲信号锁存电路1001输出的信号，从而检测出第(n+1)级的延迟元件DU[n+1]的输出信号与第n级的延迟元件DU[n]的输出信号之间的状态变化。
编码信号锁存电路1003具有保持编码信号ΦBC[3:1]的3个锁存电路LL1～LL3。各锁存电路LL1～LL3上输入有状态变化检测电路1002的输出信号ΦDet作为控制信号，并且输入有与对输出到状态变化检测电路1002的信号进行输出的延迟元件在延迟电路71内的位置(级数)对应的编码信号ΦBC(＝Binary Code)[3:1]。编码信号锁存电路1003按照状态变化检测电路1002的输出信号ΦDet保持(锁存)编码信号ΦBC[3:1]。
并且，状态变化检测电路1002根据图3所示的真值表检测状态变化。
另外，图4示出描述了向状态变化检测电路1002输出了信号的延迟元件的级数与编码信号ΦBC[3:1]之间的关系的图。
下面使用图5所示的时序图说明本实施方式涉及的固体摄像装置的动作。首先，在时机T1，像素选择信号ΦSL1从Low变为High。由此选择出第1行的像素1(P11、P12、P13、P14、P15、P16)，像素1(P11、P12、P13、P14、P15、P16)的像素信号被输入到列电路4。列电路4输出对所输入的像素信号进行了处理的像素信号ΦPix。以下，将像素Pnm(n＝行编号、m＝列编号)的像素信号记作ΦPix(Pnm)。图6中，仅记载了第1列的像素信号的处理。第2列～第6列像素信号的处理与第1列像素信号的处理并行地在与各列对应的电路中进行。
另外，在时机T1，开始脉冲ΦStartP从Low变为High，从而时钟生成电路7开始时钟信号的输出，斜波生成电路5开始输出随时间经过而增加的参照信号ΦRef，比较电路6的输出信号ΦComp从Low变为High，比较电路6开始参照信号ΦRef与像素信号ΦPix的比较处理。在该时机T1，上位计数电路8开始时钟信号的计数动作。
接着，在时机T2，若参照信号ΦRef和像素信号ΦPix的信号电平的大小关系逆转，则比较电路的输出信号ΦComp从High变为Low。在该时机T2，上位计数电路8结束时钟信号的计数动作，下位锁存电路9保持延迟电路71的输出信号(相位数据)。
接下来，在时机T3，像素选择信号ΦSL1从High变为Low，第1行像素信号的输出结束。接着，在编码期间(时机T3～T4期间)内，下位锁存电路9所保持的值通过编码电路10而被2进制化。后面详细叙述编码电路10的2进制化。
接着，在时机T4，当列选择信号ΦH1从Low变为High时，输出由上位计数电路8和编码电路10保持的像素信号ΦPix(P11)的A/D转换结果。
以下同样地，列选择信号ΦH2～ΦH6依次从Low变为High，从而结束第1行的读出动作。
此后，对于第2行～第6行的像素信号也与第1行同样地进行读出，从而能够获得在像素阵列2生成的所有像素信号的数字数据。
接着，使用图6所示的时序图说明与编码期间(T3～T4期间)有关的动作。以下，举例说明下位锁存电路9所保持的各延迟元件的输出信号为图7所示的值的情况。
首先，在时机T31，输出控制信号ΦSWL8和锁存信号ΦTEMPLAT成为High。由此，下位锁存电路9所保持的第8级的延迟元件DU[8]的输出信号被输出到信号传输线13，并且脉冲信号锁存电路1001从信号传输线13取入第8级的延迟元件DU[8]的输出信号。此后，锁存信号ΦTEMPLAT成为Low，从而脉冲信号锁存电路1001保持延迟元件DU[8]的输出信号。
接着，在时机T32与输出控制信号ΦSWL8变为Low同时地，输出控制信号ΦSWL1变为High。另外，在时机T32，编码信号ΦBC[3:1]成为0(10)。
并且(10)表示为10进制数。通过编码信号ΦBC[3:1]成为0(10)，第1级延迟元件DU[1]的输出信号被输出给信号传输线13。此时，向状态变化检测电路1002的输入端子A、B分别输入第1级延迟元件DU[1]的输出信号、第8级延迟元件DU[8]的输出信号。如图7所示，第8级延迟元件DU[8]的输出信号和第1级延迟元件DU[1]的输出信号为Low，因此状态变化检测电路1002按照图3所示的真值表输出Low的信号。
接着，在时机T33，锁存信号ΦTEMPLAT变为High。由此，脉冲信号锁存电路1001从信号传输线13取入第1级延迟元件DU[1]的输出信号。此后，锁存信号ΦTEMPLAT变为Low，从而由脉冲信号锁存电路1001保持第1级延迟元件DU[1]的输出信号。此时，向状态变化检测电路1002的输入端子A、B分别输入相同的信号，因此状态变化检测电路1002输出Low的信号。
接着，在时机T34，与输出控制信号ΦSWL1变为Low，输出控制信号ΦSWL2变为High同时地，编码信号ΦBC[3:1]变为1(10)。由此，第2级延迟元件DU[2]的输出信号被输出到信号传输线13。此时，向状态变化检测电路1002的输入端子A、B分别输入第2级延迟元件DU[2]的输出信号、第1级延迟元件DU[1]的输出信号。如图7所示，第1级延迟元件DU[1]的输出信号为Low，第2级延迟元件DU[2]的输出信号为High，因此状态变化检测电路1002按照图3所示的真值表输出High的信号。从状态变化检测电路1002输出了High的信号，因此编码信号锁存电路1003取入编码信号ΦBC[3:1]＝1(10)并保持。
接着，在时机T35，锁存信号ΦTEMPLAT变为High。由此，脉冲信号锁存电路1001保持第2级延迟元件DU[2]的输出信号。此后，锁存信号ΦTEMPLAT变为Low，从而由脉冲信号锁存电路1001保持第2级延迟元件DU[2]的输出信号。此时，向状态变化检测电路1002的输入端子A、B输入相同的信号，因此状态变化检测电路1002输出Low的信号。因此编码信号锁存电路1003保持编码信号ΦBC[3:1]＝1(10)。
以下，同样地，到时机T36为止，状态变化检测电路1002依次进行第n级的延迟元件DU[n]的输出信号与第n+1级的延迟元件DU[n+1]的输出信号的比较处理。此间，状态变化检测电路1002没有检测状态变化，因此编码信号锁存电路1003依旧保持了编码信号ΦBC[3:1]＝1(10)。
如上，与编码期间有关的动作结束。通过上述动作，本实施方式涉及的固体摄像装置能够在列部内进行编码。因此，根据本实施方式，无需进行复杂的相位调整，能实现高速化和高像素数化。
下面，说明本实施方式的变形例。图8表示第1变形例涉及的下位锁存电路9和编码电路10的结构。图8中设有2个脉冲信号锁存电路1001a、1001b。通过比较第n级的延迟元件DU[n]的输出信号与第n+1级的延迟元件DU[n+1]的输出信号的动作，第n级的延迟元件DU[n]的输出信号保持于脉冲信号锁存电路1001a，第(n+1)级的延迟元件DU[n+1]的输出信号保持于脉冲信号锁存电路1001b，这些脉冲信号锁存电路1001a、1001b的输出信号被输入到状态变化检测电路1002。
图9表示第2变形例涉及的下位锁存电路9和编码电路10的结构。图9中设有2根信号传输线13a、13b。信号传输线13a与构成下位锁存电路9的8个锁存电路L1～L8各自的输出端子Q连接，并且通过上位计数电路8与状态变化检测电路1002的输入端子A连接。信号传输线13b与构成下位锁存电路9的8个锁存电路L1～L8各自的输出端子Q连接，并且通过上位计数电路8与状态变化检测电路1002的输入端子B连接。
另外，锁存电路L1～L8按照输出控制信号ΦSWL1_1～ΦSWL8_1将所保持的信号输出给信号传输线13a，按照输出控制信号ΦSW1_2～ΦSWL8_2将所保持的信号输出给信号传输线13b。通过这种构成，可以在不设置脉冲信号锁存电路1001的情况下，由状态变化检测电路1002比较第n级的延迟元件DU[n]的输出信号与第(n+1)级的延迟元件DU[n+1]的输出信号。并且，在图8所示构成中，相比于图9所示构成，能够减少在列部内传输数据信号的信号线的数量，能减小电路面积。因此，使固体摄像装置进一步小型化。
(第2实施方式)
接着，说明本发明的第2实施方式。图10表示本实施方式涉及的下位锁存电路9和编码电路10的结构。下面，仅说明与图2所示的结构的不同之处。
图10中，设有2个脉冲信号锁存电路1001a、1001b和状态变化检测电路1002a。通过比较第n级的延迟元件DU[n]的输出信号与第(n+1)级的延迟元件DU[n+1]的输出信号的动作，第n级的延迟元件DU[n]的输出信号保持于脉冲信号锁存电路1001a，第(n+1)级的延迟元件DU[n+1]的输出信号保持于脉冲信号锁存电路1001b，这些脉冲信号锁存电路1001a、1001b的输出信号被输入到状态变化检测电路1002a。
状态变化检测电路1002a具有端子A、B、C。端子A与信号传输线13连接，端子B与脉冲信号锁存电路1001b的输出端子Q连接，端子C与脉冲信号锁存电路1001a的输出端子Q连接。当从脉冲信号锁存电路1001a输出第n级的延迟元件DU[n]的输出信号时，从脉冲信号锁存电路1001b输出第(n+1)级的延迟元件DU[n+1]的输出信号，向信号传输线13输出第(n+2)级的延迟元件DU[n+2]的输出信号。状态变化检测电路1002a比较输出到信号传输线13的信号、从脉冲信号锁存电路1001b输出的信号、从脉冲信号锁存电路1001a输出的信号，从而检测第(n+2)级的延迟元件DU[n+2]的输出信号、第(n+1)级的延迟元件DU[n+1]的输出信号、第n级的延迟元件DU[n]的输出信号之间的状态变化。并且，状态变化检测电路1002a根据图11所示的真值表检测状态变化。
下面，使用图12所示的时序图说明本实施方式涉及的固体摄像装置的动作。并且，除去编码期间涉及的动作之外，都与第1实施方式中说明的动作相同，因此省略说明。以下，作为一个例子，说明有关下位锁存电路9所保持的各延迟元件的输出信号，由于延迟元件的输出信号或控制信号的抖动而在延迟元件的输出信号产生状态变化的位置出现2处以上的情况。在图13中，延迟元件DU[8]的输出信号为High就是抖动的影响所致。并且，状态变化检测电路1002a在被输入不同的延迟元件的输出信号的时机对输入端子A、B、C分别进行基于图11所示的真值表的判定，在此之外的时机不进行判定。
首先，在时机T31a，输出控制信号ΦSWL8和锁存信号ΦTEMPLAT1成为High。
由此，下位锁存电路9所保持的第8级的延迟元件DU[8]的输出信号被输出到信号传输线13，并且脉冲信号锁存电路1001a从信号传输线13取入第8级的延迟元件DU[8]的输出信号。此后，锁存信号ΦTEMPLAT1成为Low，从而脉冲信号锁存电路1001a保持第8级的延迟元件DU[8]的输出信号。
接着，在时机T32a，输出控制信号ΦSWL8变为Low，并且输出控制信号ΦSWL1和锁存信号ΦTEMPLAT2变为High。另外，在时机T32a，编码信号ΦBC[3:1]变为0(10)。由此，第1级的延迟元件DU[1]的输出信号被输出到信号传输线13，并且脉冲信号锁存电路1001b从信号传输线13取入第1级延迟元件DU[1]的输出信号。此后，锁存信号ΦTEMPLAT2变为Low，从而脉冲信号锁存电路1001b保持第1级延迟元件DU[1]的输出信号。
接着，在时机T33a，输出控制信号ΦSWL1变为Low，同时输出控制信号ΦSWL2变为High。由此，第2级的延迟元件DU[2]的输出信号被输出到信号传输线13。此时，向状态变化检测电路1002a的输入端子A、B、C分别输入第2级的延迟元件DU[2]的输出信号(High)、第1级延迟元件DU[1]的输出信号(Low)、第8级的延迟元件DU[8]的输出信号(High)。因此，状态变化检测电路1002a按照图11所示的真值表输出Low的信号。
接着，在时机T34a，输出控制信号ΦSWL1和锁存信号ΦTEMPLAT1变为High。由此，第1级的延迟元件DU[1]的输出信号被输出到信号传输线13，并且脉冲信号锁存电路1001a从信号传输线13取入第1级延迟元件DU[1]的输出信号。此后，锁存信号ΦTEMPLAT1变为Low，从而脉冲信号锁存电路1001a保持第1级延迟元件DU[1]的输出信号。
接着，在时机T35a，输出控制信号ΦSWL1变为Low，并且输出控制信号ΦSWL2和锁存信号ΦTEMPLAT2变为High。另外，在时机T35a，编码信号ΦBC[3:1]变为1(10)。由此，第2级的延迟元件DU[2]的输出信号被输出到信号传输线13，并且脉冲信号锁存电路1001b从信号传输线13取入第2级延迟元件DU[2]的输出信号。此后，锁存信号ΦTEMPLAT2变为Low，从而脉冲信号锁存电路1001b保持第2级延迟元件DU[2]的输出信号。
接着，在时机T36a，输出控制信号ΦSWL2变为Low，同时输出控制信号ΦSWL3变为High。由此，第3级的延迟元件DU[3]的输出信号被输出到信号传输线13。此时，向状态变化检测电路1002a的输入端子A、B、C分别输入第3级的延迟元件DU[3]的输出信号(High)、第2级延迟元件DU[2]的输出信号(High)、第1级的延迟元件DU[1]的输出信号(Low)。因此，状态变化检测电路1002a按照图11所示的真值表输出High的信号。由于从状态变化检测电路1002a输出High的信号，因此编码信号锁存电路1003取入编码信号ΦBC[3:1]＝1(10)并保持。
接着，在时机T37a，输出控制信号ΦSWL2和锁存信号ΦTEMPLAT1变为High。由此，第2级的延迟元件DU[2]的输出信号被输出到信号传输线13，并且脉冲信号锁存电路1001a从信号传输线13取入第2级延迟元件DU[2]的输出信号。此后，锁存信号ΦTEMPLAT1变为Low，从而脉冲信号锁存电路1001a保持第2级延迟元件DU[2]的输出信号。
以下，同样地，到时机T39a为止，状态变化检测电路1002a依次进行第n级的延迟元件DU[n]的输出信号、第(n+1)级的延迟元件DU[n+1]的输出信号、第(n+2)级的输出信号DU[n+2]的比较处理。此间，状态变化检测电路1002a没有检测状态变化，因此编码信号锁存电路1003依旧保持编码信号ΦBC[3:1]＝1(10)。在时机T38a～T39a的期间内，当检测到第7级延迟元件DU[7]的输出信号与第8级延迟元件DU[8]的输出信号之间的状态变化的情况下，也向状态变化检测电路1002a的输入端子A、B、C分别输入第1级的延迟元件DU[1]的输出信号(Low)、第8级的延迟元件DU[8]的输出信号(High)、第7级延迟元件DU[7]的输出信号(Low)，因此状态变化检测电路1002a未检测到状态变化，输出Low的信号。
如上，编码期间的动作结束。通过上述动作，本实施方式涉及的固体摄像装置能够在列部内进行编码。因此，根据本实施方式，无需进行复杂的相位调整，能实现高速化和高像素数化。
进而，即使由于抖动的影响而在延迟元件的输出信号产生状态变化的位置存在2处，也能精度良好地进行编码。因此，根据本实施方式能够更为精度良好地进行编码。
以上，参照附图详细叙述了本发明的实施方式，然而具体结构不限于上述实施方式，还包括在不脱离本发明主旨的范围内的设计变更等。
以上，说明的是本发明的优选实施例，然而本发明不限于这些实施例。可以在不脱离本发明主旨的范围内进行结构的附加、省略、置换及其他变更。本发明不限于上述说明，而仅通过所附的权利要求书的范围加以限定。

Claims (3)

1.一种固体摄像装置，其具有：
像素部，其呈矩阵状配置有具备光电转换元件的多个像素，所述像素生成对应于入射光量的像素信号并输出；
参照信号生成部，其生成随时间经过而增加或减少的参照信号；
比较部，其在与上述像素信号的输入有关的时机开始上述像素信号与上述参照信号之间的比较处理，在上述参照信号相对于上述像素信号满足了规定条件的时机，结束上述比较处理；
延迟电路，其具有多个延迟元件，该多个延迟元件分别具备第1脉冲输入端子和脉冲输出端子，上述多个延迟元件各自的上述第1脉冲输入端子与上述多个延迟元件的对应的1个上述脉冲输出端子连接，上述多个延迟元件中的任意一个具有从外部输入脉冲信号的第2脉冲输入端子；
下位锁存电路，其锁存从上述多个延迟元件输出的脉冲信号；
上位计数电路，其对从上述延迟电路输出的时钟进行计数；
状态变化检测电路，其按顺序比较由上述下位锁存电路锁存的脉冲信号中从上述多个延迟元件中的2个延迟元件输出的脉冲信号，当状态在2个脉冲信号间不同时，输出状态变化检测信号；以及
编码信号锁存电路，其输入编码信号，该编码信号具有与对输入到上述状态变化检测电路中的脉冲信号进行了输出的延迟元件对应的状态，在输入了上述状态变化检测信号的情况下，锁存上述编码信号，
在与开始上述比较处理有关的时机，在上述延迟电路的上述第2脉冲输入端子输入脉冲信号，
在与结束上述比较处理有关的时机，上述下位锁存电路锁存从上述多个延迟元件输出的脉冲信号，
上述上位计数电路在与开始上述比较处理有关的时机开始计数，在与结束上述比较处理有关的时机结束计数，
上述比较部、上述下位锁存电路、上述上位计数电路、上述状态变化检测电路和上述编码信号锁存电路按照上述像素部的每一列或每多列进行了配置，
该固体摄像装置还具有第1脉冲信号锁存电路，该第1脉冲信号锁存电路锁存从上述2个延迟元件输出的脉冲信号中的一方，输出给上述状态变化检测电路。
2.根据权利要求1所述的固体摄像装置，其中，该固体摄像装置还具有第2脉冲信号锁存电路，该第2脉冲信号锁存电路锁存从上述2个延迟元件输出的脉冲信号中的另一方，输出给上述状态变化检测电路。
3.根据权利要求1所述的固体摄像装置，其中，上述状态变化检测电路按顺序比较来自包含上述2个延迟元件在内的3个延迟元件的脉冲输出信号。
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