KR20130106221A

KR20130106221A - 이미지 센서

Info

Publication number: KR20130106221A
Application number: KR1020120027959A
Authority: KR
Inventors: 김진우; 고경민; 김경민; 채희성
Original assignee: 삼성전자주식회사
Priority date: 2012-03-19
Filing date: 2012-03-19
Publication date: 2013-09-27
Also published as: US20130243147A1; KR101934260B1; US9083368B2

Abstract

이미지 센서가 개시된다. 본 발명의 일 실시예에 따른 이미지 센서는 복수의 컬럼들 각각의 픽셀 신호와 램프 신호를 비교한 비교 결과 신호를 수신하여 상기 비교 결과 신호의 카운트 결과를 생성하는 복수의 카운터 및 카운터 클럭 신호와 지연 클럭 신호를 생성하여 상기 복수의 카운터들로 전송하는 카운터 컨트롤러를 포함하며, 상기 지연 클럭 신호는 상기 카운터 클럭 신호가 오프셋 코드만큼 지연된다. 본 발명의 일 실시예에 따른 이미지 센서에 의하면, 복수의 카운터들을 다수의 그룹으로 분류하여 카운터 클럭 신호를 달리 인가함으로써 상기 복수의 카운터들에서 발생되는 피크 전류를 감소시킬 수 있는 효과가 있다.

Description

이미지 센서{A image sensor}

본 발명은 이미지 센서에 관한 것으로서, 보다 상세하게는 복수의 카운터를 그룹화하여 제어함으로써 피크 전류를 감소시키는 이미지 센서에 관한 것이다.

이미지 센서(image sensor)는 대상물의 2차원적 또는 3차원적 이미지를 캡쳐(capture)하는 장치이다. 이미지 센서는 대상물로부터 반사되는 빛의 세기에 따라 반응하는 광전 변환 소자를 이용해 대상물의 이미지를 생성한다. 최근 CMOS (Complementary Metal-Oxide Semiconductor) 기술이 발전하면서, CMOS를 이용한 CMOS 이미지 센서가 널리 사용되고 있다.

CMOS 이미지 센서는 이미지 캡쳐를 위해 상호연관 이중 샘플링(Correlated Double Sampling;CDS) 방식을 사용하며, CDS 방식에 의해 샘플링된 신호, 예컨대 리셋 신호와 영상 신호의 차이를 카운팅하여 그 결과를 디지털 신호로 출력한다.

이러한 카운팅을 하는 동안 전력이 소모되는데 특정 구간 예컨대, 멀티 비트 토글링(multi-bit toggling)의 경우 높은 피크 전류(peak current)가 발생할 수 있다. 일정 수준 이상의 피크 전류는 픽셀 데이터의 품질을 저하시키고, 시스템의 이상 등을 야기할 수 있으므로 이를 방지할 수 있는 기술이 요구된다.

본 발명이 이루고자 하는 과제는 이미지 센서의 데이터 손상을 방지하기 위해 복수의 카운터를 그룹화하여 제어함으로써 피크 전류를 감소시키는 이미지 센서를 제공하는데 있다.

본 발명의 일 실시예에 따른 이미지 센서는 복수의 컬럼들 각각의 픽셀 신호와 램프 신호를 비교한 비교 결과 신호를 수신하여 상기 비교 결과 신호의 카운트 결과를 생성하는 복수의 카운터 및 카운터 클럭 신호와 (n-1)개의 지연 클럭 신호를 생성하여 상기 복수의 카운터들로 전송하는 카운터 컨트롤러를 포함하며, 상기 (n-1)개의 지연 클럭 신호는 상기 카운터 클럭 신호가 각각 대응되는 오프셋 코드만큼 지연되고, 상기 n은 2 이상의 자연수이다.

실시예에 따라 상기 복수의 카운터들은 제1 카운터 그룹 내지 제n 카운터 그룹을 포함하는 n개의 그룹으로 그룹화되고, 상기 카운터 클럭 신호는 상기 제1 카운터 그룹으로 전송되고, 상기 (n-1)개의 지연 클럭 신호는 상기 제2 카운터 그룹 내지 제n 카운터 그룹으로 각각 전송된다.

실시예에 따라 상기 n은 2이다.

실시예에 따라 상기 카운터 컨트롤러는 상기 (n-1)개의 지연 클럭 신호를 생성하는 지연 회로를 포함한다.

실시예에 따라 상기 지연 회로는 복수의 플립플롭들과 하나의 먹스를 포함한다.

실시예에 따라 상기 지연 회로는 시그널 인에이블 신호의 레벨이 하이인 경우에만 상기 (n-1)개의 지연 클럭 신호를 생성한다.

실시예에 따라 상기 오프셋 코드는 홀수이다.

실시예에 따라 상기 복수의 컬럼들에 해당하는 다수의 픽셀들을 포함하는 픽셀 어레이, 상기 픽셀 어레이에 포함된 로우들 중에서 적어도 어느 하나의 로우를 선택하는 로우 드라이버, 상기 픽셀어레이로부터 컬럼 단위로 출력되는 픽셀 신호에 대해 상관 이중 샘플링을 수행하는 CDS 블록, 상기 복수의 카운터 및 상기 카운터 컨트롤러를 포함하고, 상기 상관 이중 샘플링된 픽셀 신호를 디지털 신호로 변환하는 ADC 블록, 상기 디지털화된 픽셀 신호를 임시로 저장한 후 증폭하여 출력하는 버퍼 및 클럭 신호를 생성하여 상기 카운터 컨트롤러, 상기 로우 드라이버 및 상기 ADC 블록으로 전송하는 타이밍 제너레이터를 더 포함한다.

본 발명의 다른 실시예에 따른 이미지 센서는 복수의 컬럼들 각각의 픽셀 신호와 램프 신호를 비교한 비교 결과 신호를 수신하여 상기 비교 결과 신호의 카운트 결과를 생성하는 복수의 카운터 및 카운터 클럭 신호와 (n-1)개의 카운터 셋팅 신호를 생성하여 상기 복수의 카운터들로 전송하는 카운터 컨트롤러를 포함하며, 상기 (n-1)개의 카운터 셋팅 신호는 상기 복수의 카운터들에 저장된 카운트 값을 각각 대응되는 오프셋 코드만큼 증가시키고, 상기 n은 2 이상의 자연수이다.

실시예에 따라 상기 복수의 카운터들은 제1 카운터 그룹 내지 제n 카운터 그룹을 포함하는 n개의 그룹으로 그룹화되고, 상기 카운터 클럭 신호는 상기 제1 카운터 그룹 내지 제n 카운터 그룹으로 전송되고, 상기 (n-1)개의 카운터 셋팅 신호는 상기 제2 카운터 그룹 내지 제n 카운터 그룹으로 각각 전송된다.

실시예에 따라 상기 n은 2이다.

실시예에 따라 상기 (n-1)개의 카운터 셋팅 신호는 상기 제2 카운터 그룹 내지 제n 카운터 그룹에 포함된 복수의 카운터들이 리셋된 이후에 하이 레벨이 된다.

실시예에 따라 상기 오프셋 코드는 복수의 카운터로부터 피크 전류가 발생되는 시간을 고려하여 결정된다.

실시예에 따라 상기 오프셋 코드는 홀수이다.

실시예에 따라 상기 복수의 컬럼들에 해당하는 다수의 픽셀들을 포함하는 픽셀 어레이, 상기 픽셀 어레이에 포함된 로우들 중에서 적어도 어느 하나의 로우를 선택하는 로우 드라이버, 상기 픽셀어레이로부터 컬럼 단위로 출력되는 픽셀 신호에 대해 상관 이중 샘플링을 수행하는 CDS 블록, 상기 복수의 카운터 및 상기 카운터 컨트롤러를 포함하고, 상기 상관 이중 샘플링된 픽셀 신호를 디지털 신호로 변환하는 ADC 블록, 상기 디지털화된 픽셀 신호를 임시로 저장한 후 증폭하여 출력하는 버퍼 및 클럭 신호를 생성하여 상기 카운터 컨트롤러, 상기 로우 드라이버 및 상기 ADC 블록으로 전송하는 타이밍 제너레이터를 포함한다.

실시예에 따른 전자 시스템은 상기 이미지 센서를 포함한다.

본 발명의 일 실시예에 따른 이미지 센서에 의하면, 복수의 카운터들을 다수의 그룹으로 분류하여 카운터 클럭 신호를 달리 인가함으로써 상기 복수의 카운터들에서 발생되는 피크 전류를 감소시킬 수 있는 효과가 있다.

또한, 본 발명의 다른 실시예에 따른 이미지 센서에 의하면, 복수의 카운터들을 다수의 그룹으로 분류하여 일부 그룹의 카운터에 저장된 값을 변경함으로써 상기 복수의 카운터들에서 발생되는 피크 전류를 감소시킬 수 있는 효과가 있다.

도 1은 본 발명의 실시예에 따른 이미지 처리 시스템을 설명하기 위한 개략적인 블록도이다.
도 2는 본 발명의 실시예에 따른 이미지 센서를 보다 구체적으로 나타내기 위한 도면이다.
도 3은 본 발명의 실시예에 따른 아날로그 디지털 컨버터의 동작을 설명하기 위한 것으로, 주요 신호들의 개략적인 파형도를 나타낸다.
도 4는 본 발명의 일 실시예에 따른 카운터 컨트롤러와 아날로그 디지털 컨버터의 동작을 설명하기 위한 블록도이다.
도 5는 본 발명의 일 실시예에 따른 지연 회로의 동작을 상세히 설명하기 위한 블록도이다.
도 6은 본 발명의 비교예에 따른 아날로그 디지털 컨버터의 동작을 설명하기 위한 개략적인 타이밍 도이다.
도 7은 본 발명의 일 실시예에 따른 아날로그 디지털 컨버터의 동작을 설명하기 위한 개략적인 타이밍 도이다.
도 8은 본 발명의 일 실시예에 따른 아날로그 디지털 컨버터의 동작을 설명하기 위한 흐름도이다.
도 9는 본 발명의 다른 실시예에 따른 카운터 컨트롤러와 아날로그 디지털 컨버터의 동작을 설명하기 위한 블록도이다.
도 10은 본 발명의 다른 실시예에 따른 아날로그 디지털 컨버터의 동작을 설명하기 위한 개략적인 타이밍 도이다.
도 11은 본 발명의 다른 실시예에 따른 아날로그 디지털 컨버터의 동작을 설명하기 위한 흐름도이다.
도 12 및 도 13은 도 6, 도 7 및 도 10에 도시된 A 내지 C 블록에서의 본 발명의 비교예와 실시예들의 동작을 비교하기 위한 도면이다.
도 14는 본 발명의 실시예에 따른 오프셋 코드의 적용 예를 나타내는 도면이다.
도 15는 본 발명의 일 실시예에 따른 이미지 센서를 포함하는 전자 시스템 및 인터페이스를 나타낸다.

본 명세서 또는 출원에 개시되어 있는 본 발명의 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명에 따른 실시예는 다양한 변경을 가할 수 있고 여러가지 형태를 가질 수 있으므로 특정실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 명세서에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 1은 본 발명의 실시예에 따른 이미지 처리 시스템을 설명하기 위한 개략적인 블록도이다. 도 1을 참조하면, 본 발명의 실시예에 따른 이미지 처리 시스템(Image Process system, 10)은 이미지 센서(Image sensor, 100), 이미지 프로세서(DSP, 200), 디스플레이 유닛(Display Unit, 300) 및 렌즈(500)를 포함할 수 있다.

상기 이미지 센서(100)는 화소 어레이(APS array, 110), 로우 드라이버(Row Driver, 120), 상관 이중 샘플링(CDS:Correlated Double Sampling) 블록(130), 아날로그 디지털 컨버터(Analog Digital Converter; 이하 ADC, 140), 램프 신호 발생기(Ramp Generator, 160) 및 타이밍 제너레이터(Timing Generator, 170), 카운터 컨트롤러(counter controller, 171), 제어 레지스터 블록(control Register Block, 180) 및 버퍼(Buffer, 190)를 포함한다.

상기 이미지 센서(100)는 이미지 프로세서(200)의 제어에 의해 렌즈(500)를 통해 촬상된 물체(object, 400)를 센싱하고, 상기 이미지 프로세서(DSP, 200)는 상기 이미지 센서(100)에 의해 센싱되어 출력된 이미지를 디스플레이 유닛(300)에 출력할 수 있다. 이때, 디스플레이 유닛(300)은 영상을 출력할 수 있는 모든 장치를 포함한다. 예컨대, 상기 디스플레이 유닛(300)은 컴퓨터, 휴대폰 및 기타 영상 출력 단말을 포함할 수 있다.

이때, 상기 이미지 프로세서(DSP, 200)는 카메라 컨트롤(210), 이미지 신호 프로세서(220) 및 PC I/F(230)를 포함한다. 상기 카메라 컨트롤(210)은 상기 제어 레지스터 블록(180)을 제어한다. 이때, 상기 카메라 컨트롤(210)은 I²C(Inter-Integrated Circuit)를 이용하여 이미지 센서(100), 즉, 상기 제어 레지스터 블록(180)을 제어할 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다.

이미지 신호 프로세서(Image Signal Processor, 220)는 상기 버퍼(190)의 출력 신호인 이미지 데이터를 입력받아 이미지를 사람이 보기 좋도록 가공/처리하여 가공/처리된 이미지를 PC I/F(230)를 통해 디스플레이 유닛(300)으로 출력한다.

상기 이미지 신호 프로세서(Image Signal Processor, 220)는 도 1에서는 DSP(200) 내부에 위치하는 것으로 도시하였으나, 이는 당업자에 의해 설계 변경이 가능하다. 예컨대, 상기 이미지 신호 프로세서(Image Signal Processor, 220)는 상기 이미지 센서(100) 내부에 위치할 수도 있다.

화소 어레이(110)는 다수의 광 감지 소자, 예컨대 포토(photo) 다이오드 또는 핀드 포토 다이오드(pinned photo diode) 등의 광 감지 소자를 포함한다. 화소 어레이(110)는 다수의 광 감지 소자를 이용하여 빛을 감지하고, 이를 전기적 신호로 변환하여 영상 신호를 생성한다.

타이밍 제너레이터(170)는 로우 드라이버(120), ADC(140), 램프 신호 발생기(160) 및 카운터 컨트롤러(171) 각각에 제어 신호 또는 클럭 신호를 출력하여 상기 로우 드라이버(120), ADC(140), 램프 신호 발생기(160) 및 카운터 컨트롤러(171)의 동작 또는 타이밍을 제어할 수 있으며, 제어 레지스터 블록(180)은 램프 신호 발생기(160), 타이밍 제너레이터(170), 카운터 컨트롤러(171) 및 버퍼(190) 각각에 제어 신호를 출력하여 동작을 제어할 수 있다. 이때, 상기 제어 레지스터 블록(180)은 상기 카메라 컨트롤(210)의 제어를 받아 동작한다.

카운터 컨트롤러(171)는 상기 제어 레지스터 블록(180)으로부터 제어 신호를 수신하여 상기 ADC(140)에 포함된 복수의 카운터(151)들에 카운터 제어 신호(counter control signal, CCS)를 전송하여 상기 카운터(151)들의 동작을 제어할 수 있다. 상기 카운터 제어 신호는 상기 복수의 카운터(151)들의 리셋(reset) 동작을 제어하는 카운터 리셋 신호(CNT_RST), 상기 복수의 카운터(151)들 각각의 내부 비트를 변경시키는 카운터 셋팅 신호(CNT_SET) 및 상기 복수의 카운터(151)들 각각의 내부 비트 모두를 반전시키는 반전 신호(IVS)를 포함할 수 있다. 카운터 컨트롤러(171)는 타이밍 제너레이터(170)로부터 클럭 신호를 수신하여 상기 복수의 카운터(151)들에 카운터 클럭 신호(CNT_CLK) 및 지연 클럭 신호(DEL_CNT_CLK)를 공급할 수 있다.

로우 드라이버(120)는 화소 어레이(110)를 행(row) 단위로 구동한다. 예컨대, 로우 드라이버(120)는 행 선택 신호를 생성할 수 있다. 그리고, 화소 어레이(110)는 로우 드라이버(120)로부터 제공된 행 선택 신호에 의해 선택되는 행(row)으로부터 리셋 신호와 영상 신호를 CDS(130)로 출력한다. 상기 CDS(130)는 입력받은 리셋 신호와 영상 신호를 상관 이중 샘플링을 수행할 수 있다.

ADC(140)는 상기 램프 신호 발생기(160)로부터 제공된 램프 신호(Vramp)와 CDS(130)로부터 출력되는 상관 이중 샘플링된 신호를 비교하여 그 결과 신호를 출력하고, 상기 결과 신호를 카운팅하여 버퍼(190)로 출력한다.

버퍼(190)는 상기 ADC(130)로부터 출력된 디지털 신호를 임시 저장한 후 센싱하고 증폭하여 출력한다. 이때, 상기 버퍼(190)는 임시 저장을 위해 각 열에 하나씩 포함된 복수의 컬럼 메모리 블록(예컨대, SRAM) 및 상기 ADC(130)로부터 출력된 디지털 신호를 센싱하고 증폭하기 위한 센스 앰프(SA)를 포함할 수 있다.

도 2는 본 발명의 실시예에 따른 이미지 센서를 보다 구체적으로 나타내기 위한 도면이다. 도 2를 참고하면, 상기 이미지 센서(100)는 픽셀 어레이(active pixel array, 110), 로우 드라이버(row driver, 120), CDS 블록(130), 아날로그 디지털 컨버터(140), 램프 신호 생성기(ramp generator, 160), 타이밍 제너레이터(timing generator, 170), 카운터 컨트롤러(counter controller, 171) 및 버퍼(190)를 포함한다. 이때, 아날로그 디지털 컨버터(140)는 비교 블록(180) 및 카운터 블록(150)을 포함한다.

픽셀 어레이(110)는 각각이 다수의 행(row) 라인들 및 다수의 컬럼(column) 라인들과 접속되는 매트릭스 형태의 다수의 픽셀(111)들을 포함할 수 있다.

다수의 픽셀(111)들 각각은 레드(red) 스펙트럼 영역의 빛을 전기 신호로 변환하기 위한 레드 픽셀, 그린(green) 스펙트럼 영역의 빛을 전기 신호로 변환하기 위한 그린 픽셀, 및 블루(blue) 스펙트럼 영역의 빛을 전기 신호로 변환하기 위한 블루 픽셀을 포함할 수 있다.

또한, 픽셀 어레이(110)를 구성하는 다수의 픽셀(111)들 각각의 상부에는 특정 스펙트럼 영역의 빛을 투과시키기 위한 각각의 컬러 필터 어레이가 배열될 수 있다.

로우 드라이버(120)는 타이밍 제너레이터(170)에서 생성된 행 제어신호(예컨대, 어드레스 신호)를 디코딩하고, 디코딩된 행 제어신호에 응답하여 픽셀 어레이(110)를 구성하는 행 라인들 중에서 적어도 어느 하나의 행 라인을 선택할 수 있다.

상관 이중 샘플링 블록(130)은 픽셀 어레이(110)를 구성하는 컬럼 라인들 중에서 어느 하나의 컬럼 라인에 접속된 단위 픽셀로부터 출력되는 픽셀 신호에 대해 상관 이중 샘플링을 수행할 수 있다.

비교 블록(180)은 복수의 비교기(181)들을 포함하며, 각 비교기(181)는 상기 상관 이중 샘플링 블록(130) 및 램프 신호 생성기(160)와 연결된다. 이때, 상기 상관 이중 샘플링 블록(130)은 비교기(181)의 제1입력단에, 램프 신호 생성기(160)는 비교기(181)의 제2입력단에 연결될 수 있다.

상기 비교기(181)는 상기 상관 이중 샘플링 블록(130)의 출력 신호와 상기 램프 신호 생성기(160)로부터 발생된 램프 신호(ramp) 값을 입력받아 서로 비교하여 그 비교 결과 신호를 출력단으로 출력할 수 있다. 이때, 상기 비교기(181)로부터 출력되는 비교 결과 신호는 외부 빛의 조도에 따라 달라지는 영상 신호와 리셋 신호의 차이 값에 해당할 수 있으며, 상기 영상 신호와 리셋 신호의 차이를 출력하기 위하여 상기 램프 신호(ramp)가 이용되어, 상기 영상 신호와 리셋 신호의 차이가 픽업(pick-up)되어 램프 신호의 기울기에 따라 출력될 수 있다. 상기 램프 신호 생성기(160)는 타이밍 제너레이터(170)에서 발생된 제어신호에 기초해 동작할 수 있다.

상기 카운터 블록(150)은 복수의 카운터(151)들을 포함하며, 상기 카운터(151)들은 각각 상기 비교기(181)들의 출력단에 연결될 수 있다. 상기 카운터 컨트롤러(171)는 카운터 제어 신호(CNT_CS)를 생성하여 상기 카운터 블록(150)으로 전송할 수 있으며, 상기 카운터 제어 신호(CNT_CS)는 카운터 클럭 신호(CNT_CLK), 상기 카운터 클럭 신호(CNT_CLK)의 타이밍을 지연시킨 지연 클럭 신호(DEL_CNT_CLK) 및 상기 복수의 카운터(151)들 내부의 특정 비트를 변경할 수 있는 카운터 셋팅 신호를 포함할 수 있다. 상기 카운터 블록(150)은 카운터 컨트롤러(171)로부터 입력되는 카운터 클럭 신호(CNT_CLK)에 따라 상기 비교 결과 신호를 카운팅하여 디지털 신호로 출력한다. 이때, 도 1 및 2에는 상기 카운터 컨트롤러(171)가 상기 타이밍 제너레이터(170) 외부에 도시되었으나, 본 발명의 실시예는 이에 한정되지 않고 상기 카운터 블록(150) 내부 또는 타이밍 제너레이터(170) 내부에 위치할 수 있다.

이때, 상기 카운터(151)는 업/다운 카운터(Up/Down Counter) 및 비트-와이즈 카운터(Bit-wise Inversion Counter)를 포함한다. 이때, 상기 비트-와이즈 카운터는 상기 업/다운 카운터와 비슷한 동작을 수행할 수 있다. 예컨대, 상기 비트-와이즈 카운터는 업 카운트만 수행하는 기능 및 특정 신호가 들어오면 카운터 내부의 모든 비트를 반전하여 1의 보수(1's complement)로 만드는 기능을 수행할 수 있기 때문에, 이를 이용하여 리셋 카운트(reset count)를 수행한 후 이를 반전하여 1의 보수, 즉, 음수 값으로 변환할 수 있다.

또한, 상기 카운터(151)는 상기 카운터 콘트롤러(171)로부터 출력되는 상기 카운터 셋팅 신호(CNT_SET)에 따라 카운터 내부의 특정 비트를 변경할 수 있다. 이때, 상기 카운터 콘트롤러(171)는 상기 복수의 카운터(151)들 중 일부에만 상기 카운터 셋팅 신호(CNT_SET)를 공급할 수 있도록 스위치(미도시)를 포함할 수 있으며, 상기 스위치(미도시)는 상기 복수의 카운터(151)들 내부에 위치할 수도 있다.

상기 버퍼(190)는 컬럼 메모리 블록(191) 및 센스 엠프(192)를 포함하고, 상기 컬럼 메모리 블록(191)은 복수의 메모리(193)들을 포함한다.

상기 메모리(193)들은 상기 타이밍 제너레이터(170)에서 발생된 제어신호에 기초하여, 상기 컬럼 메모리 블록(191) 내부 또는 타이밍 제너레이터(170) 내부에 위치한 메모리 컨트롤러(미도시)에 의해 발생된 메모리 제어 신호에 따라 동작할 수 있으며, 상기 메모리(193)는 SRAM에 해당할 수 있다.

상기 컬럼 메모리 블록(191)은 상기 메모리 제어 신호에 따라, 상기 카운터(151)들이 카운팅하여 출력한 디지털 신호를 임시 저장한 후 센스 앰프(192)로 출력하며, 상기 센스 앰프(192)는 이를 센싱하고 증폭해 출력한다.

도 3은 본 발명의 실시예에 따른 아날로그 디지털 컨버터의 동작을 설명하기 위한 것으로, 주요 신호들의 개략적인 파형도를 나타낸다.

상기 아날로그 디지털 컨버터(140)에서의 픽셀 어레이(110)의 각 단위 픽셀(111)에서 감지된 아날로그의 픽셀 신호를 디지털 신호로 변환하는 방법은, 예컨대, 소정의 기울기로 하강하는 램프 신호(Ramp) 값과, 단위 픽셀(111)로부터의 픽셀 신호의 값이 일치하는 점을 비교하는 방법으로, 보다 구체적으로는, 램프 신호(Ramp)의 생성 시점(예컨대, 그래프 상으로 하강이 시작되는 시점)(t1)부터 램프 신호와 픽셀 신호의 값이 일치하는 시점(t2)까지를 카운트하여 픽셀 신호의 각 크기에 대응한 카운트 결과값을 얻는 방법에 해당할 수 있다. 여기서, 상기 픽셀 신호는 컬럼 라인으로부터 출력되며, 리셋 성분(ΔV) 후에 영상 신호 성분(V_sig)이 나타난다. 카운트 결과값은 해당 픽셀 신호에 대한 카운팅이 완료된 경우의 카운트 수라 할 수 있으며, 카운트 값은 해당 픽셀 신호에 대한 카운팅이 완료되기 전까지의 카운트 수라고 할 수 있다.

도 3을 참고하면, 카운터 컨트롤러(171)로부터의 카운터 리셋 신호(CNT_RST)를 소정 기간(Δt) 동안 액티브(예컨대, 하이레벨)하여 카운터 블록(150)의 카운트 값을 초기값으로 리셋시키도록 한다. 상기 복수의 비교기(181) 각각에 램프 신호 생성기(160)로부터 램프 신호(Ramp) 전압이 입력되고, 상기 각각의 비교기(181)는 상기 램프 신호(Ramp) 전압을, 각각에 연결된 컬럼 라인으로부터 입력되는 상관 이중 샘플링 블록의 출력 신호(CDS_OUT)(예컨대, 픽셀 신호) 전압과 비교한다.

예컨대, 첫번째 판독을 위해, 상기 램프 신호(Ramp)가 떨어지기 시작하는 제1시점(t1)부터 상기 상관 이중 샘플링 블록의 출력 신호(CDS_OUT)와 동일하게 되는 제2 시점(t2)까지 상기 비교기(141)는 비교 결과 신호(COMP_OUT)을 하이 레벨로부터 로우 레벨로 반전시킨다. 이때, 카운터 블록(150)은 상기 비교기(181)의 비교 결과 신호(COMP_OUT)가 반전되는 시점(t2)에 카운팅 동작을 정지하고 그 시점까지의 카운트 값을 데이터로 래치한다. 따라서, 제1시점(t1)에서 제2시점(t2) 동안에 카운팅 동작이 수행되며, 상기 카운터 블록(150)에서 전력이 소비될 수 있다.

카운터 블록(150)으로 카운터 클럭 신호(CNT_CLK)가 입력되고, 상기 카운터 클럭 신호(CNT_CLK)는 상기 램프 신호(Ramp)가 떨어지기 시작하는 제1시점(t1)부터 떨어지는 마지막 시점 즉, 상기 램프 신호(Ramp)가 상기 상관 이중 샘플링 블록의 출력 신호(CDS_OUT)보다 커지는 시점(제3시점, t3)까지 토글링된다. 더 구체적으로, 제3시점(t3)이 경과하면, 상기 카운터 블록(150)으로 입력되는 카운터 클럭 신호(CNT_CLK)의 공급이 정지된다.

결과적으로, 램프 신호(Ramp)의 생성 시점(예컨대, 떨어지는 시점)(제1시점, t1)에서 카운터 블록(150)의 카운트 결과값(CNT_OUT)의 카운트가 개시되고, 비교 블록(180)에 의한 비교 처리가 수행되어 반전된 출력 신호가 얻어지는 시점(제2시점, t2)까지 클럭 신호를 카운트하여 리셋 신호의 전압 크기(ΔV)에 대응한 카운트 값을 얻을 수 있다.

첫번째 판독이 완료된 후, 두번째 판독이 시작되기 전에 카운터 블록(150)은 카운터 컨트롤러(171)로부터 입력되는 반전 신호(IVS)에 따라 카운트 값을 절대값이 동일한 음수로 만들 수 있다. 이러한 동작은 두번째 판독 결과에서 리셋 성분(ΔV)이 제거된 영상 신호 성분(V_sig)을 얻기 위함이다.

두번째 판독에서는 리셋 신호의 전압 크기(ΔV) 외에 픽셀(111)마다의 입사광량에 따른 영상 신호 성분(V_sig)을 판독한다. 두번째 판독의 경우 첫번째 판독과 동일한 동작이 수행될 수 있다.

두번째 판독을 위해, 상기 램프 신호(Ramp)가 떨어지기 시작하는 제4시점(t4)부터 상기 상관 이중 샘플링 블록의 출력 신호(CDS_OUT)와 동일하게 되는 제5 시점(t5)까지 상기 비교기(141)는 비교 결과 신호(COMP_OUT)를 하이 레벨로부터 로우 레벨로 반전시킨다. 이때, 카운터 블록(150)은 상기 비교기(181)의 비교 결과 신호(COMP_OUT)가 반전되는 시점(t5)에 카운팅 동작을 정지하고 그 시점까지의 카운트 값을 데이터로 래치한다. 따라서, 제4 시점(t4)에서 제5 시점(t5) 동안에 카운팅 동작이 수행되며, 상기 카운터 블록(150)에서 전력이 소비될 수 있다.

카운터 블록(150)으로 카운터 클럭 신호(CNT_CLK)가 입력되고, 상기 카운터 클럭 신호(CNT_CLK)는 상기 램프 신호(Ramp)가 떨어지기 시작하는 제4시점(t4)부터 떨어지는 마지막 시점(제6시점, t6)까지 토글링된다. 더 구체적으로, 제6시점(t6)이 경과하면, 상기 카운터 블록(150)으로 입력되는 카운터 클럭 신호(CNT_CLK)의 공급이 정지되며, 상기 제6시점은 상기 램프 신호(Ramp)가 생성되는 마지막 시점(예컨대, 떨어지는 마지막 시점)(t6)에 해당될 수 있다.

결과적으로, 램프 신호(Ramp)의 생성 시점(예컨대, 떨어지는 시점)(제4시점, t4)에서 카운터 블록(150)의 카운트 결과값(CNT_OUT)의 카운트가 개시되고, 비교 블록(180)에 의한 비교 처리가 수행되어 반전된 출력 신호가 얻어지는 시점(제5시점, t5)까지 클럭 신호를 카운트하여 리셋 성분(ΔV)이 제거된 영상 신호 성분(V_sig)에 대응한 카운트 값을 얻을 수 있다. 즉, 첫번째의 판독 후 반전 신호(IVS)에 의해 카운터 블록(150) 내의 카운트 값은 리셋 성분(ΔV)의 절대값을 가지는 음수가 된다. 두번째의 판독시 카운터 블록(150)은 상기 리셋 성분(ΔV)의 절대값을 가지는 음수에서 카운트를 시작하게 되므로 실질적으로는 감산이 행해지는 것과 같고, 이와 같은 감산 결과에 따른 카운트 결과값(CNT_OUT)이 n비트의 디지털 값으로서 카운터 블록(150)에 유지될 수 있다.

결과적으로, 상기 결과값은 "(ΔV+V_sig)+(-ΔV)=V_sig"에 대응하는 디지털 값에 해당한다. 또한, 도 3에서는 반전 신호(IVS)에 의해 리셋 성분(ΔV)을 제거하는 것으로 설명하였으나, 리셋 신호의 경우에 다운 카운트 동작을, 영상 신호의 경우에 업 카운트 동작을 하여 동일한 결과를 얻을 수 있다. 이는 예시적인 설명에 불과하고, 그 반대가 될 수도 있다.

도 3과 같이, 제1시점(t1)에서 제2시점(t2) 및 제4시점(t4)에서 제5시점(t5) 동안에 상기 카운트 블록(150)에서 전력이 소비될 수 있다. 특히, 카운트 동안의 특정 시점에서는 순간적으로 큰 전류가 흐르게 되는 피크 전류(peak current)가 발생할 수 있다.

예컨대, 카운터가 저장할 수 있는 총 비트가 8비트이고 카운트 값이 127에서 128로 증가하는 경우(2진수로 표현하면, 00111111→01000000), 7개의 비트가 동시에 토글링될 수 있다. 또는 카운트 값이 255에서 256으로 증가하는 경우(01111111→10000000), 8개의 비트가 동시에 토글링될 수 있다. 여기서, 카운터가 저장할 수 있는 총 비트가 8비트인 것은 예시적인 것에 불과하며, 이에 한정되지 않는다. 이와 같이 여러 개의 비트가 동시에 토글링될 경우 특히, 복수의 카운터(151)들 각각의 여러 개의 비트가 동시에 토글링된다면, 매우 높은 피크 전류가 발생하여 픽셀 데이터 품질 저하 또는 시스템의 이상 등을 초래할 수 있다. 따라서, 본 발명의 실시예에서는 후술하는 바와 같이 복수의 카운터(151)들을 복수의 그룹으로 나누어 각각의 그룹에 입력되는 신호들을 제어함으로써 피크 전류를 감소시킬 수 있다.

도 4는 본 발명의 일 실시예에 따른 카운터 컨트롤러와 아날로그 디지털 컨버터의 동작을 설명하기 위한 블록도이다.

도 1 내지 4를 참고하면, 카운터 블록(150) 내의 복수의 카운터(151)들은 제1 그룹(152)과 제2 그룹(153)으로 나뉠 수 있다. 도 4에서는 좌측부터 홀수 번째의 카운터(151)들을 제1 그룹(152)으로, 좌측부터 짝수 번째의 카운터(151)들을 제2 그룹(153)으로 분류하였으나, 이는 예시적인 것에 불과하며 얼마든지 다른 방식으로 분류가 가능하다. 또한, 도 4에서는 두 개의 그룹으로 분류하였으나, 필요에 따라서는 3 이상인 n개의 그룹으로 분류할 수 있다.

카운터 컨트롤러(171)는 타이밍 제너레이터(170)로부터 클럭 신호를 수신하여 카운터 클럭 신호(CNT_CLK)와 지연 클럭 신호(DEL_CNT_CLK)를 생성하여 각각 제1 그룹과 제2 카운터 그룹(153)으로 전송할 수 있다. 상기 지연 클럭 신호(DEL_CNT_CLK)는 상기 카운터 클럭 신호(CNT_CLK)를 오프셋 코드만큼 지연시킨 클럭 신호에 해당한다. 복수의 카운터(151)들이 3 이상인 n개의 그룹으로 그룹화되는 경우, 카운터 컨트롤러(171)는 상기 지연 클럭 신호(DEL_CNT_CLK)를 n-1 개를 생성할 수 있으며, 각각의 지연 클럭 신호(DEL_CNT_CLK)는 상기 카운터 클럭 신호(CNT_CLK)에 대해 각각 서로 다른 오프셋 코드만큼 지연될 수 있다. 카운터 컨트롤러(171)는 상기 각각의 지연 클럭 신호(DEL_CNT_CLK)를 제2 카운터 그룹 내지 제n 카운터 그룹으로 각각 전송할 수 있다.

오프셋 코드는 상기 카운터 클럭 신호(CNT_CLK)의 하나의 주기를 단위로 상기 카운터 클럭 신호(CNT_CLK)를 시간적으로 지연시키는 값에 해당할 수 있다. 예컨대, 오프셋 코드가 5일 경우, 지연 클럭 신호(DEL_CNT_CLK)는 카운터 클럭 신호(CNT_CLK)보다 5 주기만큼 지연되어 클럭이 발생할 수 있다. 상기 오프셋 코드는 카운터 컨트롤러(171)에 포함된 CPU(미도시)에 의해 결정될 수 있으며, 또는 제어 레지스터 블록(180)으로부터 입력되는 카운터 제어 신호(CCS)에 따라 결정될 수도 있다.

카운터 컨트롤러(171)는 지연 회로(172)를 포함할 수 있으며, 상기 지연 회로(172)는 카운터 클럭 신호(CNT_CLK)를 수신하여 오프셋 코드만큼 지연된 지연 클럭 신호(DEL_CNT_CLK)를 생성할 수 있다. 제1 그룹에 속한 카운터(151)들은 카운터 클럭 신호(CNT_CLK)와 각각의 컬럼 라인에 연결되는 비교기(181)로부터 출력되는 비교 결과 신호(COMP_OUT1, COMP_OUT3)를 수신할 수 있다. 상기 제1 그룹에 속한 카운터(151)들은 비교 결과 신호(COMP_OUT1, COMP_OUT3)가 레벨 로우인 구간에서 카운팅을 수행하여 그 결과값을 디지털 신호(CNT_OUT1, CNT_OUT3)로 출력할 수 있다.

마찬가지로, 제2 카운터 그룹(153)에 속한 카운터(151)들은 지연 클럭 신호(DEL_CNT_CLK)와 각각의 컬럼 라인에 연결되는 비교기(181)로부터 출력되는 비교 결과 신호(COMP_OUT2, COMP_OUT4)를 수신할 수 있다. 상기 제2 카운터 그룹(153)에 속한 카운터(151)들은 비교 결과 신호(COMP_OUT2, COMP_OUT4)가 레벨 로우인 구간에서 카운팅을 수행하여 그 결과값을 디지털 신호(CNT_OUT2, CNT_OUT4)로 출력할 수 있다.

도 5는 본 발명의 일 실시예에 따른 지연 회로의 동작을 상세히 설명하기 위한 블록도이다.

도 1 내지 5를 참고하면, 지연 회로(172)는 제1 내지 제4 플립플롭(173 내지 176), 먹스(MUX, 177) 및 AND 게이트(178)를 포함할 수 있다.

제1 내지 제4 플립플롭(173 내지 176)은 직렬로 접속되며, 각각의 플립플롭은 D 플립플롭일 수 있다. 제1 플립플롭은 카운트 인에이블 신호(CNT_EN) 및 카운터 클럭 신호(CNT_CLK)를 입력받을 수 있다. 상기 카운트 인에이블 신호(CNT_EN)는 비교기(181)로부터 출력되는 비교 결과 신호(COMP_OUT)에 동기화되어 상기 비교 결과 신호(COMP_OUT)가 로우 레벨일 경우 하이 레벨이 되고, 하이 레벨일 경우 로우 레벨이 될 수 있다.

상기 제1 내지 제4 플립플롭(173 내지 176)의 동작에 의해 제4 플립플롭(176)의 출력단에는 상기 카운터 클럭 신호(CNT_CLK)가 3 주기만큼 지연된 지연 클럭 신호(DEL_CNT_CLK)가 발생할 수 있다. 제4 플립플롭(176)의 출력단에 접속된 먹스(177)는 상기 지연 클럭 신호(DEL_CNT_CLK) 외에 항상 논리값이 1인 하이 레벨 신호를 입력받을 수 있다. 먹스(177)는 선택 신호로서 영상 신호 카운트 인에이블 신호(Sig_EN)를 입력받을 수 있다. 상기 영상 신호 카운트 인에이블 신호(Sig_EN)는 비교기(181)로부터 카운트 블록(150)에 영상 신호에 대한 비교 결과 신호(COMP_OUT)가 입력되면 하이 레벨이 될 수 있다.

따라서, 먹스(177)의 동작에 의해 영상 신호에 대한 비교 결과 신호(COMP_OUT)가 입력되기 이전에는 상기 지연 클럭 신호(DEL_CNT_CLK)가 먹스(177)로부터 출력될 수 있다. 또한, 영상 신호에 대한 비교 결과 신호(COMP_OUT)가 입력된 후에는 상기 지연 클럭 신호(DEL_CNT_CLK)가 아닌 상기 하이 레벨 신호가 먹스(177)로부터 출력될 수 있다.

AND 게이트(178)는 상기 카운터 클럭 신호(CNT_CLK)와 상기 먹스(177)의 출력을 입력받을 수 있다. 따라서, 먹스(177)로부터 상기 지연 클럭 신호(DEL_CNT_CLK)가 출력되는 동안 AND 게이트(178)의 출력은 상기 지연 클럭 신호(DEL_CNT_CLK)가 될 수 있다. 또한, 먹스(177)로부터 상기 하이 레벨 신호가 출력되는 동안 AND 게이트(178)의 출력은 상기 카운터 클럭 신호(CNT_CLK)가 될 수 있다.

결과적으로, 지연 회로(172)는 카운터 클럭 신호(CNT_CLK)를 오프셋 코드(도 5에서는 3) 만큼 지연시킨 지연 클럭 신호(DEL_CNT_CLK)를 생성하여, 제2 카운터 그룹(153)에 속한 복수의 카운터(151)들이 리셋 신호에 대한 카운팅을 수행하는 동안 제2 카운터 그룹(153)에 속한 복수의 카운터(151)들에 상기 지연 클럭 신호(DEL_CNT_CLK)를 전송할 수 있다.

도 5에 도시된 지연 회로(172)는 예시적인 것이며, 당업자에 의해 얼마든지 다른 형태로 변형이 가능하다. 또한, 카운터 컨트롤러(171)는 플립플롭의 갯수에 따라, 또는 스위치(미도시)를 이용하여 오프셋 코드를 변경할 수 있다. 또한, 지연 회로(172)는 플립플롭에 의한 타임 딜레이(time delay) 현상을 방지하기 위해 인버터(미도시)를 추가적으로 포함할 수 있다.

도 6은 본 발명의 비교예에 따른 아날로그 디지털 컨버터의 동작을 설명하기 위한 개략적인 타이밍 도이다.

도 1 내지 6을 참고하면, 본 발명의 비교예에 따른 카운터 블록(150) 내의 복수의 카운터(151)들은 제1 카운터 그룹(152)과 제2 카운터 그룹(153)으로 분류되며, 상기 제1 카운터 그룹(152)과 제2 카운터 그룹(153) 각각은 동일한 타이밍의 카운터 클럭 신호(CNT_CLK)에 따라 카운팅 동작을 수행한다. 먼저, 제1 카운터 그룹(152) 및 제2 카운터 그룹(153)은 각각 카운터 컨트롤러(171)로부터 카운터 리셋 신호(CNT_RST)를 수신하여 카운트 값(CNT_VAL1, CNT_VAL2)을 0으로 리셋한다.

제1 카운터 그룹(152) 및 제2 카운터 그룹(153)은 비교기(181)로부터 입력되는 비교 결과 신호(COMP_OUT1 내지 COMP_OUT4)가 로우 레벨인 구간 즉, 리셋 신호에 대한 카운팅 구간(Reset Count)에서 리셋 신호에 대한 카운팅을 시작하며, 카운트 값(CNT_VAL1, CNT_VAL2)이 50인 시점에서 완료된다. 이후의 구간(BWI)에서, 카운터 컨트롤러(171)로부터 입력되는 반전 신호(IVS)가 인에이블(enable)되면, 제1 카운터 그룹(152) 및 제2 카운터 그룹(153)은 제1 카운터 그룹(152) 및 제2 카운터 그룹(153) 각각에 포함된 카운터에 저장된 카운트 값(CNT_VAL1, CNT_VAL2)을 절대값이 동일한 음수로 만들 수 있다. 즉, 반전 신호의 인에이블 시(IVS enable) 카운트 값(CNT_VAL1, CNT_VAL2)은 50에서 -50으로 변경된다.

또한, 제1 카운터 그룹(152) 및 제2 카운터 그룹(153)은 비교기(181)로부터 입력되는 비교 결과 신호(COMP_OUT1 내지 COMP_OUT4)가 다시 로우 레벨이 되는 구간 즉, 영상 신호에 대한 카운팅 구간(Signal Count)에서 영상 신호에 대한 카운팅을 시작한다. 제1 카운터 그룹(152) 및 제2 카운터 그룹(153)은 영상 신호에 대한 카운팅을 -50에서 시작하여 카운트 값(CNT_VAL1, CNT_VAL2)이 각각 1씩 증가된다. 카운팅이 계속되어 A 블록에서 카운트 값(CNT_VAL1, CNT_VAL2)이 255에서 256으로 증가하는 경우(01111111→10000000), 제1 카운터 그룹(152) 및 제2 카운터 그룹(153)에 속한 모든 카운터(151)들의 8개의 비트가 동시에 토글링될 수 있다.

이와 같이 본 발명의 비교예에 따른 제1 카운터 그룹(152) 및 제2 카운터 그룹(153)에 속한 모든 카운터(151)들의 여러 개의 비트가 동시에 토글링된다면, 매우 높은 피크 전류가 발생하여 픽셀 데이터의 품질 저하 또는 시스템의 이상 등을 초래할 수 있다. 높은 피크 전류는 영상 신호에 대한 카운팅 구간(Signal Count) 뿐 아니라 리셋 신호에 대한 카운팅 구간(Reset Count)에서도 발생할 수 있다.

도 7은 본 발명의 일 실시예에 따른 아날로그 디지털 컨버터의 동작을 설명하기 위한 개략적인 타이밍 도이다.

도 1 내지 7을 참고하면, 본 발명의 일 실시예에 따른 카운터 블록(150) 내의 복수의 카운터(151)들은 제1 카운터 그룹(152)과 제2 카운터 그룹(153)으로 분류되며, 상기 제1 카운터 그룹(152)과 제2 카운터 그룹(153) 각각은 카운터 클럭 신호(CNT_CLK)와 지연 클럭 신호(DEL_CNT_CLK)에 따라 카운팅 동작을 수행할 수 있다. 먼저, 제1 카운터 그룹(152) 및 제2 카운터 그룹(153)은 각각 카운터 컨트롤러(171)로부터 카운터 리셋 신호(CNT_RST)를 수신하여 카운트 값(CNT_VAL1, CNT_VAL2)을 0으로 리셋할 수 있다.

제1 카운터 그룹(152) 및 제2 카운터 그룹(153)은 비교기(181)로부터 입력되는 비교 결과 신호(COMP_OUT1 내지 COMP_OUT4)가 로우 레벨인 구간 즉, 리셋 신호에 대한 카운팅 구간(Reset Count)에서 리셋 신호에 대한 카운팅을 시작할 수 있다. 도 7에서 지연 클럭 신호(DEL_CNT_CLK)는 카운터 클럭 신호(CNT_CLK)보다 3의 오프셋 코드만큼 지연된 경우를 나타낸다. 즉, 제1 카운터 그룹(152)에 입력되는 카운터 클럭 신호(CNT_CLK)의 클럭이 시작된 후, 3 주기가 지난 후에 제2 카운터 그룹(153)에 입력되는 지연 클럭 신호(DEL_CNT_CLK)의 클럭이 시작될 수 있다.

상기 비교 결과 신호(COMP_OUT1 내지 COMP_OUT4)가 다시 하이 레벨이 되는 시점에서 제1 카운터 그룹(152) 및 제2 카운터 그룹(153)은 리셋 신호에 대한 카운팅을 종료할 수 있다. 도 7을 참고하면, 제1 카운터 그룹(152)은 카운트 값(CNT_VAL1)이 50인 시점에서 완료되며, 제2 카운터 그룹(153)은 카운트 값(CNT_VAL2)이 47인 시점에서 완료될 수 있다.

이후의 구간(BWI)에서, 카운터 컨트롤러(171)로부터 입력되는 반전 신호(IVS)가 인에이블(enable)되면, 제1 카운터 그룹(152) 및 제2 카운터 그룹(153)은 제1 카운터 그룹(152) 및 제2 카운터 그룹(153) 각각에 포함된 카운터에 저장된 카운트 값(CNT_VAL1, CNT_VAL2)을 절대값이 동일한 음수로 만들 수 있다. 즉, 반전 신호의 인에이블 시(IVS enable) 제1 카운터 그룹(152)의 카운트 값(CNT_VAL1)은 50에서 -50으로 변경되고, 제2 카운터 그룹(153)의 카운트 값(CNT_VAL2)은 47에서 -47로 변경될 수 있다.

또한, 제1 카운터 그룹(152) 및 제2 카운터 그룹(153)은 비교기(181)로부터 입력되는 비교 결과 신호(COMP_OUT1 내지 COMP_OUT4)가 다시 로우 레벨이 되는 구간 즉, 영상 신호에 대한 카운팅 구간(Signal Count)에서는 영상 신호 카운트 인에이블 신호(Sig_EN)가 하이 레벨이 됨에 따라 제1 카운터 그룹(152) 및 제2 카운터 그룹(153) 모두에 카운터 클럭 신호(CNT_CLK)가 입력될 수 있다. 제1 카운터 그룹(152)은 영상 신호에 대한 카운팅을 -50에서 시작하여 카운트 값(CNT_VAL1)이 1씩 증가되며, 제2 카운터 그룹(153)은 영상 신호에 대한 카운팅을 -47에서 시작하여 카운트 값(CNT_VAL2)이 1씩 증가될 수 있다. 따라서, 이후 모든 시점에서 제1 카운터 그룹(152)에서의 카운트 값(CNT_VAL1)은 제2 카운터 그룹(153)에서의 카운트 값(CNT_VAL2)보다 3씩 증가된 값을 가질 수 있다.

카운팅이 계속되어 B 블록에서는 제1 카운터 그룹(152)에서의 카운트 값(CNT_VAL1)이 255에서 256으로 증가하고(01111111→10000000), 제2 카운터 그룹(153)에서의 카운트 값(CNT_VAL2)이 258에서 259으로 증가하게 될 수 있다(10000010→10000011). 따라서, 제1 카운터 그룹(152)에 속한 카운터(151)들 각각은 8개의 비트가 동시에 토글링 되나, 제2 카운터 그룹(153)에 속한 카운터(151)들 각각은 1개의 비트가 동시에 토글링될 수 있다.

따라서, 도 6에 도시된 본 발명의 비교예에 따른 아날로그 디지털 컨버터와는 달리 동시에 토글링되는 비트의 수가 감소될 수 있다. 이에 따라 본 발명의 비교예에 따른 아날로그 디지털 컨버터에 비해 매우 낮은 피크 전류가 발생할 수 있다.

도 7에서는 B 블록 구간만을 예시하였으나, 영상 신호에 대한 카운팅 구간(Signal Count)과 함께 리셋 신호에 대한 카운팅 구간(Reset Count)에서도 여러 개의 비트가 동시에 토글링되는 구간인 경우(예컨대, 127→128) 피크 전류가 감소될 수 있다.

이와 같이 본 발명의 일 실시예에 따른 이미지 센서에 의하면, 복수의 카운터(151)들을 다수의 그룹으로 분류하여 카운터 클럭 신호(CNT_CLK)를 달리 인가함으로써 상기 복수의 카운터(151)들에서 발생되는 피크 전류를 감소시킬 수 있는 효과가 있다.

도 8은 본 발명의 일 실시예에 따른 아날로그 디지털 컨버터의 동작을 설명하기 위한 흐름도이다.

도 1 내지 8을 참고하면, 먼저, 본 발명의 일 실시예에 따른 아날로그 디지털 컨버터(140)의 카운터 블록(150)에 포함된 제1 카운터 그룹(152) 및 제2 카운터 그룹(153)은 각각 카운터 컨트롤러(171)로부터 카운터 리셋 신호(CNT_RST)를 수신하여 제1 카운터 그룹(152) 및 제2 카운터 그룹(153) 각각의 카운터에 저장된 카운트 값(CNT_VAL1, CNT_VAL2)을 0으로 리셋할 수 있다(S710).

제1 카운터 그룹(152)은 카운터 컨트롤러(171)로부터 카운터 클럭 신호(CNT_CLK)를 수신하고, 리셋 신호에 대한 카운팅 구간(Reset Count)에서 리셋 신호에 대한 카운팅을 시작할 수 있다(S720). 제2 카운터 그룹(153)은 카운터 컨트롤러(171)로부터 지연 클럭 신호(DEL_CNT_CLK)를 수신하고, 리셋 신호에 대한 카운팅 구간(Reset Count)에서 리셋 신호에 대한 카운팅을 시작할 수 있다(S730). 예컨대, 도 7에서 제1 카운터 그룹(152)은 리셋 신호에 대한 카운팅을 3에서 시작하고, 제2 카운터 그룹(153)은 리셋 신호에 대한 카운팅을 0에서 시작할 수 있다. 지연 클럭 신호(DEL_CNT_CLK)는 카운터 클럭 신호(CNT_CLK)보다 오프셋 코드만큼 지연된 클럭신호를 의미한다.

리셋 신호에 대한 카운팅이 종료된 이후의 구간(BWI)에서, 카운터 컨트롤러(171)로부터 입력되는 반전 신호(IVS)가 인에이블(enable)되면, 제1 카운터 그룹(152) 및 제2 카운터 그룹(153)은 제1 카운터 그룹(152) 및 제2 카운터 그룹(153) 각각에 포함된 카운터에 저장된 카운트 값(CNT_VAL1, CNT_VAL2)을 절대값이 동일한 음수로 만들 수 있다(S740).

다음으로, 영상 신호의 수신이 시작되면, 지연 회로(172)는 지연 클럭 신호(DEL_CNT_CLK)가 아닌 카운터 클럭 신호(CNT_CLK)를 출력할 수 있다. 따라서, 제1 카운터 그룹(152) 뿐 아니라 제2 카운터 그룹(153)도 카운터 클럭 신호(CNT_CLK)를 수신하게 되며, 제1 카운터 그룹(152) 및 제2 카운터 그룹(153)은 영상 신호에 대한 카운팅을 시작할 수 있다(S750).

리셋 신호에 대한 카운팅 구간(Reset Count) 또는 영상 신호에 대한 카운팅 구간(Signal Count)에서 제1 카운터 그룹(152) 또는 제2 카운터 그룹(153)에 속한 카운터(151)들의 여러 개의 비트가 동시에 토글링되는 구간인 경우(예컨대, B 블록 구간) 피크 전류가 감소될 수 있다(S760).

지연 클럭 신호(DEL_CNT_CLK)를 수신한 제2 카운터 그룹(153)은 카운터 클럭 신호(CNT_CLK)를 수신하여 카운팅을 수행하였을 때와 비교하여 오프셋 코드만큼 오차가 발생하게 된다. 따라서, 오프셋 코드만큼 카운트 결과값에 대해 보정을 수행할 수 있다(S770). 예컨대, 제2 카운터 그룹(153)에 오프셋 코드가 3인 지연 클럭 신호(DEL_CNT_CLK)를 인가한 경우, 카운팅이 완료된 카운트 결과값을 3 만큼 증가시키는 보정을 행할 수 있다. 이러한 보정은 카운터 컨트롤러(171)로부터 입력되는 카운터 셋팅 신호(CNT_SET)에 의해, 또는 컬럼 메모리 블록(191)을 제어하는 메모리 컨트롤러(미도시)의 제어 신호에 의해 이루어질 수 있다.

도 9는 본 발명의 다른 실시예에 따른 카운터 컨트롤러와 아날로그 디지털 컨버터의 동작을 설명하기 위한 블록도이다.

도 1 내지 9를 참고하면, 본 발명의 다른 실시예에 따른 카운터 컨트롤러(171')와 아날로그 디지털 컨버터(140)의 전반적인 동작은 도 4에 도시된 카운터 컨트롤러(171')와 아날로그 디지털 컨버터(140)의 동작과 유사하므로 차이점을 위주로 설명하기로 한다.

도 4와 마찬가지로 카운터 블록(150) 내의 복수의 카운터(151)들은 제1 그룹(154)과 제2 그룹(155)으로 나뉠 수 있다. 카운터 컨트롤러(171')는 타이밍 제너레이터(170)로부터 클럭 신호를 수신하여 카운터 클럭 신호(CNT_CLK)를 각각 제1 카운터 그룹(154)과 제2 카운터 그룹(155)으로 전송할 수 있다. 따라서, 제1 카운터 그룹(154)과 제2 카운터 그룹(155)은 도 4와 달리 동일한 카운터 클럭 신호(CNT_CLK)를 수신할 수 있다.

카운터 컨트롤러(171')는 카운터 셋팅 신호(CNT_SET)를 생성하여 제1 카운터 그룹(154)에만 상기 카운터 셋팅 신호(CNT_SET)를 전송할 수 있다. 카운터 셋팅 신호(CNT_SET)는 카운터 셋팅 신호(CNT_SET)를 수신한 카운터(151) 내부의 특정 비트를 변경하여, 카운터(151)에 저장된 카운트 값(CNT_VAL)을 오프셋 코드만큼 증가 또는 감소시킬 수 있다. 예컨대, 카운터(151)가 카운터 리셋 신호(CNT_RST)에 의해 리셋되면, 카운터(151)에 저장된 카운트 값(CNT_VAL)은 0(2진수로 표현하면, 00000000)일 수 있다. 카운터(151)가 오프셋 코드가 3인 카운터 셋팅 신호(CNT_SET)를 수신한 경우, 카운터(151)는 상기 카운터 셋팅 신호(CNT_SET)에 따라 카운터(151)의 두 개의 비트를 토글시켜 카운트 값(CNT_VAL)을 3(00000011)으로 변경할 수 있다.

제1 카운터 그룹(154) 및 제2 카운터 그룹(155)에 속한 카운터(151)들은 카운터 클럭 신호(CNT_CLK)와 각각의 컬럼 라인에 연결되는 비교기(181)로부터 출력되는 비교 결과 신호(COMP_OUT1 내지 COMP_OUT4)를 수신할 수 있다. 상기 제1 카운터 그룹(154) 및 제2 카운터 그룹(155)에 속한 카운터(151)들은 비교 결과 신호(COMP_OUT1 내지 COMP_OUT4)가 레벨 로우인 구간에서 카운팅을 수행하여 그 결과값을 디지털 신호(CNT_OUT1 내지 CNT_OUT4)로 출력할 수 있다.

도 10은 본 발명의 다른 실시예에 따른 아날로그 디지털 컨버터의 동작을 설명하기 위한 개략적인 타이밍 도이다.

도 1 내지 10을 참고하면, 본 발명의 일 실시예에 따른 카운터 블록(150) 내의 복수의 카운터(151)들은 제1 카운터 그룹(152)과 제2 카운터 그룹(153)으로 분류되며, 상기 제1 카운터 그룹(152)과 제2 카운터 그룹(153) 각각은 카운터 클럭 신호(CNT_CLK)에 따라 카운팅 동작을 수행할 수 있다. 먼저, 제1 카운터 그룹(152) 및 제2 카운터 그룹(153)은 각각 카운터 컨트롤러(171)로부터 카운터 리셋 신호(CNT_RST)를 수신하여 카운트 값(CNT_VAL1, CNT_VAL2)을 0으로 리셋할 수 있다.

또한, 카운터 컨트롤러(171)는 카운터 셋팅 신호(CNT_SET)를 생성하여 제1 카운터 그룹(152)에만 상기 카운터 셋팅 신호(CNT_SET)를 전송할 수 있다. 상기 카운터 셋팅 신호(CNT_SET)는 제1 카운터 그룹(152)에 속한 각각의 카운터(151)들이 리셋된 이후에 하이 레벨이 될 수 있다. 오프셋 코드가 3인 카운터 셋팅 신호(CNT_SET)를 수신한 제1 카운터 그룹(152)에 속한 각각의 카운터(151)들은 내부의 두 개의 비트를 변경하여, 카운터(151)에 저장된 카운터 값(CNT_VAL1)을 오프셋 코드(3)만큼 증가시킬 수 있다.

제1 카운터 그룹(152) 및 제2 카운터 그룹(153)은 비교기(181)로부터 입력되는 비교 결과 신호(COMP_OUT1 내지 COMP_OUT4)가 로우 레벨인 구간 즉, 리셋 신호에 대한 카운팅 구간(Reset Count)에서 리셋 신호에 대한 카운팅을 시작할 수 있다. 도 10에서 제1 카운터 그룹(152)은 리셋 신호에 대한 카운팅을 3에서 시작하며, 제2 카운터 그룹(153)은 리셋 신호에 대한 카운팅을 0에서 시작할 수 있다.

상기 비교 결과 신호(COMP_OUT1 내지 COMP_OUT4)가 다시 하이 레벨이 되는 시점에서 제1 카운터 그룹(152) 및 제2 카운터 그룹(153)은 리셋 신호에 대한 카운팅을 종료할 수 있다. 도 10을 참고하면, 제1 카운터 그룹(152)은 카운트 값(CNT_VAL1)이 50인 시점에서 완료되며, 제2 카운터 그룹(153)은 카운트 값(CNT_VAL2)이 47인 시점에서 완료될 수 있다.

또한, 제1 카운터 그룹(152) 및 제2 카운터 그룹(153)은 비교기(181)로부터 입력되는 비교 결과 신호(COMP_OUT1 내지 COMP_OUT4)가 다시 로우 레벨이 되는 구간 즉, 영상 신호에 대한 카운팅 구간(Signal Count)에서는 영상 신호 카운트 인에이블 신호(Sig_EN)가 하이 레벨이 됨에 따라 제1 카운터 그룹(152) 및 제2 카운터 그룹(153)에 카운터 클럭 신호(CNT_CLK)가 입력될 수 있다. 제1 카운터 그룹(152)은 영상 신호에 대한 카운팅을 -50에서 시작하여 카운트 값(CNT_VAL1)이 1씩 증가되며, 제2 카운터 그룹(153)은 영상 신호에 대한 카운팅을 -47에서 시작하여 카운트 값(CNT_VAL2)이 1씩 증가될 수 있다. 따라서, 이후 모든 시점에서 제1 카운터 그룹(152)에서의 카운트 값(CNT_VAL1)은 제2 카운터 그룹(153)에서의 카운트 값(CNT_VAL2)보다 3씩 증가된 값을 가질 수 있다.

카운팅이 계속되어 C 블록에서는 제1 카운터 그룹(152)에서의 카운트 값(CNT_VAL1)이 255에서 256으로 증가하고(01111111→10000000), 제2 카운터 그룹(153)에서의 카운트 값(CNT_VAL2)이 258에서 259으로 증가하게 될 수 있다(10000010→10000011). 따라서, 제1 카운터 그룹(152)에 속한 카운터(151)들 각각은 8개의 비트가 동시에 토글링 되나, 제2 카운터 그룹(153)에 속한 카운터(151)들 각각은 1개의 비트가 동시에 토글링될 수 있다. 따라서, 도 6에 도시된 본 발명의 비교예에 따른 아날로그 디지털 컨버터와는 달리 동시에 토글링되는 비트의 수가 감소될 수 있다. 이에 따라 본 발명의 비교예에 따른 아날로그 디지털 컨버터에 비해 매우 낮은 피크 전류가 발생할 수 있다.

도 10에서는 C 블록 구간만을 예시하였으나, 영상 신호에 대한 카운팅 구간(Signal Count)과 함께 리셋 신호에 대한 카운팅 구간(Reset Count)에서도 여러 개의 비트가 동시에 토글링되는 구간인 경우(예컨대, 127→128) 피크 전류가 감소될 수 있다.

이와 같이 본 발명의 다른 실시예에 따른 이미지 센서에 의하면, 복수의 카운터(151)들을 다수의 그룹으로 분류하여 일부 그룹의 카운터(151)에 저장된 값을 변경함으로써 상기 복수의 카운터(151)들에서 발생되는 피크 전류를 감소시킬 수 있는 효과가 있다.

도 11은 본 발명의 다른 실시예에 따른 아날로그 디지털 컨버터의 동작을 설명하기 위한 흐름도이다.

도 1 내지 11을 참고하면, 먼저, 본 발명의 일 실시예에 따른 아날로그 디지털 컨버터(140)의 아날로그 디지털 컨버터(140)에 포함된 제1 카운터 그룹(152) 및 제2 카운터 그룹(153)은 각각 카운터 컨트롤러(171)로부터 카운터 리셋 신호(CNT_RST)를 수신하여 제1 카운터 그룹(152) 및 제2 카운터 그룹(153) 각각의 카운터에 저장된 카운트 값(CNT_VAL1, CNT_VAL2)을 0으로 리셋할 수 있다(S810).

제1 카운터 그룹(152)은 카운터 컨트롤러(171)로부터 카운터 셋팅 신호(CNT_SET)를 수신하고, 제1 카운터 그룹(152)에 속한 각각의 카운터(151)들은 내부의 특정 비트를 변경하여, 카운터(151)에 저장된 카운터 값(CNT_VAL1)을 오프셋 코드만큼 증가시킬 수 있다(S820).

제1 카운터 그룹(152) 및 제2 카운터 그룹(153)은 카운터 컨트롤러(171)로부터 카운터 클럭 신호(CNT_CLK)를 수신하고, 비교기(181)로부터 입력되는 비교 결과 신호(COMP_OUT1 내지 COMP_OUT4)가 로우 레벨인 구간 즉, 리셋 신호에 대한 카운팅 구간(Reset Count)에서 리셋 신호에 대한 카운팅을 시작할 수 있다(S830). 예컨대, 도 10에서 제1 카운터 그룹(152)은 리셋 신호에 대한 카운팅을 3에서 시작하고, 제2 카운터 그룹(153)은 리셋 신호에 대한 카운팅을 0에서 시작할 수 있다.

리셋 신호에 대한 카운팅이 종료된 이후의 구간(BWI)에서, 카운터 컨트롤러(171)로부터 입력되는 반전 신호(IVS)가 인에이블(enable)되면, 제1 카운터 그룹(152) 및 제2 카운터 그룹(153)은 제1 카운터 그룹(152) 및 제2 카운터 그룹(153) 각각에 포함된 카운터(151)에 저장된 카운트 값(CNT_VAL1, CNT_VAL2)을 절대값이 동일한 음수로 만들 수 있다(S840).

다음으로, 영상 신호의 수신이 시작되면, 제1 카운터 그룹(152) 및 제2 카운터 그룹(153)은 영상 신호에 대한 카운팅을 시작할 수 있다(S850).

리셋 신호에 대한 카운팅 구간(Reset Count) 또는 영상 신호에 대한 카운팅 구간(Signal Count)에서 제1 카운터 그룹(152) 또는 제2 카운터 그룹(153)에 속한 카운터(151)들의 여러 개의 비트가 동시에 토글링되는 구간인 경우(예컨대, C 블록 구간) 피크 전류가 감소될 수 있다(S860).

카운터 셋팅 신호(CNT_SET)를 수신한 제1 카운터 그룹(152)은 카운터 셋팅 신호(CNT_SET)를 수신하지 않은 경우에 카운팅을 수행하였을 때와 비교하여 오프셋 코드만큼 오차가 발생하게 된다. 따라서, 오프셋 코드만큼 카운트 결과값에 대해 보정을 수행할 수 있다(S870). 예컨대, 제1 카운터 그룹(153)에 오프셋 코드가 3인 카운터 셋팅 신호(CNT_SET)를 인가한 경우, 카운팅이 완료된 카운트 결과값을 3만큼 감소시키는 보정을 행할 수 있다. 이러한 보정은 카운터 컨트롤러(171)로부터 입력되는 카운터 셋팅 신호(CNT_SET)에 의해, 또는 컬럼 메모리 블록(191)을 제어하는 메모리 컨트롤러(미도시)의 제어 신호에 의해 이루어질 수 있다.

도 12 및 도 13은 도 6, 도 7 및 도 10에 도시된 A 내지 C 블록에서의 본 발명의 비교예와 실시예들의 동작을 비교하기 위한 도면이다.

도 1 내지 13을 참고하면, A 내지 C 블록은 본 발명의 비교예, 일 실시예 및 다른 실시예의 각각의 제1 카운터 그룹(152) 및 제2 카운터 그룹(153)의 영상 신호에 대한 카운팅 구간(Signal Count)에서 카운트 값(CNT_VAL1, CNT_VAL2)이 255에서 256으로 증가하는 구간을 나타낸다.

도 12 및 13의 (a) 부분에서 제1 카운터 그룹(152) 및 제2 카운터 그룹(153)에 속한 복수의 카운터(151)들은 복수의 비트를 저장할 수 있으며, 카운트 값(CNT_VAL1, CNT_VAL2)은 각각의 비트를 이용해 2진수로 표현될 수 있다. A 블록에서 카운트 값(CNT_VAL1, CNT_VAL2)이 255(01111111)에서 256(10000000)으로 증가되려면, 제1 카운터 그룹(152) 및 제2 카운터 그룹(153)에 속한 각각의 카운터(151)들에 포함된 8 개의 비트가 동시에 토글링되어야 한다.

도 13에서 I는 제1 카운터 그룹(152) 또는 제2 카운터 그룹(153)에 속한 카운터(151)들의 1 비트가 토클링될 때 발생하는 피크 전류를 나타낸다. 도 13에서는 제1 카운터 그룹(152)과 제2 카운터 그룹(153)에 속한 카운터(151)들의 갯수가 동일하다는 가정하에 동일한 I라고 표현하였으나, 제1 카운터 그룹(152)과 제2 카운터 그룹(153)에 속한 카운터(151)들의 갯수는 얼마든지 달라질 수 있다.

A 블록에서 제1 카운터 그룹(152) 및 제2 카운터 그룹(153)에 속한 복수의 카운터(151)들은 각각 8개 비트가 토글링 되어야 하므로 I×8 크기의 피크 전류가 발생할 수 있다. 따라서, A 블록에서 모든 카운터에서 발생하는 피크 전류는 I×16의 크기가 발생할 수 있다.

도 12 및 13의 (b) 부분에서 제1 카운터 그룹(152) 및 제2 카운터 그룹(153)에 속한 복수의 카운터(151)들은 복수의 비트를 저장할 수 있으며, 카운트 값(CNT_VAL1, CNT_VAL2)은 각각의 비트를 이용해 2진수로 표현될 수 있다. B 또는 C 블록에서 제1 카운터 그룹(152)에 속한 복수의 카운터(151)들에 저장된 카운트 값(CNT_VAL1)이 255(01111111)에서 256(10000000)으로 증가되려면, 8 개의 비트가 동시에 토글링되어야 한다.

이와 달리 B 또는 C 블록에서 제2 카운터 그룹(153)에 속한 복수의 카운터(151)들에 저장된 카운트 값(CNT_VAL2)은 258(10000010)에서 259(10000011)로 증가될 수 있다. 따라서, 제2 카운터 그룹(153)에 속한 복수의 카운터(151)들에 저장된 복수의 비트 중 1 개의 비트만이 토글링될 수 있다.

도 13을 참고하면, B 또는 C 블록에서 제1 카운터 그룹(152)에 속한 복수의 카운터(151)들은 각각 8개 비트가 토글링 되어야 하므로 I×8 크기의 피크 전류가 발생할 수 있다. 이에 반해, B 또는 C 블록에서 제2 카운터 그룹(153)에 속한 복수의 카운터(151)들은 각각 1개 비트가 토글링 되어야 하므로 I×1 크기의 피크 전류가 발생할 수 있다. 따라서, B 또는 C 블록에서 모든 카운터(151)들에서 발생하는 피크 전류는 I×9의 크기가 발생할 수 있다. 본 발명의 일 실시예와 다른 실시예에 의한 (b) 부분에 따르면, (a) 부분에 비해 발생되는 피크 전류는 I×16에서 I×9로 크기가 줄어듦을 알 수 있다.

도 14는 본 발명의 실시예에 따른 오프셋 코드의 적용 예를 나타내는 도면이다.

도 1 내지 14를 참고하면, 기준이 되는 그룹(case1)에서의 카운팅 과정과 오프셋 코드가 각각 2와 3인 경우에 나머지 그룹(case2, case3)에서의 카운팅 과정이 나타나 있다. 예컨대, 기준이 되는 그룹(case1)은 각각 도 4 및 9에서 제2 카운터 그룹(153)에 해당할 수 있다. 오프셋 코드가 각각 2와 3인 경우에 나머지 그룹(case2, case3)은 각각 도 4 및 9에서 제1 카운터 그룹(152)에 해당할 수 있다.

오프셋 코드가 2인 그룹(case2)의 경우, 초기의 카운트 값은 2(010)로 셋팅되어 있으며, 오프셋 코드가 3인 그룹(case3)의 경우, 초기의 카운트 값은 3(011)으로 셋팅되어 있다. 카운팅이 시작되면 각각의 초기의 카운트 값에서 1씩 증가하게 된다.

도 14에서 2번째의 카운트가 진행되는 구간 즉, 기준이 되는 그룹(case1)에서의 카운트 값이 1(001)에서 2(010)로 증가하는 구간에서, 2개의 비트가 토글링 된다. 여기서, 오프셋 코드가 2인 그룹(case2)에서의 카운트 값은 3(011)에서 4(100)으로 증가하는 구간에서, 3개의 비트가 토글링 된다. 반면, 오프셋 코드가 3인 그룹(case3)에서의 카운트 값은 4(100)에서 5(101)로 증가하는 구간에서, 1개의 비트 만이 토글링 된다.

또한, 4번째의 카운트가 진행되는 구간 즉, 기준이 되는 그룹(case1)에서의 카운트 값이 3(011)에서 4(100)로 증가하는 구간에서, 3개의 비트가 토글링 된다. 여기서, 오프셋 코드가 2인 그룹(case2)에서의 카운트 값은 5(101)에서 6(110)으로 증가하는 구간에서, 2개의 비트가 토글링 된다. 반면, 오프셋 코드가 3인 그룹(case3)에서의 카운트 값은 6(110)에서 7(111)로 증가하는 구간에서, 1개의 비트 만이 토글링 된다.

따라서, 기준이 되는 그룹(case1)에서 복수의 비트가 토글링되는 경우, 오프셋 코드가 짝수(even)일 때보다 홀수일 때 토글링되는 비트 수가 감소될 수 있다. 이에 따라 아날로그 디지털 컨버터(140)에서 발생되는 피크 전류도 감소될 수 있다.

도 14에서는 오프셋 코드가 3일 경우를 예를 들어 설명하였으나, 도 13에서 나타나듯이 피크 전류는 가우시안 분포(normal distribution)의 형태를 가지는 것이 일반적이므로, 카운터 컨트롤러(171)는 피크 전류가 발생하는 시간 간격에 따라 적절한 오프셋 코드를 결정할 수 있다. 즉, 피크 전류가 발생하는 시간 간격(예컨대, 주기)이 허용하는 범위 내에서 최대한 큰 값을 오프셋 코드로 결정함으로써 피크 전류를 최소화 할 수 있다.

도 15는 본 발명의 일 실시예에 따른 이미지 센서를 포함하는 전자 시스템 및 인터페이스를 나타낸다. 도 9를 참조하면, 상기 전자 시스템(1000)은 MIPI 인터페이스를 사용 또는 지원할 수 있는 데이터 처리 장치, 예컨대 이동 전화기, PDA, PMP, IPTV 또는 스마트 폰으로 구현될 수 있다.

상기 전자 시스템(1000)은 어플리케이션 프로세서(1010), 이미지 센서(1040), 및 디스플레이(1050)를 포함한다.

어플리케이션 프로세서(1010)에 구현된 CSI 호스트(1012)는 카메라 시리얼 인터페이스(camera serial interface(CSI))를 통하여 이미지 센서(1040)의 CSI 장치(1041)와 시리얼 통신할 수 있다. 이때, 예컨대, 상기 CSI 호스트(1012)에는 광 디시리얼라이저가 구현될 수 있고, CSI 장치(1041)에는 광 시리얼라이저가 구현될 수 있다.

어플리케이션 프로세서(1010)에 구현된 DSI 호스트(1011)는 디스플레이 시리얼 인터페이스(display serial interface(DSI))를 통하여 디스플레이(1050)의 DSI 장치(1051)와 시리얼 통신할 수 있다. 이때, 예컨대, DSI 호스트(1011)에는 광 시리얼라이저가 구현될 수 있고, DSI 장치(1051)에는 광 디시리얼라이저가 구현될 수 있다.

전자 시스템(1000)은 어플리케이션 프로세서(1010)와 통신할 수 있는 RF 칩(1060)을 더 포함할 수 있다. 전자 시스템(1000)의 PHY(1013)와 RF 칩(1060)의 PHY(1061)는 MIPI DigRF에 따라 데이터를 주고받을 수 있다.

전자 시스템(1000)은 GPS(1020), 스토리지(1070), 마이크(1080), DRAM(1085) 및 스피커(1090)를 더 포함할 수 있으며, 상기 전자 시스템(1000)은 Wimax(1030), WLAN(1100) 및 UWB(1110) 등을 이용하여 통신할 수 있다.

본 발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다.

컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장장치 등이 있으며, 또한 본 발명에 따른 객체 정보 추정 방법을 수행하기 위한 프로그램 코드는 캐리어 웨이브(예를 들어, 인터넷을 통한 전송)의 형태로 전송될 수도 있다.

또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명을 구현하기 위한 기능적인(functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

이미지 센서(100)
CDS 블록(130)
아날로그 디지털 컨버터(140)
카운터 블록(150)
카운터(151)
타이밍 제너레이터(170)
카운터 컨트롤러(171)
지연 회로(172)
제어 레지스터 블록(180)

Claims

복수의 컬럼들 각각의 픽셀 신호와 램프 신호를 비교한 비교 결과 신호를 수신하여 상기 비교 결과 신호의 카운트 결과를 생성하는 복수의 카운터; 및
카운터 클럭 신호와 (n-1)개의 지연 클럭 신호를 생성하여 상기 복수의 카운터들로 전송하는 카운터 컨트롤러를 포함하며,
상기 (n-1)개의 지연 클럭 신호는 상기 카운터 클럭 신호가 각각 대응되는 오프셋 코드만큼 지연되고,
상기 n은 2 이상의 자연수인 이미지 센서.
제1항에 있어서,
상기 복수의 카운터들은 제1 카운터 그룹 내지 제n 카운터 그룹을 포함하는 n개의 그룹으로 그룹화되고,
상기 카운터 클럭 신호는 상기 제1 카운터 그룹으로 전송되고,
상기 (n-1)개의 지연 클럭 신호는 상기 제2 카운터 그룹 내지 제n 카운터 그룹으로 각각 전송되는 이미지 센서.
제2항에 있어서,
상기 n은 2인 이미지 센서.
제1항에 있어서,
상기 카운터 컨트롤러는 상기 (n-1)개의 지연 클럭 신호를 생성하는 지연 회로를 포함하는 이미지 센서.
제4항에 있어서,
상기 지연 회로는 복수의 플립플롭들과 하나의 먹스를 포함하는 이미지 센서.
제5항에 있어서,
상기 지연 회로는 시그널 인에이블 신호의 레벨이 하이인 경우에만 상기 (n-1)개의 지연 클럭 신호를 생성하는 이미지 센서.
제1항에 있어서,
상기 오프셋 코드는 홀수인 이미지 센서.
제1항에 있어서,
상기 복수의 컬럼들에 해당하는 다수의 픽셀들을 포함하는 픽셀 어레이;
상기 픽셀 어레이에 포함된 로우(row)들 중에서 적어도 어느 하나의 로우를 선택하는 로우 드라이버;
상기 픽셀어레이로부터 컬럼 단위로 출력되는 픽셀 신호에 대해 상관 이중 샘플링을 수행하는 CDS 블록;
상기 복수의 카운터 및 상기 카운터 컨트롤러를 포함하고, 상기 상관 이중 샘플링된 픽셀 신호를 디지털 신호로 변환하는 ADC 블록;
상기 디지털화된 픽셀 신호를 임시로 저장한 후 증폭하여 출력하는 버퍼; 및
클럭 신호를 생성하여 상기 카운터 컨트롤러, 상기 로우 드라이버 및 상기 ADC 블록으로 전송하는 타이밍 제너레이터를 더 포함하는 이미지 센서.
복수의 컬럼들 각각의 픽셀 신호와 램프 신호를 비교한 비교 결과 신호를 수신하여 상기 비교 결과 신호의 카운트 결과를 생성하는 복수의 카운터; 및
카운터 클럭 신호와 (n-1)개의 카운터 셋팅 신호를 생성하여 상기 복수의 카운터들로 전송하는 카운터 컨트롤러를 포함하며,
상기 (n-1)개의 카운터 셋팅 신호는 상기 복수의 카운터들에 저장된 카운트 값을 각각 대응되는 오프셋 코드만큼 증가시키고,
상기 n은 2 이상의 자연수인 이미지 센서.
제9항에 있어서,
상기 복수의 카운터들은 제1 카운터 그룹 내지 제n 카운터 그룹을 포함하는 n개의 그룹으로 그룹화되고,
상기 카운터 클럭 신호는 상기 제1 카운터 그룹 내지 제n 카운터 그룹으로 전송되고,
상기 (n-1)개의 카운터 셋팅 신호는 상기 제2 카운터 그룹 내지 제n 카운터 그룹으로 각각 전송되는 이미지 센서.