CN102646590A - Nmos晶体管的形成方法 - Google Patents

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Abstract

一种NMOS晶体管的形成方法，包括：提供半导体衬底；在所述半导体衬底上依次形成栅介质层和栅电极；在所述栅介质层两侧的半导体衬底中分别形成源区和漏区；在形成所述栅介质层和栅电极之后，对所述栅介质层下方的半导体衬底进行氟离子注入；在所述氟离子注入之后还包括：对所述半导体衬底进行退火，退火气氛包括氢气或氢气的等离子体。本发明有利于抑制NMOS晶体管的热载流子注入问题，延长器件的使用寿命。

Description

NMOS晶体管的形成方法
技术领域
本发明涉及半导体技术，尤其涉及一种NMOS晶体管的形成方法。
背景技术
随着半导体器件集成度的不断提高，其特征尺寸逐渐减小，MOS晶体管的栅极的长度减小，源/漏区以及源/漏延伸区(Source/Drain Extension)相应地变浅，当前工艺水平要求半导体器件的源/漏区的深度小于1000埃，甚至深度在200埃或者更小的数量级。
为了形成深度较小的源/漏区，热预算(thermal budget)也要相应地减小，往往使用更低的热处理温度和更短的热处理时间，这导致了NMOS晶体管的热载流子注入(HCI，Hot Carrier Injection)问题。热载流子注入是指沟道中受电场作用而高速移动的载流子(在NMOS晶体管中沟道区的多数载流子为电子)进入栅介质层中，导致器件的阈值电压等参数发生漂移，随着器件的使用，由热载流子注入问题导致进入栅介质层中的电子越来越多，器件参数漂移问题也越来越严重，因此，热载流子注入问题会严重缩短器件的使用寿命。
当前，业界为改善NMOS晶体管的HCI问题，通常采用LDD(Lightly DopedDrain，轻掺杂漏注入)离子注入进行优化，利用减小LDD离子注入的剂量和增大LDD注入能量，获得较深的LDD结，减小横向电场强度，从而减弱热载流子注入问题。但上述方法的效果有限，而且还可能导致短沟道效应(SCE，Short Channel Effect)等问题。
关于解决热载流子注入问题的更多方法，请参考专利号为7,795,101，以及专利号为7,875,521的美国专利文献。
发明内容
本发明解决的问题是热载流子注入导致NMOS晶体管的器件使用寿命缩短的问题。
为解决上述问题，本发明提供了一种NMOS晶体管的形成方法，包括：
提供半导体衬底；
在所述半导体衬底上依次形成栅介质层和栅电极；
在所述栅介质层两侧的半导体衬底中分别形成源区和漏区；
在形成所述栅介质层和栅电极之后还包括：
对所述栅介质层下方的半导体衬底进行氟离子注入；
在所述氟离子注入之后，对所述半导体衬底进行退火，退火气氛包括氢气或氢气的等离子体。
可选地，所述氟离子注入的能量为2KeV至20KeV。
可选地，所述氟离子注入的剂量为1E14atom/cm2(原子/平方厘米)至3E15atom/cm2。
可选地，所述氟离子注入在形成所述源区和漏区之前或之后进行。
可选地，所述在所述栅介质层两侧的半导体衬底中分别形成源区和漏区包括：
以所述栅电极为掩膜对所述半导体衬底进行第一离子注入，形成源延伸区和漏延伸区；
在所述栅电极和栅介质层的侧壁形成侧墙；
以所述栅电极和侧墙为掩膜对所述半导体衬底进行第二离子注入，形成源区和漏区。
可选地，所述氟离子注入在所述第一离子注入之前进行。
可选地，所述氟离子注入在所述第一离子注入之后、形成所述侧墙之前进行。
可选地，所述氟离子注入在形成所述侧墙之后、所述第二离子注入之前进行。
可选地，所述氟离子注入在所述第二离子注入之后进行。
可选地，在所述第一离子注入之后还包括对所述半导体衬底进行第一退火，对注入的离子进行激活。
可选地，在所述第二离子注入之后还包括对所述半导体衬底进行第二退火，对注入的离子进行激活。
可选地，所述退火的温度为350℃至550℃。
可选地，所述退火的持续时间为20min至60min。
可选地，所述退火的气氛选自氢气和氮气的混合气体，或氢气和氩气的混合气体，或氢气和氦气的混合气体，或氢气、氮气和氩气的混合气体，或氢气、氮气和氦气的混合气体，或氢气的等离子体和氮气的混合气体，或氢气的等离子体和氩气的混合气体，或氢气的等离子体和氦气的混合气体，或氢气的等离子体、氮气和氩气的混合气体，或氢气的等离子体、氮气和氦气的混合气体。
可选地，所述退火的气氛为氮气和氢气的混合气体，其中氮气与氢气的体积比为15∶1至25∶1。
可选地，在形成所述源区和漏区之后还包括：
形成介质层，覆盖所述栅电极和半导体衬底的表面；
在所述介质层中形成接触孔(contact)；
在所述接触孔的底部和侧壁形成阻挡层；
在所述接触孔中填充金属并平坦化，使得填充的金属表面与所述介质层的表面齐平。
可选地，所述退火在形成所述阻挡层之后、在所述接触孔中填充金属之前原位(in-situ)进行。
可选地，所述退火在所述接触孔中填充金属之后、对填充的金属进行平坦化之前原位进行。
可选地，所述退火在对填充的金属进行平坦化之后原位进行。
与现有技术相比，本发明实施例具有以下优点：
通过在形成源区和漏区之前或者之后对栅介质层下方的半导体衬底进行氟离子注入，并对半导体衬底进行退火，退火的气氛包括氢气或氢气的等离子体，从而在栅介质层和半导体衬底的接触界面上引入氟离子和氢离子，有利于改善栅介质层下方的半导体衬底的表面态，能够有效的减弱热载流子注入问题，延长器件的使用寿命。
进一步的，所述氟离子注入可以是在形成源延伸区和漏延伸区之前或之后进行，也可以在形成源区和漏区之前或之后进行，能够灵活的应用于半导体生产工艺中。
此外，所述退火过程可以在接触孔中形成阻挡层之后、填充金属之前原位进行，也可以在接触孔中填充金属后、在对填充的金属进行平坦化之前或之后原位进行。优选的，所述退火过程可以和形成源延伸区和漏延伸区之后的第一退火过程共同进行，或者可以和形成源区和漏区之后的第二退火过程共同进行，以简化工艺步骤。
附图说明
图1是本发明实施方式的NMOS晶体管的形成方法的流程示意图；
图2至图10是本发明实施例的NMOS晶体管的形成方法的剖面结构示意图。
具体实施方式
现有技术中，随着器件的特征尺寸不断减小，热载流子注入问题会严重影响NMOS晶体管性能，使其使用寿命大大缩短。
本发明实施例通过在形成源区和漏区之前或者之后对栅介质层下方的半导体衬底进行氟离子注入，并对半导体衬底进行退火，退火的气氛包括氢气或氢气的等离子体，从而在栅介质层和半导体衬底的接触界面上引入氟离子和氢离子，有利于改善栅介质层下方的半导体衬底的表面态，能够有效的减弱热载流子注入问题，延长器件的使用寿命。
进一步的，所述氟离子注入可以是在形成源延伸区和漏延伸区之前或之后进行，也可以在形成源区和漏区之前或之后进行，能够灵活的应用于半导体生产工艺中。
此外，所述退火过程可以在接触孔中形成阻挡层之后、填充金属之前原位进行，也可以是在接触孔中填充金属后、在对填充的金属进行平坦化之前或之后原位进行。优选的，所述退火过程可以和形成源延伸区和漏延伸区之后的第一退火过程共同进行，或者可以和形成源区和漏区之后的第二退火过程共同进行，以简化工艺步骤。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施方式的限制。
图1示出了本发明实施方式的NMOS晶体管的形成方法的流程示意图，如图1所示，包括：
步骤S11，提供半导体衬底；
步骤S12，在所述半导体衬底上依次形成栅介质层和栅电极；
步骤S14，在所述栅介质层两侧的半导体衬底中分别形成源区和漏区；
在所述步骤S14之前或之后，还包括步骤S13，对所述栅介质层下方的半导体衬底进行氟离子注入；
在步骤S13之后，还包括步骤S15：对所述半导体衬底进行退火，退火气氛包括氢气或氢气的等离子体。
下面结合图2至图10对本发明的实施例进行详细描述。
结合图1和图2，执行步骤S11，提供半导体衬底10。所述半导体衬底10可以是单晶硅，也可以是硅锗化合物，还可以是绝缘体上硅(SOI，SiliconOn Insulator)结构或硅上外延层结构，本实施例中所述半导体衬底10优选为单晶硅。
结合图1和图3，执行步骤S12，在所述半导体衬底10上依次形成栅介质层11和栅电极12。本实施例中，所述栅介质层11的材料为氧化硅，所述栅电极12的材料为多晶硅，所述栅介质层11和栅电极12的形成方法为化学气相沉积(CVD)。
结合图1和图4，执行步骤S13，对所述栅介质层11下方的半导体衬底10进行氟离子注入。所述氟离子注入中注入的离子具体为F-离子，注入能量为2KeV至20KeV，注入剂量为1E14atom/cm2至3E15atom/cm2，注入栅电极12中的氟离子穿过所述栅电极12和栅介质层11进入栅介质层11下方的半导体衬底10中。
结合图1和图5至图7，执行步骤S14，在所述栅介质11两侧的半导体衬底10中分别形成源区16和漏区17，下面进行详细说明。
首先参考图5，以所述栅电极12为掩膜，对所述半导体衬底10进行第一离子注入，在所述栅介质层11两侧的半导体衬底10中分别形成源延伸区13和漏延伸区14，所述第一离子注入中注入离子为N型离子，如磷离子、砷离子等。在进行所述第一离子注入之前，还可以在所述栅介质层11和栅电极12的侧壁上形成偏移侧墙(offset spacer)，以保护所述栅介质层11和栅电极12不受第一离子注入的影响。在第一离子注入之后，可以对所述半导体衬底10进行第一退火，以对注入的离子进行激活。
之后参考图6，在所述栅介质层11和栅电极12的侧壁上形成侧墙15，所述侧墙15的材料可以是氧化硅、氮化硅或二者的叠层结构。
之后参考图7，以所述栅电极12以及侧墙15为掩膜，对所述半导体衬底10进行第二离子注入，在所述栅介质层11两侧、侧墙15的外侧形成源区16和漏区17。所述第二离子注入中注入的离子的导电类型和所述第一离子注入相同，也为N型离子，如磷离子、砷离子等，可以和第一离子注入中的离子相同，也可以不同。所述第二离子注入的剂量比第一离子注入的剂量大，一般可以大1至2个数量级。在所述第二离子注入之后，可以对所述半导体衬底10进行第二退火，以对注入的离子进行激活。
上述实施例的工艺工程中，在进行第一离子注入形成源延伸区13和漏延伸区14之前进行氟离子注入，在其他具体实施例中，也可以在所述第一离子注入之后、形成侧墙15之前进行所述氟离子注入；或者也可以在形成侧墙15之后、在第二离子注入之前进行所述氟离子注入；或者也可以在进行所述第二离子注入形成源区16和漏区17之后进行所述氟离子注入。
参考图8，在形成所述源区16和漏区17之后，形成介质层18，覆盖所述栅电极12、侧墙15和半导体衬底10的表面。所述介质层18的材料可以是氧化硅，掺杂的硅玻璃，如磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)等，其形成方法可以是化学气相沉积、等离子增强型化学气相沉积等。需要说明的是，在形成介质层18之前，还可以在所述半导体衬底10上与所述NMOS晶体管并列形成PMOS晶体管，以形成CMOS结构。
参考图9，在所述介质层18中形成接触孔19，所述接触孔19的底部可以分别暴露出所述源区16、漏区17和栅电极12中的一个或多个，所述接触孔19的形成方法可以包括：在所述介质层18的表面形成光刻胶层并图形化；以图形化后的光刻胶层为掩膜对所述介质层18进行刻蚀，形成所述接触孔19，刻蚀方法可以是各向异性的干法刻蚀。
仍然参考图9，在所述接触孔19的底部和侧壁形成阻挡层20，所述阻挡层20的材料可以是钛(Ti)、氮化钛(TiN)等，其形成方法可以是化学气相沉积、物理气相沉积(PVD)等，本实施例中形成的阻挡层20还覆盖所述半导体衬底10的表面。
在沉积形成所述阻挡层20之后，可以对所述半导体衬底10进行原位退火，即在沉积形成所述阻挡层20的反应腔中进行退火，退火的气氛包括氢气或氢气的等离子体，退火的温度为350℃至550℃，退火的时间为20min至60min。经过在氢气或氢气的等离子体气氛中退火，在所述半导体衬底10和栅介质层11的接触界面上引入氢离子。
具体的，所述退火的气氛选自氢气和氮气的混合气体，或氢气和氩气的混合气体，或氢气和氦气的混合气体，或氢气、氮气和氩气的混合气体，或氢气、氮气和氦气的混合气体，或氢气的等离子体和氮气的混合气体，或氢气的等离子体和氩气的混合气体，或氢气的等离子体和氦气的混合气体，或氢气的等离子体、氮气和氩气的混合气体，或氢气的等离子体、氮气和氦气的混合气体。优选的，本实施例中退火气氛为氮气和氢气的混合气体，其中氮气与氢气的体积比为15∶1至25∶1。
发明人经过研究和试验发现，通过氟离子注入和使用氢气或氢气的等离子体作为退火气氛进行退火，可以同时在所述栅介质层11和其下方的半导体衬底10的接触表面上引入氟离子和氢离子，改善栅介质层11下方的半导体衬底10的表面态，有利于减少进入栅介质层11的高速电子，提高器件对热载流子注入问题的免疫力，延长器件使用寿命。此外，使用氢气或氢气的等离子体作为退火气氛进行退火还可以促进之前注入至栅介质层11下方的半导体衬底10的氟离子的扩散，使其在所述栅介质层11和半导体衬底10的接触界面上分布更均匀，进一步改善半导体衬底10的表面态。
参考图10，在所述接触孔中填充金属21，并对其进行平坦化，去除所述半导体衬底10表面上的阻挡层20和金属21，使得所述接触孔中的金属21的表面与所述半导体衬底10的表面齐平。
上述实施例是在沉积形成阻挡层20之后进行原位退火，在其他实施例中，所述退火过程也可以是在填充金属21后、对其进行平坦化之前或之后原位进行的，或者也可以是在形成所述介质层18之前或之后进行的，退火过程的气氛也包括氢气或氢气的等离子体，具体选用的气体和前述工艺过程类似，这里不再赘述。使用原位退火有利于简化工艺，当然，在其他实施例中，也可以采用非原位的退火。优选的，上述在氢气或氢气的等离子体气氛中的退火可以与形成源延伸区13和漏延伸区14之后的第一退火过程共同进行，或是与形成源区16和漏区17之后的第二退火过程共同进行，即使用上述在氢气或氢气的等离子体气氛中的退火来代替所述第一退火或第二退火，在激活注入离子的同时在所述半导体衬底10和栅介质层11的接触界面引入氢离子，进一步简化工艺。
上述实施例中，在形成源/漏延伸区之前或之后，或在形成源区和漏区之前或之后，对半导体衬底进行氟离子注入，并对半导体衬底进行退火，退火气氛包括氢气或氢气的等离子体，从而有效的改善了半导体衬底和栅介质层的接触界面的表面态，有利于抑制热载流子注入，延长器件的使用寿命。
需要说明的是，在其他具体实施例中，也可以不形成所述源/漏延伸区，在形成栅介质层和栅电极之后，直接在栅介质层两侧的半导体衬底中形成源区和漏区，而在形成源区和漏区之前或之后，对所述半导体衬底进行氟离子注入，并对所述半导体衬底进行退火，退火气氛包括氢气或氢气的等离子体，具体请参见前述实施例，这里不再赘述。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (19)

1.一种NMOS晶体管的形成方法，包括：
提供半导体衬底；
在所述半导体衬底上依次形成栅介质层和栅电极；
在所述栅介质层两侧的半导体衬底中分别形成源区和漏区；
其特征在于，在形成所述栅介质层和栅电极之后还包括：
对所述栅介质层下方的半导体衬底进行氟离子注入；
在所述氟离子注入之后，对所述半导体衬底进行退火，退火气氛包括氢气或氢气的等离子体。
2.根据权利要求1所述的NMOS晶体管的形成方法，其特征在于，所述氟离子注入的能量为2KeV至20KeV。
3.根据权利要求2所述的NMOS晶体管的形成方法，其特征在于，所述氟离子注入的剂量为1E14atom/cm2至3E15atom/cm2。
4.根据权利要求1所述的NMOS晶体管的形成方法，其特征在于，所述氟离子注入在形成所述源区和漏区之前或之后进行。
5.根据权利要求1所述的NMOS晶体管的形成方法，其特征在于，所述在所述栅介质层两侧的半导体衬底中分别形成源区和漏区包括：
以所述栅电极为掩膜对所述半导体衬底进行第一离子注入，形成源延伸区和漏延伸区；
在所述栅电极和栅介质层的侧壁形成侧墙；
以所述栅电极和侧墙为掩膜对所述半导体衬底进行第二离子注入，形成源区和漏区。
6.根据权利要求5所述的NMOS晶体管的形成方法，其特征在于，所述氟离子注入在所述第一离子注入之前进行。
7.根据权利要求5所述的NMOS晶体管的形成方法，其特征在于，所述氟离子注入在所述第一离子注入之后、形成所述侧墙之前进行。
8.根据权利要求5所述的NMOS晶体管的形成方法，其特征在于，所述氟离子注入在形成所述侧墙之后、所述第二离子注入之前进行。
9.根据权利要求5所述的NMOS晶体管的形成方法，其特征在于，所述氟离子注入在所述第二离子注入之后进行。
10.根据权利要求5所述的NMOS晶体管的形成方法，其特征在于，在所述第一离子注入之后还包括对所述半导体衬底进行第一退火，对注入的离子进行激活。
11.根据权利要求5所述的NMOS晶体管的形成方法，其特征在于，在所述第二离子注入之后还包括对所述半导体衬底进行第二退火，对注入的离子进行激活。
12.根据权利要求1所述的NMOS晶体管的形成方法，其特征在于，所述退火的温度为350℃至550℃。
13.根据权利要求12所述的NMOS晶体管的形成方法，其特征在于，所述退火的持续时间为20min至60min。
14.根据权利要求1所述的NMOS晶体管的形成方法，其特征在于，所述退火的气氛选自氢气和氮气的混合气体，或氢气和氩气的混合气体，或氢气和氦气的混合气体，或氢气、氮气和氩气的混合气体，或氢气、氮气和氦气的混合气体，或氢气的等离子体和氮气的混合气体，或氢气的等离子体和氩气的混合气体，或氢气的等离子体和氦气的混合气体，或氢气的等离子体、氮气和氩气的混合气体，或氢气的等离子体、氮气和氦气的混合气体。
15.根据权利要求14所述的NMOS晶体管的形成方法，其特征在于，所述退火的气氛为氮气和氢气的混合气体，其中氮气与氢气的体积比为15∶1至25∶1。
16.根据权利要求1所述的NMOS晶体管的形成方法，其特征在于，在形成所述源区和漏区之后还包括：
形成介质层，覆盖所述栅电极和半导体衬底的表面；
在所述介质层中形成接触孔；
在所述接触孔的底部和侧壁形成阻挡层；
在所述接触孔中填充金属并平坦化，使得填充的金属表面与所述介质层的表面齐平。
17.根据权利要求16所述的NMOS晶体管的形成方法，其特征在于，所述退火在形成所述阻挡层之后、在所述接触孔中填充金属之前原位进行。
18.根据权利要求16所述的NMOS晶体管的形成方法，其特征在于，所述退火在所述接触孔中填充金属之后、对填充的金属进行平坦化之前原位进行。
19.根据权利要求16所述的NMOS晶体管的形成方法，其特征在于，所述退火在对填充的金属进行平坦化之后原位进行。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120133652A (ko) * 2011-05-31 2012-12-11 삼성전자주식회사 반도체 소자의 제조 방법
US8921181B2 (en) * 2012-12-27 2014-12-30 Intermolecular, Inc. Flourine-stabilized interface
EP2750167A1 (en) 2012-12-31 2014-07-02 Imec Method for tuning the effective work function of a gate structure in a semiconductor device
GB2524486A (en) * 2014-03-24 2015-09-30 Cambridge Silicon Radio Ltd Ultra low power transistor for 40nm processes
KR102237433B1 (ko) 2014-05-07 2021-04-07 삼성전자주식회사 반도체 소자의 제조 방법
US9660084B2 (en) * 2015-07-01 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and method for forming the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020168828A1 (en) * 2001-05-10 2002-11-14 Kuan-Lun Cheng Method of reducing threshold voltage shifting of a gate
US20050153528A1 (en) * 2004-01-09 2005-07-14 Elpida Memory, Inc. Method for manufacturing a semiconductor device having a low junction leakage current
CN101770986A (zh) * 2008-12-30 2010-07-07 联华电子股份有限公司 降低栅极漏电流并控制启始电压偏移量的方法及装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4971559B2 (ja) * 2001-07-27 2012-07-11 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7186569B2 (en) * 2002-08-02 2007-03-06 Unity Semiconductor Corporation Conductive memory stack with sidewall
US20060261441A1 (en) * 2005-05-23 2006-11-23 Micron Technology, Inc. Process for forming a low carbon, low resistance metal film during the manufacture of a semiconductor device and systems including same
US7579617B2 (en) 2005-06-22 2009-08-25 Fujitsu Microelectronics Limited Semiconductor device and production method thereof
US7795101B2 (en) 2006-04-03 2010-09-14 United Microelectronics Corp. Method of forming a MOS transistor
JP4143096B2 (ja) * 2006-04-25 2008-09-03 株式会社東芝 Ｍｏｓ型半導体装置及びその製造方法
US8969151B2 (en) * 2008-02-29 2015-03-03 Globalfoundries Singapore Pte. Ltd. Integrated circuit system employing resistance altering techniques

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020168828A1 (en) * 2001-05-10 2002-11-14 Kuan-Lun Cheng Method of reducing threshold voltage shifting of a gate
US20050153528A1 (en) * 2004-01-09 2005-07-14 Elpida Memory, Inc. Method for manufacturing a semiconductor device having a low junction leakage current
CN101770986A (zh) * 2008-12-30 2010-07-07 联华电子股份有限公司 降低栅极漏电流并控制启始电压偏移量的方法及装置

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