CN102623419A - 具有增强的热辐射性能的薄膜覆晶型半导体封装 - Google Patents

具有增强的热辐射性能的薄膜覆晶型半导体封装 Download PDF

Info

Publication number
CN102623419A
CN102623419A CN2012100175079A CN201210017507A CN102623419A CN 102623419 A CN102623419 A CN 102623419A CN 2012100175079 A CN2012100175079 A CN 2012100175079A CN 201210017507 A CN201210017507 A CN 201210017507A CN 102623419 A CN102623419 A CN 102623419A
Authority
CN
China
Prior art keywords
pattern
semiconductor package
terminal
insulation film
wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2012100175079A
Other languages
English (en)
Inventor
朴相弘
任俊成
洪性元
姜锡勋
崔荣玟
田珉浩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
LB Lusem Co Ltd
Original Assignee
Lusem Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lusem Co Ltd filed Critical Lusem Co Ltd
Publication of CN102623419A publication Critical patent/CN102623419A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • A—HUMAN NECESSITIES
    • A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
    • A61J—CONTAINERS SPECIALLY ADAPTED FOR MEDICAL OR PHARMACEUTICAL PURPOSES; DEVICES OR METHODS SPECIALLY ADAPTED FOR BRINGING PHARMACEUTICAL PRODUCTS INTO PARTICULAR PHYSICAL OR ADMINISTERING FORMS; DEVICES FOR ADMINISTERING FOOD OR MEDICINES ORALLY; BABY COMFORTERS; DEVICES FOR RECEIVING SPITTLE
    • A61J17/00—Baby-comforters; Teething rings
    • A61J17/10—Details; Accessories therefor
    • A61J17/101—Emitting means, e.g. for emitting sound, light, scents or flavours
    • A61J17/1011—Emitting sound, e.g. having rattles or music boxes
    • G—PHYSICS
    • G10—MUSICAL INSTRUMENTS; ACOUSTICS
    • G10D—STRINGED MUSICAL INSTRUMENTS; WIND MUSICAL INSTRUMENTS; ACCORDIONS OR CONCERTINAS; PERCUSSION MUSICAL INSTRUMENTS; AEOLIAN HARPS; SINGING-FLAME MUSICAL INSTRUMENTS; MUSICAL INSTRUMENTS NOT OTHERWISE PROVIDED FOR
    • G10D9/00—Details of, or accessories for, wind musical instruments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Health & Medical Sciences (AREA)
  • General Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Animal Behavior & Ethology (AREA)
  • Pediatric Medicine (AREA)
  • Public Health (AREA)
  • Veterinary Medicine (AREA)
  • Physics & Mathematics (AREA)
  • Acoustics & Sound (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

本发明公开了一种具有增强的热辐射性能的薄膜覆晶(COF)型半导体封装，该COF型半导体封装包括绝缘薄膜110、金属图案120和130、表面绝缘层140、半导体晶片200。金属图案由与半导体晶片电气连接的电路图案120以及与电路图案电气绝缘的绝缘图案130构成。绝缘薄膜110形成有热辐射孔150，以允许绝缘图案130的一部分暴露于绝缘薄膜110的底部表面。电路图案120的一部分在绝缘薄膜110上延伸，以构造成为与其它电路图案120相比具有宽表面积的扩展图案。由于从半导体产生的热通过其底部的绝缘图案130排放到基底100的后部内，所以绝缘图案130起到热辐射垫的作用。此外，电路图案120的上述部分构造为利用绝缘薄膜110上的额外空间占据宽区域的扩展图案125，并且扩展图案125通过热辐射孔150暴露于绝缘薄膜110的底部表面，从而通过晶片200的端子与扩展图案125相接触而增强热辐射效果。

Description

具有增强的热辐射性能的薄膜覆晶型半导体封装
相关申请
本申请要求2011年1月28日在韩国知识产权局提交的韩国专利申请No.10-2011-0008739的优先权，该申请的全部内容在此以引用方式并入。
技术领域
本发明涉及一种半导体封装，更具体地涉及一种将半导体晶片附着在薄膜上的COF(chip-on-film，薄膜覆晶)型半导体封装。
背景技术
COF型半导体封装与TCP(tape carrier package，带载封装)相比可使用更薄的带互连基底并且可更密集地设计互连图案。特别地，COF型半导体封装使用形成在带互连基底上的输入端子图案和输出端子图案取代锡珠作为外部连接端子，并且将输入端子图案和输出端子图案直接附着到印刷电路板或显示面板。
用于大批量生产高分辨率监视器的TCP技术在20世纪80年代后期被引入，随后成为市场上最优选的方法。然而，为了降低工艺成本并且根据半导体器件的微间距来提高产量，自20世纪90年代末期以来COF封装技术的市场份额不断增加。然而，为了实现具有高分辨率的显示器，当TV、监视器等的驱动频率增加到60Hz时，驱动器IC的驱动负载增加。因此，当采用COF封装技术时，IC(集成电路)晶片的发热成为严重问题。
为了解决上述问题，已提出一种方法，将热辐射垫附着在安装半导体晶片的互连薄膜的底部表面上。例如，如图1中所示，在COF型半导体封装中，由半导体集成电路实现的晶片18通过粘合剂(未示出)附着在具有柔性的薄膜11上。这里，薄膜11包括彼此层压的下绝缘层10、引线(lead)12和表面绝缘层14。此外，热辐射垫20通过粘合剂21附着在下绝缘层10的下表面上。在具有这种结构的COF型半导体封装中，由晶片18操作产生的热量通过成型树脂层16、引线12和下绝缘层10传递到热辐射垫20，并且通过热辐射垫20辐射到外部。
在附着有热辐射垫20的COF型半导体封装中，封装的厚度由于热辐射垫20而增加，因此不利于生产较薄的产品。此外，由于从晶片产生的热通过彼此具有不同材料的元件也就是成型树脂层16、引线12、下绝缘层10和热辐射垫20辐射，所以热辐射效果差。此外，通过粘合剂21附着于下绝缘层10的热辐射垫20可由于诸如集中作用在如部分“A”的角部上的摩擦力等外力而容易地与下绝缘层10分离。
发明内容
因此，本发明的一个目的是提供一种能够增强热辐射性能并且不会产生热辐射垫分离问题的COF型半导体封装。
根据本发明的一方面，提供一种COF型半导体封装，该半导体封装包括：使用绝缘薄膜、形成在绝缘薄膜上的金属图案、和保护金属图案的表面绝缘层顺序层压而成的带互连基底；以及安装在带互连基底上的半导体晶片，其中金属图案包括与半导体晶片电气连接的电路图案，以及与电路图案电气绝缘的绝缘图案。
绝缘薄膜可形成有热辐射孔，以允许绝缘图案的一部分暴露于绝缘薄膜的底部表面。
绝缘图案可连接到晶片的端子中发热量大于其它端子的发热端子。
发热端子可包括用于给晶片供应驱动电源的供电端子。
绝缘图案可连接到晶片的端子中的接地端子。
电路图案的一部分可在绝缘薄膜上延伸，以构造成为与其它电路图案相比具有宽表面积的扩展图案。
绝缘薄膜可形成有热辐射孔，以允许扩展图案的一部分暴露于绝缘薄膜的底部表面。
该COF型半导体封装还可包括热辐射部，该热辐射部形成在绝缘薄膜的底部表面上、连接到通过热辐射孔暴露在绝缘薄膜的底部表面上的扩展图案，该热辐射部用于将通过扩展图案传递的热散发到外部。
电路图案可沿某一方向成线型布置在绝缘薄膜上，并且扩展图案朝绝缘薄膜上的中央区域延伸。
电路图案可由彼此平行的两根线形成，并且扩展图案分别从这两根线内的电路图案交替地延伸。
扩展图案可形成为使得其端部与其其它部分相比具有较宽的宽度的形式延伸。
热辐射孔可形成在与扩展图案的端部相对应的位置上。
扩展图案中的至少任何一个可连接到晶片的端子中发热量大于其它端子的发热端子。
发热端子可包括用于给晶片供应驱动电源的供电端子。
扩展图案中的至少任何一个可连接到晶片端子中的接地端子。
晶片端子可以与不带任何隆起部的电路图案直接接触。
根据该COF型半导体封装，由于从半导体晶片产生的热通过下部地绝缘图案消散到基底的后部内，所以绝缘图案可起到热辐射垫的作用。此外，绝缘图案形成在带互连基底的内侧中，因此不存在由诸如摩擦力等外力引起分离的风险。
绝缘图案可与半导体晶片的底部上的晶片安装区域重叠，因此可以获得减少从半导体晶片产生的电磁波的附带效果。此外，紫外光可引起半导体晶片的故障，其中绝缘图案也可执行防止紫外光引起的问题的功能。
附图说明
本发明的这些和其它目的、特征、方面和优点将在以下结合附图对优选实施例和示例的详细描述中更充分地描述。在附图中：
图1是包括热辐射垫的现有技术COF型半导体封装的截面图；
图2是根据本发明的第一实施例的COF型半导体封装的截面图；
图3是用于图2中所示的COF型半导体封装的带互连基底的俯视图；
图4是示出第一实施例的变化例的COF型半导体封装的截面图；
图5是用于图4中所示的COF型半导体封装的带互连基底的俯视图；
图6是用于根据本发明第二实施例的COF型半导体封装的带互连基底的俯视图；
图7是图6的截面图；
图8是示出了第二实施例的变化例的截面图；以及
图9是示出了第二实施例的另一变化例的截面图。
具体实施方式
下文将参考附图详细描述本发明的COF型半导体封装的示例性实施例。
[第一实施例]
参见图2和图3，下面将描述根据本发明的第一实施例的COF型半导体封装的结构。
根据本发明的COF型半导体封装具有在带互连基底100的顶部上安装有半导体晶片200的结构。这里，带互连基底100包括具有柔性的绝缘薄膜110、形成在绝缘薄膜110上的金属图案120和130、以及保护金属图案120和130的表面绝缘层140。典型地，绝缘薄膜110由聚酰亚胺制成，金属图案120和130由具有优良的导电性的金属(例如铜)制成，并且表面绝缘层140可形成为抵抗层。此外，
设置有预定的集成电路的半导体晶片200通过成型树脂160粘附在带互连基底100的顶部上。
另一方面，带互连基底100中所包括的金属图案分为与半导体晶片200电气连接的电路图案120，以及与电路图案120电气绝缘的绝缘图案130。这里，隆起部122位于电路图案120上，并且形成在半导体晶片200的底部表面的圆周中的端子(未示出)通过隆起部122与电路图案120电气连接。
此外，绝缘图案130被限定为安装半导体晶片200的区域(图3中的附图标记“CA”)，并且半导体200与绝缘图案130重叠。这里，绝缘图案130极好地与半导体晶片200和电路图案120电气绝缘，并且成型树脂160被注射到其顶部，以使半导体晶片200的底部表面粘附于成型树脂160。
图3是带互连基底100的俯视图并且示出了暴露安装半导体晶片200的区域CA的状态。如图3中所示，绝缘图案130形成在与晶片安装区域CA大致重叠的位置上，并且绝缘图案130周围的多个电路图案120与绝缘图案130以预定距离间隔开以提供二者之间的绝缘状态。此外，在封装好的成品中，绝缘图案130和电路图案120通过成型树脂160电气绝缘，从而安全地实现绝缘状态。
在上述结构的带互连基底100和COF型半导体封装中，从半导体晶片200产生的热通过其底部的绝缘图案130排放到基底的后表面内。亦即，绝缘图案130可起到半导体封装的散热垫的作用。由于半导体晶片200和绝缘图案130彼此相邻地布置，所以从半导体晶片200产生的大部分热被直接传递到绝缘图案130，并且由于绝缘图案130由具有优良导热性的金属材料制成而易于执行热辐射。
此外，与上述现有技术不同，由于本发明中执行热辐射垫功能的绝缘图案130形成在带互连基底100的内侧中，所以不存在由于诸如摩擦等外力而分离的风险。此外，由于成型树脂160形成在绝缘图案130周围，所以即使将带互连基底100弯曲以用于安装时，也能安全地维持绝缘图案130与形成在绝缘图案130周围的电路图案120之间的绝缘状态。
此外，绝缘图案130与半导体晶片200的底部上的晶片安装区域CA重叠，因此从半导体晶片200产生的电磁波被吸入绝缘图案130的中央区域，从而获得附带效果，亦即，获得电气稳定性并且减少电磁波引起的干扰。此外，紫外光可引起半导体晶片200的故障，其中绝缘图案130也可执行防止紫外光引起问题的功能。
图4和图5示出了能够使形成有绝缘图案130的封装的热辐射效果最大化的变化例。示出本变化例的图4和图5中相同的附图标记指代图2和图3中相同的元件。
在本变化例的半导体封装中进一步形成有热辐射孔150，热辐射孔150穿透绝缘图案130和绝缘薄膜110中定位在绝缘图案130的底部上的部分。由此，绝缘图案130暴露于绝缘薄膜110的底部表面，从而更有效地消散从半导体晶片200产生的热。在本变化例中，热辐射孔150延伸到绝缘薄膜110和绝缘图案130，但与此不同，热辐射孔150可在仅去除绝缘薄膜110的所述部分的状态下形成。
[第二实施例]
图6和图7示出了本发明的第二实施例。在本发明中，与第一实施例相同的附图标记指代相同的元件。
如图6中所示，电路图案120一般沿一定方向成线型布置在绝缘薄膜110上，并且特别地，大部分电路图案120以沿纵向由两根线形成的形式布置在绝缘薄膜110上。电路图案120的一部分在绝缘薄膜110上延伸，以便构造成为与其它电路图案120相比具有宽表面积的扩展图案125。如图6中所示，扩展图案125朝绝缘薄膜110上的中央区域延伸并且利用绝缘薄膜110上未形成有电路图案120的额外空间形成。
具有与第一实施例相同的概念的绝缘图案130形成在绝缘薄膜110上未形成有扩展图案125的区域内。因此，在本发明中，绝缘图案130和扩展图案125是一起形成的。扩展图案125通过延伸电路图案120的所述部分而构成，因此与电路图案120电气连接。绝缘图案130形成在除形成有扩展图案125的区域以外的区域内，因此与电路图案120电气绝缘。
另一方面，如图6中所示，扩展图案125分别从形成电路图案120的两根线交替地延伸。亦即，第一扩展图案125从图6的底线上的电路图案120中的任何一个向上延伸，其右侧上的第二扩展图案125从图6的顶线上的电路图案120中的任何一个向下延伸，并且与此相似，扩展图案125从顶线和底线上的电路图案120交替地形成。此外，扩展图案125以延伸成使得其端部与其其它部分相比具有较宽的宽度的形式形成。为此，图6示出了其端部由四边形形成。使扩展图案125的端部延伸，以在可能的情况下加宽扩展图案125的面积，扩展图案125的形式并不限于四边形，并且例如可以由圆盘等形成。
如图7中所示，热辐射孔150竖直穿透绝缘薄膜110的板表面，并且扩展图案125通过热辐射孔150暴露于绝缘薄膜110的底部表面。热辐射孔150优选形成在与形成有扩展图案125的区域相对应的位置上，以使得扩展图案125暴露于绝缘薄膜110的底部表面。然而，热辐射孔150不必与扩展图案125相对应地形成，并且可以针对除扩展图案125以外的其它电路图案120或者绝缘图案130而形成。与扩展图案125相对应的热辐射孔150形成在扩展图案125的四边形的端部，因此在可能的情况下优选扩展图案125中具有宽区域的部分可暴露于绝缘薄膜110的底部表面。
另一方面，形成在晶片200中的端子(未示出)包括用于数据通信的端子、用于供电的端子、和用于接地的端子等，并且所有端子的发热程度由于这种用途的差异而不相同。例如，供电端子与其它端子相比具有很大的发热量，并且数据通信端子中执行大量数据通信的端子与很少使用的端子相比具有很大的发热量。因此，与此相似，由于对于晶片的端子中发热量大于其它端子的发热端子而言热辐射的需求大，所以本发明中的发热端子连接到扩展图案125，并且其它端子连接到除扩展图案125以外的电路图案120。为此，优选电路图案120根据每个晶片200的规格变化，以使晶片200的端子中的发热诱导端子，特别是根据安装在绝缘薄膜110上的晶片200的规格而与供电端子的位置相对应的电路图案120，构造成为扩展图案125。
此外，一般而言，在晶片封装中，除热辐射问题之外，静电放电(ESD)也是一个重要问题。有效地防止了从晶片200产生静电，以能够防止晶片的故障和异常。可以考虑增加电路图案120接触晶片200的端子中的接地端子的面积的方法作为防止静电的方法之一，并且鉴于此，在本发明中构造成使接地端子接触扩展图案125。类似于这种构造，可以通过经由晶片200的规格了解接地端子的位置来将位于与接地端子接触的位置的电路图案120构造为扩展图案125。
在具有这种构造的本发明中，电路图案120的一部分构造成为利用绝缘薄膜110上的额外空间占据宽区域的扩展图案125，从而通过晶片200的端子与扩展图案125相接触而增强热辐射效果。特别地，扩展图案125从通过彼此平行的两根线布置的电路图案120交替地延伸，并且通过横向延伸扩展图案125的端部而增加由扩展图案125占据的整个区域，从而进一步增强热辐射效果。此外，在绝缘薄膜110上形成热辐射孔150，用于形成有扩展图案125的区域，因此传递到扩展图案125的晶片200的热可被有效地消散到绝缘薄膜110的底部内。
此外，使晶片200的发热端子如供电端子与扩展图案125相接触，以进一步增强热辐射效果，并且使晶片200的接地端子与扩展图案125相接触，以增强防静电效果。
图8示出了第二实施例的变化例。
在本变化例中，除进一步形成在绝缘薄膜110的底部表面上的热辐射部128之外，其它构造与图6和图7的实施例相同。热辐射部128连接到通过热辐射孔150暴露于绝缘薄膜110的底部表面的电路图案120(更精确而言，扩展图案125)，并且用于将通过电路图案120传递的热辐射到外部。如上所述，由于通过热辐射孔150暴露于绝缘薄膜110的底部表面的电路图案120成为扩展图案125，所以连接到热辐射部128的电路图案120成为扩展图案125。热辐射部128可以由与电路图案120相同的材料制成，或者可以由考虑了热辐射效果等的其它材料制成。
绝缘图案130也可通过热辐射孔150连接到热辐射部128，其中彼此分隔的多个热辐射部128连接到各图案120和130以使电路图案120不会与绝缘图案130电气短路。彼此分隔的多个热辐射部128连接到各电路图案120以使电路图案120之间不会电气短路。然而，当存在即使电路图案120的所述部分在它们之间电气短路也完好的电路图案120时，可以接受与它们相对应的热辐射部128彼此连接。
在这种结构中，通过热辐射部128使暴露于绝缘薄膜110的底部表面的区域增加，从而通过扩展图案125进一步增强了热辐射效果。
另一方面，COF封装最终安装在需要晶片200的外部器件例如诸如LCD等设备内的液晶模块(LCM)的机械结构260上。当将COF封装安装在机械结构上时，如图8中所示，热辐射部128安装成与结构260的表面相接触，从而通过热辐射部128显著增强热辐射效果。
图9示出了第二实施例的另一变化例。
本变化例除不存在隆起部122之外与图6和图7的实施例大致相同，因此将省略相同元件的详细描述。在本发明中，晶片200的端子与不带任何隆起部122的电路图案120直接接触。与此相似，当晶片200的端子直接连接到电路图案120时，晶片200的底部表面充分粘附于电路图案120和绝缘图案130，从而进一步增强热辐射效果。
另一方面，第二实施例中晶片的发热端子或接地端子连接到扩展图案125中的任何一个的构造可以类似地适用于第一实施例。亦即，在第一实施例中，使晶片200的发热端子如供电端子连接到绝缘图案130，从而增强热辐射效果。此外，晶片200的接地端子连接到绝缘图案130，从而增强防ESD效果。
此外，通过利用绝缘薄膜上的额外空间占据宽区域的扩展图案构成电路图案的该部分，并且扩展图案通过热辐射孔暴露于绝缘薄膜的底部表面，从而通过晶片的端子与扩展图案相接触而增强热辐射效果。此外，诸如供电端子之类的发热端子与扩展图案相接触，从而进一步增强热辐射效果。接地端子与扩展图案相接触，从而获得防静电效果。
虽然已参考优选实施例描述了本发明，但相关领域的技术人员应理解，可在其中作出各种变化和变型而不脱离如通过所附权利要求来限定的本发明的范围。

Claims (16)

1.一种COF型半导体封装，包括：
使用绝缘薄膜、形成在所述绝缘薄膜上的金属图案、和保护所述金属图案的表面绝缘层顺序层压而成的带互连基底；以及
安装在所述带互连基底上的半导体晶片，
其中所述金属图案包括与所述半导体晶片电气连接的电路图案，和与所述电路图案电气绝缘的绝缘图案。
2.根据权利要求1所述的COF型半导体封装，其中，所述绝缘薄膜形成有热辐射孔，以允许所述绝缘图案的一部分暴露于所述绝缘薄膜的底部表面。
3.根据权利要求1或2所述的COF型半导体封装，其中，所述绝缘图案连接到所述晶片的端子中发热量大于其它端子的发热端子。
4.根据权利要求3所述的COF型半导体封装，其中，所述发热端子包括用于给所述晶片供应驱动电源的供电端子。
5.根据权利要求1或2所述的COF型半导体封装，其中，所述绝缘图案连接到所述晶片的端子中的接地端子。
6.根据权利要求1所述的COF型半导体封装，其中，所述电路图案的一部分在所述绝缘薄膜上延伸以便构造成为与其它电路图案相比具有宽表面积的扩展图案。
7.根据权利要求6所述的COF型半导体封装，其中，所述绝缘薄膜形成有热辐射孔，以允许所述扩展图案的一部分暴露于所述绝缘薄膜的底部表面。
8.根据权利要求7所述的COF型半导体封装，还包括热辐射部，该热辐射部形成在所述绝缘薄膜的底部表面上、连接到通过所述热辐射孔暴露在所述绝缘薄膜的所述底部表面上的扩展图案，所述热辐射部用于将通过所述扩展图案传递的热散发到外部。
9.根据权利要求6所述的COF型半导体封装，其中，所述电路图案沿一定方向成线型布置在所述绝缘薄膜上，并且所述扩展图案朝所述绝缘薄膜上的中央区域延伸。
10.根据权利要求9所述的COF型半导体封装，其中，所述电路图案由彼此平行的两根线形成，并且所述扩展图案分别从所述两根线中的所述电路图案交替地延伸。
11.根据权利要求6至10中任一项所述的COF型半导体封装，其中，所述扩展图案形成为使得其端部与其其它部分相比具有较宽的宽度的形式延伸。
12.根据权利要求11所述的COF型半导体封装，其中，所述热辐射孔形成在与所述扩展图案的端部相对应的位置上。
13.根据权利要求6至10中任一项所述的COF型半导体封装，其中，所述扩展图案中的至少任何一个连接到所述晶片的端子中发热量大于其它端子的发热端子。
14.根据权利要求13所述的COF型半导体封装，其中，所述发热端子包括用于给所述晶片供应驱动电源的供电端子。
15.根据权利要求6至10中任一项所述的COF型半导体封装，其中，所述扩展图案中的至少任何一个连接到所述晶片的端子中的接地端子。
16.根据权利要求6至10中任一项所述的COF型半导体封装，其中，所述晶片的端子与不带任何隆起部的所述电路图案直接接触。
CN2012100175079A 2011-01-28 2012-01-19 具有增强的热辐射性能的薄膜覆晶型半导体封装 Pending CN102623419A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2011-0008739 2011-01-28
KR1020110008739A KR101166069B1 (ko) 2011-01-28 2011-01-28 씨오에프형 반도체 패키지 및 이를 위한 테이프 배선 기판

Publications (1)

Publication Number Publication Date
CN102623419A true CN102623419A (zh) 2012-08-01

Family

ID=46563246

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2012100175079A Pending CN102623419A (zh) 2011-01-28 2012-01-19 具有增强的热辐射性能的薄膜覆晶型半导体封装

Country Status (4)

Country Link
JP (1) JP2012160728A (zh)
KR (1) KR101166069B1 (zh)
CN (1) CN102623419A (zh)
TW (1) TW201244020A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111584444A (zh) * 2020-05-12 2020-08-25 京东方科技集团股份有限公司 显示模组、显示装置
CN111624796A (zh) * 2020-07-17 2020-09-04 厦门通富微电子有限公司 一种覆晶薄膜与显示装置

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101685020B1 (ko) 2014-07-10 2016-12-12 삼성디스플레이 주식회사 디스플레이 장치 및 이의 제조 방법
KR102335771B1 (ko) * 2014-12-01 2021-12-06 삼성전자주식회사 열전도 필름을 가진 반도체 패키지
KR102633031B1 (ko) 2016-11-04 2024-02-05 에스케이하이닉스 주식회사 반도체 메모리 소자
KR20220017171A (ko) * 2020-08-04 2022-02-11 엘지이노텍 주식회사 칩 온 필름용 연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11233673A (ja) * 1998-02-13 1999-08-27 Hitachi Ltd 半導体装置及びその製造方法並びに電子装置
US6184965B1 (en) * 1996-03-26 2001-02-06 Canon Kabushiki Kaisha Circuit connection structure
CN1926928A (zh) * 2004-03-29 2007-03-07 三洋电机株式会社 电路装置及其制造方法
US20070215991A1 (en) * 2006-03-14 2007-09-20 Chyh-Yih Chang Tape
CN101131988A (zh) * 2006-08-22 2008-02-27 南茂科技股份有限公司 散热型薄膜覆晶封装构造

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6484625A (en) * 1987-09-28 1989-03-29 Toshiba Corp Semiconductor integrated circuit device using film carrier
JPH1032229A (ja) * 1996-03-26 1998-02-03 Canon Inc Ｔｃｐ構造体、回路接続構造及び表示装置
JP3613098B2 (ja) 1998-12-21 2005-01-26 セイコーエプソン株式会社 回路基板ならびにそれを用いた表示装置および電子機器
JP2003086629A (ja) * 2001-09-13 2003-03-20 Hitachi Ltd Ｃｏｆ型半導体装置及びその製造方法
JP2004119650A (ja) 2002-09-26 2004-04-15 Nec Kansai Ltd 半導体装置
JP2009176839A (ja) * 2008-01-22 2009-08-06 Mitsubishi Electric Corp 半導体素子の放熱構造

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6184965B1 (en) * 1996-03-26 2001-02-06 Canon Kabushiki Kaisha Circuit connection structure
JPH11233673A (ja) * 1998-02-13 1999-08-27 Hitachi Ltd 半導体装置及びその製造方法並びに電子装置
CN1926928A (zh) * 2004-03-29 2007-03-07 三洋电机株式会社 电路装置及其制造方法
US20070215991A1 (en) * 2006-03-14 2007-09-20 Chyh-Yih Chang Tape
CN101131988A (zh) * 2006-08-22 2008-02-27 南茂科技股份有限公司 散热型薄膜覆晶封装构造

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111584444A (zh) * 2020-05-12 2020-08-25 京东方科技集团股份有限公司 显示模组、显示装置
CN111584444B (zh) * 2020-05-12 2022-06-24 京东方科技集团股份有限公司 显示模组、显示装置
CN111624796A (zh) * 2020-07-17 2020-09-04 厦门通富微电子有限公司 一种覆晶薄膜与显示装置

Also Published As

Publication number Publication date
JP2012160728A (ja) 2012-08-23
KR101166069B1 (ko) 2012-07-19
TW201244020A (en) 2012-11-01

Similar Documents

Publication Publication Date Title
CN102623419A (zh) 具有增强的热辐射性能的薄膜覆晶型半导体封装
US7509615B2 (en) Circuit layout structure and method
EP3039716B1 (en) Ultra fine pitch and spacing interconnects for substrate
CN110544684B (zh) 薄膜封装件和包括薄膜封装件的封装模块
KR100723492B1 (ko) 디스플레이 드라이버 집적회로 장치와 필름 및 이들을포함하는 모듈
WO2006121489A2 (en) Compact module system and method
US20090008771A1 (en) Semiconductor module device, method of manufacturing the same, flat panel display, and plasma display panel
KR101566593B1 (ko) 반도체 패키지
JP2004071670A (ja) Ｉｃパッケージ、接続構造、および電子機器
US9627741B2 (en) Wireless module and wireless device
US20130200509A1 (en) Semiconductor package
US20170307809A1 (en) Backlight module and display device
JP2012164846A (ja) 半導体装置、半導体装置の製造方法、及び表示装置
CN109216294A (zh) 半导体封装
CN111430421A (zh) 显示装置及其制造方法
KR20190020637A (ko) 시인성 및 작업성이 개선된 그라파이트 라미네이트 칩온필름형 반도체 패키지
JP2011023528A (ja) 半導体装置
US20160095249A1 (en) Printed circuit board and electronic component package having the same
US20100052158A1 (en) Electronic device and method for coping with electrostatic discharge
KR20170080893A (ko) 연성인쇄회로필름 및 이를 포함하는 표시장치
US20190287931A1 (en) Chip on film package
US20220415777A1 (en) Semiconductor package
JP2005123464A (ja) 半導体装置及びその製造方法、電子モジュール並びに電子機器
KR101040737B1 (ko) 연성 회로 기판, 패키지, 및 평판 표시 장치
US9591761B2 (en) Screen control module having greater anti-warp strength of a mobile electronic device and controller thereof

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20120801