CN102610528A - 减小半导体器件栅诱导漏极泄漏的方法、mos器件制造方法 - Google Patents
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Abstract
本发明提供了减小半导体器件栅诱导漏极泄漏的方法、MOS器件制造方法以及MOS器件。本发明的栅极侧墙刻蚀形成包括：栅极侧墙薄膜形成步骤，用于在栅极侧壁上形成栅极侧墙薄膜；光刻胶涂覆步骤，用于将光刻胶涂覆在栅极上以覆盖栅极的一个侧壁并露出栅极的另一侧壁；第一侧壁刻蚀步骤，用于利用光刻胶对露出的栅极的另一侧壁进行刻蚀；光刻胶去除步骤，用于去除光刻胶；以及第二侧壁刻蚀步骤，用于在去除光刻胶之后对栅极侧墙薄膜进行刻蚀，其中除了栅极侧壁上的栅极侧墙薄膜之外的其它的栅极侧墙薄膜被去除。
Description
技术领域
本发明涉及半导体制造领域，更具体地说，本发明涉及一种减小半导体器件栅诱导漏极泄漏的方法、采用了该减小半导体器件栅诱导漏极泄漏的方法的MOS器件制造方法、以及由该MOS器件制造方法制成的MOS器件。
背景技术
栅致漏极泄漏(GIDL，Gate-Induced Drain Leakage)是指，当器件在关断(off-state)的情况下，(即Vg＝0)，若漏极与Vdd相连，(即Vd＝Vdd)，由于栅极和漏极之间的交叠，在栅极和漏极之间的交叠区域会存在强电场，载流子会在强电场作用下发生带带隧穿效应(band to band tunneling)，从而引起漏极到栅极之间的漏电流。
栅致漏极泄漏电流已经成为影响小尺寸MOS(金属-氧化物-半导体)器件可靠性、功耗等方面的主要原因之一，它同时也对EEPROM等存储器件的擦写操作有重要影响。当工艺进入超深亚微米时代后，由于器件尺寸日益缩小，GIDL电流引发的众多可靠性问题变得愈加严重。
发明内容
本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够有效地减小了半导体器件的栅致漏极泄漏的减小半导体器件栅诱导漏极泄漏的方法、采用了该减小半导体器件栅诱导漏极泄漏的方法的MOS器件制造方法、以及由该MOS器件制造方法制成的MOS器件。
根据本发明的第一方面，提供了一种栅极侧墙刻蚀方法，其包括：栅极侧墙薄膜形成步骤，用于在栅极侧壁上形成栅极侧墙薄膜；光刻胶涂覆步骤，用于将光刻胶涂覆在栅极上以覆盖栅极的一个侧壁并露出栅极的另一侧壁；第一侧壁刻蚀步骤，用于利用所述光刻胶对露出的栅极侧墙薄膜的所述另一侧壁进行刻蚀；光刻胶去除步骤，用于去除所述光刻胶；以及第二侧壁刻蚀步骤，用于在去除光刻胶之后对栅极侧墙薄膜进行刻蚀，其中除了栅极侧壁上的栅极侧墙薄膜之外的其它的栅极侧墙薄膜被去除。
优选地，在所述第一侧壁刻蚀步骤中，横向刻蚀速度与纵向刻蚀速度的比值高于现有技术。
优选地，在所述第二侧壁刻蚀步骤中，横向刻蚀速度与纵向刻蚀速度的比值低于现有技术。
即，优选地，所述第一侧壁刻蚀步骤中的横向刻蚀速度与纵向刻蚀速度的比值高于所述第二侧壁刻蚀步骤中的横向刻蚀速度与纵向刻蚀速度的比值。
优选地，所述栅极侧墙刻蚀方法还包括：控制所述第一侧壁刻蚀步骤的横向刻蚀速度和纵向刻蚀速度、以及所述第二侧壁刻蚀步骤的横向刻蚀速度和纵向刻蚀速度，以使得所述第二侧壁刻蚀步骤之后得到栅极两侧的侧墙的宽度之和等于预定值。
根据本发明的第二方面，提供了一种MOS器件制造方法，其包括：栅极侧墙薄膜形成步骤，用于在栅极侧壁上形成栅极侧墙薄膜；光刻胶涂覆步骤，用于将光刻胶涂覆在栅极上以覆盖漏极侧的栅极侧壁并露出源极侧的栅极侧壁；第一侧壁刻蚀步骤，用于利用所述光刻胶对源极侧的栅极侧墙薄膜进行刻蚀；光刻胶去除步骤，用于去除所述光刻胶；第二侧壁刻蚀步骤，用于在去除光刻胶之后对栅极侧墙薄膜进行刻蚀，其中除了栅极侧壁上的栅极侧墙薄膜之外的其它的栅极侧墙薄膜被去除；源漏掺杂步骤，用于在所述第二侧壁刻蚀步骤之后对漏极和源极执行掺杂。
优选地，在所述第一侧壁刻蚀步骤中，横向刻蚀速度与纵向刻蚀速度的比值高于现有技术。
优选地，在所述第二侧壁刻蚀步骤中，横向刻蚀速度与纵向刻蚀速度的比值低于现有技术。
即，优选地，所述第一侧壁刻蚀步骤中的横向刻蚀速度与纵向刻蚀速度的比值高于所述第二侧壁刻蚀步骤中的横向刻蚀速度与纵向刻蚀速度的比值。
优选地，控制所述第一侧壁刻蚀步骤的横向刻蚀速度和纵向刻蚀速度、以及所述第二侧壁刻蚀步骤的横向刻蚀速度和纵向刻蚀速度，以使得所述第二侧壁刻蚀步骤之后得到栅极两侧的侧墙的宽度之和等于预定值。
优选地，所述MOS器件制造方法还包括退火步骤。
根据本发明的第三方面，提供了一种根据本发明第二方面所述的MOS器件制造方法制成的MOS器件。
根据本发明，针对现有技术中MOS器件的栅致漏极泄漏的问题，本发明在栅极侧墙薄膜沉积过程中，在MOS器件(例如CMOS器件)的源漏端形成不同形貌的侧墙，使得刻蚀后漏端的侧墙宽度增大，而源端的侧墙宽度减小，在接下来的源漏高掺杂注入和退火工艺后，漏端的掺杂离子离沟道距离被拉远，源端的掺杂离子与沟道和衬底的距离被拉近，在保持沟道有效长度(EffectiveChannel Length)不变的情况下，降低了漏端的纵向电场强度，从而减小了半导体器件栅诱导漏极泄漏(GIDL)电流。
附图说明
结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：
图1至图3示意性地示出了根据现有技术的MOS器件制造方法。
图4至图6示意性地示出了根据本发明实施例的MOS器件制造方法。
需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。
具体实施方式
为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。
现有技术的MOS器件制造方法中，如图1至图3所示，首先在形成有浅沟槽隔离(如斜线部分所示)的半导体衬底2上的栅极1的侧墙上执行沉积。沉积后器件的截面如图1所示，其中栅极1两侧形成了沉积的侧墙薄膜10。
接下来执行各向异性的干法刻蚀，刻蚀后源漏的栅极侧墙成对称结构，如图2所示。然后，执行源漏重掺杂以及退火工艺，漏极3及源极4处形成的掺杂离子分布如图3所示，漏极3及源极4两侧的掺杂离子距离器件沟道的距离均由栅极侧墙的宽度所决定。
与图1至图3的现有技术对照，现在参考图4至图6来描述根据本发明实施例的减小半导体器件栅诱导漏极泄漏的方法以及MOS器件制造方法。
首先在形成有浅沟槽隔离的半导体衬底2上的栅极1的侧墙上执行沉积。沉积后器件的截面如图1所示，其中栅极1两侧形成了沉积的栅极侧墙薄膜10，该栅极侧墙薄膜10实际上覆盖了整个MOS器件的整个表面。
其次，在栅极侧墙薄膜10沉积后，用光刻胶5覆盖器件的漏极3一侧(称为漏端)，采用″高横向刻蚀，低纵向刻蚀″的刻蚀方法，对源极4一侧(称为源端)的墙薄膜进行刻蚀(第一次刻蚀)，刻蚀深度由刻蚀时间控制。刻蚀后的MOS器件截面如图4所示，此时源极4一侧(即源端)的栅极侧墙形貌已经比漏端的栅极侧墙形貌窄很多。
需要说明的是，说明书中的术语″横向″指的是源漏方向，而说明书中的术语″纵向″指的是与硅片表面平行的平面上与源漏方向垂直的方向；并且术语″高横向刻蚀，低纵向刻蚀″指的是横向刻蚀速度与纵向刻蚀速度的比值高于现有技术。
接下来去掉光刻胶5，对栅极侧墙薄膜进行第二次刻蚀，采用″低横向刻蚀，高纵向刻蚀″的方法，对源漏两端的栅极侧墙薄膜同时进行刻蚀，刻蚀后MOS器件的截面如图5所示，此时，除了栅极侧壁之外的其它的栅极侧墙薄膜10已经被去除。需要说明的是，术语″低横向刻蚀，高纵向刻蚀″指的是横向刻蚀速度与纵向刻蚀速度的比值低于现有技术。
由此，对源极4一侧的墙薄膜进行刻蚀(第一次刻蚀)的″横向刻蚀速度与纵向刻蚀速度的比值″高于对栅极侧墙薄膜进行第二次刻蚀时″横向刻蚀速度与纵向刻蚀速度的比值″。
最终栅极侧墙形貌，在漏端的宽度会增大，在源端会减小。适当调节第一次刻蚀的刻蚀速度以及第二次刻蚀的刻蚀速度，可以实现漏端栅极侧墙增大的宽度等于源端栅极侧墙减小的宽度，总的源漏端的栅极侧墙的宽度之和仍然保持不变(即，使得源漏端的栅极侧墙的宽度之和等于预定值)。
接下来进行的源漏重掺杂以及退火工艺，由于重掺杂离子与器件沟道的距离由栅极侧墙的宽度所决定，因此掺杂后，漏端的重掺杂离子与器件沟道的距离被拉远，源端的重掺杂离子与器件沟道的距离被拉近(如图6所示)。但由于源漏端的栅极侧墙的宽度之和保持不变，所以源漏重掺杂离子之间的距离保持不变。
在漏端，由于重掺杂离子与沟道间的距离被拉远，当栅极关断而漏极接Vdd时，在栅极与漏端交叠区域的电场强度减弱，从而降低了载流子的带带隧穿效应，减小了半导体器件栅致漏极泄漏电流。
此外，由于在漏端的重掺杂离子与沟道的距离被拉远的同时，源端的重掺杂离子与沟道的距离被拉近，总的源漏重掺杂离子之间的距离保持不变，因此器件的有效沟道长度基本保持不变，器件的其他性能得以保持。
1.通过改进栅极侧墙刻蚀工艺，增加了刻蚀后漏端的栅极侧墙宽度，减小了刻蚀后源端的栅极侧墙宽度，而源漏两端的栅极侧墙总宽度保持不变。
2.在漏端，由于重掺杂离子与沟道间的距离被拉远，当栅极关断而漏极接Vdd时，在栅极与漏端交叠区域的电场强度减弱，从而降低了载流子的带带隧穿效应，减小了半导体器件栅致漏极泄漏电流。
3.在漏端的掺杂离子与沟道的距离被拉远的同时，源端的掺杂离子与沟道的距离被拉近，因此器件的有效沟道长度基本保持不变，器件的其他性能得以保持。
需要说明的是，例如，虽然以形成有浅沟槽隔离的半导体结构示出本发明的原理，但是本发明并不限于此，而是可以在不形成有浅沟槽隔离的半导体结构上执行本发明的MOS器件制造方法。
在本发明的另一实施例中，提供了一种由该MOS器件制造方法制成的半导体器件，例如MOS器件，或者CMOS器件。
可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (8)
1.一种减小半导体器件栅诱导漏极泄漏的方法，其特征在于包括：
栅极侧墙薄膜形成步骤，用于在栅极侧壁上形成栅极侧墙薄膜；
光刻胶涂覆步骤，用于将光刻胶涂覆在栅极上以覆盖栅极的一个侧壁并露出栅极的另一侧壁；
第一侧壁刻蚀步骤，用于利用所述光刻胶对露出的栅极的所述另一栅极侧墙薄膜进行刻蚀；
光刻胶去除步骤，用于去除所述光刻胶；以及
第二侧壁刻蚀步骤，用于在去除光刻胶之后对栅极侧墙薄膜进行刻蚀，其中除了栅极侧壁上的栅极侧墙薄膜之外的其它的栅极侧墙薄膜被去除。
2.根据权利要求1所述的减小半导体器件栅诱导漏极泄漏的方法，其特征在于，在所述第一侧壁刻蚀步骤中的横向刻蚀速度与纵向刻蚀速度的比值高于所述第二侧壁刻蚀步骤中的横向刻蚀速度与纵向刻蚀速度的比值。
3.根据权利要求2所述的减小半导体器件栅诱导漏极泄漏的方法，其特征在于还包括：控制所述第一侧壁刻蚀步骤的横向刻蚀速度和纵向刻蚀速度、以及所述第二侧壁刻蚀步骤的横向刻蚀速度和纵向刻蚀速度，以使得所述第二侧壁刻蚀步骤之后得到栅极两侧的侧墙的宽度之和等于预定值。
4.一种MOS器件制造方法，其特征在于包括：
栅极侧墙薄膜形成步骤，用于在栅极侧壁上形成栅极侧墙薄膜；
光刻胶涂覆步骤，用于将光刻胶涂覆在栅极上以覆盖漏极侧的栅极侧壁并露出源极侧的栅极侧壁；
第一侧壁刻蚀步骤，用于利用所述光刻胶对源极侧的栅极侧墙薄膜进行刻蚀；
光刻胶去除步骤，用于去除所述光刻胶；
第二侧壁刻蚀步骤，用于在去除光刻胶之后对栅极侧墙薄膜进行刻蚀，其中除了栅极侧壁上的栅极侧墙薄膜之外的其它的栅极侧墙薄膜被去除；
源漏掺杂步骤，用于在所述第二侧壁刻蚀步骤之后对漏极和源极执行掺杂。
5.根据权利要求5所述的MOS器件制造方法，其特征在于，所述第一侧壁刻蚀步骤中的横向刻蚀速度与纵向刻蚀速度的比值高于所述第二侧壁刻蚀步骤中的横向刻蚀速度与纵向刻蚀速度的比值。
6.根据权利要求5所述的MOS器件制造方法，其特征在于，控制所述第一侧壁刻蚀步骤的横向刻蚀速度和纵向刻蚀速度、以及所述第二侧壁刻蚀步骤的横向刻蚀速度和纵向刻蚀速度，以使得所述第二侧壁刻蚀步骤之后得到栅极两侧的侧墙的宽度之和等于预定值。
7.根据权利要求4至6之一所述的MOS器件制造方法，其特征在于还包括退火步骤。
8.一种根据权利要求4至7之一所述的MOS器件制造方法制成的MOS器件。
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| CN114602839A (zh) * | 2022-03-08 | 2022-06-10 | 成辉辉 | 一种半导体晶圆生产用光刻胶收集杯结构 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102364661A (zh) * | 2011-11-10 | 2012-02-29 | 上海华力微电子有限公司 | 栅极侧墙形成方法、mos器件制造方法以及mos器件 |
| CN102437125A (zh) * | 2011-11-17 | 2012-05-02 | 上海华力微电子有限公司 | 提高浮体效应存储单元写入速度的方法及存储单元 |
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102364661A (zh) * | 2011-11-10 | 2012-02-29 | 上海华力微电子有限公司 | 栅极侧墙形成方法、mos器件制造方法以及mos器件 |
| CN102437125A (zh) * | 2011-11-17 | 2012-05-02 | 上海华力微电子有限公司 | 提高浮体效应存储单元写入速度的方法及存储单元 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114602839A (zh) * | 2022-03-08 | 2022-06-10 | 成辉辉 | 一种半导体晶圆生产用光刻胶收集杯结构 |
| CN114602839B (zh) * | 2022-03-08 | 2023-11-03 | 成辉辉 | 一种半导体晶圆生产用光刻胶收集杯结构 |
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