CN102364661A - 栅极侧墙形成方法、mos器件制造方法以及mos器件 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 39
- 239000004065 semiconductor Substances 0.000 title abstract description 14
- 238000004519 manufacturing process Methods 0.000 title abstract description 4
- 238000005530 etching Methods 0.000 claims abstract description 14
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 13
- 230000008021 deposition Effects 0.000 claims abstract description 11
- 239000000376 reactant Substances 0.000 claims description 13
- 238000000137 annealing Methods 0.000 claims description 7
- 230000001105 regulatory effect Effects 0.000 claims description 4
- 230000005684 electric field Effects 0.000 abstract description 8
- 238000002347 injection Methods 0.000 abstract description 7
- 239000007924 injection Substances 0.000 abstract description 7
- 239000000969 carrier Substances 0.000 abstract 1
- 239000010408 film Substances 0.000 description 56
- 238000000151 deposition Methods 0.000 description 8
- 239000000758 substrate Substances 0.000 description 6
- 230000008569 process Effects 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000005137 deposition process Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 239000002800 charge carrier Substances 0.000 description 2
- 239000003031 high energy carrier Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 230000001143 conditioned effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000007850 degeneration Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005685 electric field effect Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 238000000427 thin-film deposition Methods 0.000 description 1
Images
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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- Engineering & Computer Science (AREA)
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- Ceramic Engineering (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
本发明提供栅极侧墙形成方法、MOS器件制造方法以及MOS器件。栅极侧墙形成方法包括：栅极侧墙薄膜形成步骤，用于通过沉积在栅极侧壁上形成栅极侧墙薄膜，其中等离子体的引入方向向栅极一侧倾斜，以使得栅极一侧的栅极侧壁上形成的侧墙薄膜较厚，而栅极另一侧的侧壁上形成的侧墙薄膜较薄；以及侧墙薄膜刻蚀步骤，用于对侧墙薄膜进行刻蚀，以形成源极侧侧墙宽度减小的侧壁以及漏极侧侧墙宽度增大的侧壁。MOS器件制造方法还包括源漏掺杂步骤，用于漏极和源极掺杂。漏端的掺杂离子离沟道距离拉远，源端的掺杂离子与沟道的距离拉近，降低了漏端的纵向电场强度，减小了器件热载流子注入损伤。
Description
技术领域
本发明涉及半导体制造领域，更具体地说，本发明涉及一种栅极侧墙形成方法、采用了该栅极侧墙形成方法的MOS器件制造方法、以及由该MOS器件制造方法制成的MOS器件。
背景技术
热载流子效应是MOS(金属-氧化物-半导体)器件的一个重要的失效机理，随着MOS器件尺寸的日益缩小，器件的热载流子注入效应越来越严重。以PMOS器件为例，沟道中的空穴，在漏源之间高横向电场的作用下被加速，形成高能载流子，高能载流子与硅晶格碰撞，产生电离的电子空穴对，电子由衬底收集，形成衬底电流，大部分碰撞产生的空穴，流向漏极，但还有部分空穴，在纵向电场的作用下，注入到栅极中形成栅极电流，这种现象称为热载流子注入(HotCarrier Injection)。
热载流子会造成硅衬底与二氧化硅栅氧界面处能键的断裂，在硅衬底与二氧化硅栅氧界面处产生界面态，导致器件性能，如阈值电压、跨导以及线性区/饱和区电流的退化，最终造成MOS器件失效。器件失效通常首先发生在漏端，这是由于载流子通过整个沟道的电场加速，在到达漏端后，载流子的能量达到最大值，因此漏端的热载流子注入现象比较严重。
发明内容
本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够有效地减小了半导体器件热载流子注入的损伤的栅极侧墙形成方法、采用了该栅极侧墙形成方法的MOS器件制造方法、以及由该MOS器件制造方法制成的MOS器件。
根据本发明的第一方面，提供了一种栅极侧墙形成方法，其包括：栅极侧墙薄膜形成步骤，用于通过沉积在栅极侧壁上形成栅极侧墙薄膜，其中反应物等离子体的引入方向向栅极一侧倾斜，以使得所述栅极一侧的栅极侧壁上形成的栅极侧墙薄膜较厚，而栅极另一侧的侧壁上形成的栅极侧墙薄膜较薄；以及栅极侧墙薄膜刻蚀步骤，用于对所述栅极侧墙薄膜进行刻蚀，以形成源极侧侧墙宽度减小的栅极侧壁以及漏极侧侧墙宽度增大的栅极侧壁，由此使源极侧栅极侧壁小于漏极侧栅极侧壁。
优选地，在所述栅极侧墙薄膜形成步骤中，通过调节侧墙薄膜沉积条件，使得源极侧的栅极侧墙薄膜厚度和漏极侧的栅极侧墙薄膜厚度之和等于预定值。
优选地，在所述栅极侧墙薄膜刻蚀步骤中，使源极侧的栅极侧墙的宽度与漏极侧的栅极侧墙的宽度之和等于预定值。
根据本发明第一方面所提供的栅极侧墙形成方法，可以实现栅极两侧的栅极侧壁上的栅极侧墙的厚度不同。
根据本发明的第二方面，提供了一种MOS器件制造方法，其包括：栅极侧墙薄膜形成步骤，用于通过沉积在栅极侧壁上形成栅极侧墙薄膜，其中反应物等离子体的引入方向向漏端倾斜，以使得漏极侧的栅极侧壁上形成的栅极侧墙薄膜较厚，而源极侧的侧壁上形成的栅极侧墙薄膜较薄；栅极侧墙薄膜刻蚀步骤，用于对所述栅极侧墙薄膜进行刻蚀，以形成源极侧侧墙宽度减小的栅极侧壁以及漏极侧侧墙宽度增大的栅极侧壁，由此使源极侧栅极侧壁小于漏极侧栅极侧壁；源漏掺杂步骤，用于在所述栅极侧墙薄膜刻蚀步骤之后对漏极和源极执行掺杂。
优选地，在所述栅极侧墙薄膜形成步骤中，通过调节侧墙薄膜沉积条件，使得源极侧的栅极侧墙薄膜厚度和漏极侧的栅极侧墙薄膜厚度之和等于预定值。
优选地，在所述栅极侧墙薄膜刻蚀步骤中，使源极侧的栅极侧墙的宽度与漏极侧的栅极侧墙的宽度之和等于预定值。
优选地。所述MOS器件制造方法还包括退火步骤。
根据本发明的第三方面，提供了一种根据本发明第二方面所述的MOS器件制造方法制成的MOS器件。
根据本发明，针对现有技术中MOS器件的热载流子注入的问题，本发明在栅极侧墙薄膜沉积过程中，以斜角方式引入反应等离子体，使得漏端的栅极侧壁上的栅极侧墙薄膜较厚，在源端的栅极侧壁上的栅极侧墙薄膜较薄，使得刻蚀后漏端的栅极侧墙宽度增大，而源端的栅极侧墙宽度减小。在接下来的源漏高掺杂注入和退火工艺后，漏端的掺杂离子离沟道距离被拉远，源端的掺杂离子与沟道的距离被拉近，在保持沟道有效长度(Effective Channel Length)不变的情况下，降低了漏端的纵向电场强度，从而减小了半导体器件热载流子注入的损伤。
附图说明
结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：
图1至图3示意性地示出了根据现有技术的MOS器件制造方法。
图4至图6示意性地示出了根据本发明实施例的MOS器件制造方法。
需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。
具体实施方式
为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。
现有技术的MOS器件制造方法中，如图1至图3所示，首先在形成有浅沟槽隔离STI的半导体衬底SUB上的栅极G的侧墙上执行沉积。沉积后器件的截面如图1所示，其中栅极G两侧形成了沉积的侧墙薄膜F。
接下来执行各向异性的干法刻蚀，刻蚀后源漏的栅极侧墙成对称结构，如图2所示。然后，执行源漏重掺杂以及退火工艺，漏极D及源极S处形成的掺杂离子分布如图3所示，漏极D及源极S两侧的掺杂离子距离器件沟道的距离均由栅极侧墙的宽度所决定。
与图1至图3的现有技术对照，现在参考图4至图6来描述根据本发明实施例的MOS器件制造方法。
首先，在形成有浅沟槽隔离STI的半导体衬底SUB上的栅极G的侧墙上执行沉积，以形成侧墙薄膜F。但是，与图1所示的现有技术不同的是，在本发明实施例中，在栅极的侧墙薄膜F的沉积过程中，以斜角的方式引入反应物等离子体。更具体地说，使栅极侧墙薄膜F的沉积过程中的反应物等离子体的引入方向(称为反应物等离子体引入方向X，如图4所示)向漏端倾斜，以使得漏极D一侧(称为漏端)的栅极侧壁上形成的栅极侧墙薄膜较厚，同时，源极S一侧(称为源端)的栅极侧壁上形成的栅极侧墙薄膜较薄(如图4所示)。
在栅极侧墙薄膜形成步骤中，可根据具体情况调节反应物等离子体引入方向X，即如果希望漏端的栅极侧壁上形成的栅极侧墙薄膜与源端的栅极侧壁上形成的栅极侧墙薄膜之间厚度相差越大，则可是反应物等离子体引入方向X与竖直方向(垂直方向)的夹角越大；反之，如果希望漏端的栅极侧壁上形成的栅极侧墙薄膜与源端的栅极侧壁上形成的栅极侧墙薄膜之间厚度相差越小，则可是反应物等离子体引入方向X与竖直方向(垂直方向)的夹角越小。
并且，在这个栅极侧墙薄膜形成步骤中，优选地，通过适当调节侧墙薄膜沉积条件(例如反应物等离子体的能量等条件)，以实现漏端侧壁上侧墙薄膜增加的厚度等于源端侧壁上侧墙薄膜减小的厚度，由此实现源漏两端的栅极侧壁上的栅极侧墙薄膜厚度之和保持不变，即，使得源漏两端的栅极侧墙薄膜厚度之和等于预定值。
接下来进行栅极侧墙刻蚀步骤，用于对栅极侧墙薄膜F进行刻蚀，以形成源极侧的栅极侧壁以及漏极侧的栅极侧壁，刻蚀后的结果如图5所示。即，刻蚀后的栅极侧墙薄膜F残留在栅极两侧的侧壁上作为栅极侧壁。
在这个栅极侧墙刻蚀步骤中，在由于源端的栅极侧壁上的侧墙薄膜较薄，最终形成的栅极侧墙也较薄，而漏端的栅极侧壁上的栅极侧墙薄膜较厚，最终形成的栅极侧墙也较厚。栅极侧墙刻蚀工艺之后的器件的截面如图5所示。
并且，由于优选地使得源漏两端的总的栅极侧壁上栅极侧墙薄膜厚度之和保持不变(如图4所示)，所以优选地可以实现漏端的栅极侧墙增大的宽度等于源端的栅极侧墙减小的宽度，总的源漏侧墙的宽度之和仍然保持不变即，使得源漏端的栅极侧墙的宽度之和等于预定值。
接下来进行的源漏重掺杂以及退火工艺，由于重掺杂离子与器件沟道的距离由侧墙的宽度所决定，因此掺杂后，漏端的重掺杂离子与器件沟道的距离被拉远，源端的重掺杂离子与器件沟道的距离被拉近(如图6所示)。但由于源漏侧墙的宽度之和保持不变，所以源漏重掺杂离子之间的距离保持不变。
在漏端，由于重掺杂离子与沟道间的距离被拉远，当栅极加上电压后，在漏端产生的纵向电场强度减弱，因此，由横向电场加速的载流子碰撞产生的电子空穴对，空穴会在较弱的纵向电场作用下向栅极中注入，从而减小了由于热载流子注入而形成的栅极电流，减小了半导体器件热载流子注入的损伤。
因此，对于热载流子注入问题相对较为严重的半导体器件，可以使漏端的栅极侧壁上形成的栅极侧墙薄膜与源端的栅极侧壁上形成的栅极侧墙薄膜之间厚度相差越大，从而前面描述的那样使栅极侧墙薄膜形成步骤中的反应物等离子体引入方向X相对于竖直方向更严重的倾斜；而对于热载流子注入问题相对而言不是那么严重的半导体器件，可以使漏端的栅极侧壁上形成的栅极侧墙薄膜与源端的栅极侧壁上形成的栅极侧墙薄膜之间厚度相差较小，从而前面描述的那样使栅极侧墙薄膜形成步骤中的反应物等离子体引入方向X相对于竖直方向更小地倾斜。
此外，由于在漏端的重掺杂离子与沟道的距离被拉远的同时，源端的重掺杂离子与沟道的距离被拉近，总的源漏重掺杂离子之间的距离保持不变，因此器件的有效沟道长度基本保持不变，器件的其他性能得以保持。
本发明的MOS器件制造方法的其它步骤(例如退火步骤等)与现有技术相同，因此在此不再赘述。
总之，根据本发明实施例的MOS器件制造方法至少还具有如下优势：
1.不增加原有工艺步骤。
2.通过在侧墙薄膜沉积工艺中，斜角引入反应物等离子体，使得沉积之后，漏端的栅极侧壁上侧墙薄膜厚度较厚，源端的栅极侧壁上侧墙薄膜厚度较薄，而源漏两端的栅极侧墙总宽度保持不变。
3.侧墙刻蚀后，最终形成的源端的栅极侧墙较薄，而漏端的栅极侧墙较厚，总的源漏两端的栅极侧壁上侧墙厚度之和保持不变。
4.源漏重掺杂注入以及退火工艺后，漏端的重掺杂离子与沟道距离被拉远，漏端的纵向电场强度减弱，因此由于热载流子注入形成的栅极电流减小，从而减小了半导体器件热载流子注入的损伤。
5.在漏端的重掺杂离子与沟道的距离被拉远的同时，源端的重掺杂离子与沟道的距离被拉近，源漏重掺杂离子之间的距离保持不变，因此器件的有效沟道长度基本保持不变，器件的其他性能得以保持。
需要说明的是，例如，虽然以形成有浅沟槽隔离STI的半导体结构示出本发明的原理，但是本发明并不限于此，而是可以在不形成有浅沟槽隔离STI的半导体结构上执行本发明的MOS器件制造方法。
在本发明的另一实施例中，提供了一种由该MOS器件制造方法制成的半导体器件，例如MOS器件，或者CMOS器件。
可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (8)
1.一种栅极侧墙形成方法，其特征在于包括：
栅极侧墙薄膜形成步骤，用于通过沉积在栅极侧壁上形成栅极侧墙薄膜，其中反应物等离子体的引入方向向栅极一侧倾斜，以使得所述栅极一侧的栅极侧壁上形成的栅极侧墙薄膜较厚，而栅极另一侧的侧壁上形成的栅极侧墙薄膜较薄；以及
栅极侧墙薄膜刻蚀步骤，用于对所述栅极侧墙薄膜进行刻蚀，以形成源极侧侧墙宽度减小的栅极侧壁以及漏极侧侧墙宽度增大的栅极侧壁，由此使源极侧栅极侧壁小于漏极侧栅极侧壁。
2.根据权利要求1所述的栅极侧墙形成方法，其特征在于，在所述栅极侧墙薄膜形成步骤中，通过调节侧墙薄膜沉积条件，使得源极侧的栅极侧墙薄膜厚度和漏极侧的栅极侧墙薄膜厚度之和等于预定值。
3.根据权利要求2所述的栅极侧墙形成方法，其特征在于，在所述栅极侧墙薄膜刻蚀步骤中，使源极侧的栅极侧墙的宽度与漏极侧的栅极侧墙的宽度之和等于预定值。
4.一种MOS器件制造方法，其特征在于包括：
栅极侧墙薄膜形成步骤，用于通过沉积在栅极侧壁上形成栅极侧墙薄膜，其中反应物等离子体的引入方向向漏极侧倾斜，以使得漏极侧的栅极侧壁上形成的栅极侧墙薄膜较厚，而源极侧的侧壁上形成的栅极侧墙薄膜较薄；
栅极侧墙薄膜刻蚀步骤，用于对所述栅极侧墙薄膜进行刻蚀，以形成源极侧侧墙宽度减小的栅极侧壁以及漏极侧侧墙宽度增大的栅极侧壁，由此使源极侧栅极侧壁小于漏极侧栅极侧壁；
源漏掺杂步骤，用于在所述栅极侧墙薄膜刻蚀步骤之后对漏极和源极执行掺杂。
5.根据权利要求4所述的MOS器件制造方法，其特征在于，在所述栅极侧墙薄膜形成步骤中，通过调节侧墙薄膜沉积条件，使得源极侧的栅极侧墙薄膜厚度和漏极侧的栅极侧墙薄膜厚度之和等于预定值。
6.根据权利要求5所述的MOS器件制造方法，其特征在于，在所述栅极侧墙薄膜刻蚀步骤中，使源极侧的栅极侧墙的宽度与漏极侧的栅极侧墙的宽度之和等于预定值。
7.根据权利要求4至6之一所述的MOS器件制造方法，其特征在于还包括退火步骤。
8.一种根据权利要求4至7之一所述的MOS器件制造方法制成的MOS器件。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110355628XA CN102364661A (zh) | 2011-11-10 | 2011-11-10 | 栅极侧墙形成方法、mos器件制造方法以及mos器件 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110355628XA CN102364661A (zh) | 2011-11-10 | 2011-11-10 | 栅极侧墙形成方法、mos器件制造方法以及mos器件 |
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| Publication Number | Publication Date |
|---|---|
| CN102364661A true CN102364661A (zh) | 2012-02-29 |
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| Application Number | Title | Priority Date | Filing Date |
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| CN201110355628XA Pending CN102364661A (zh) | 2011-11-10 | 2011-11-10 | 栅极侧墙形成方法、mos器件制造方法以及mos器件 |
Country Status (1)
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C12 | Rejection of a patent application after its publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20120229 |