CN102598213A - 制造碳化硅衬底的方法和设备 - Google Patents

制造碳化硅衬底的方法和设备 Download PDF

Info

Publication number
CN102598213A
CN102598213A CN201180004456XA CN201180004456A CN102598213A CN 102598213 A CN102598213 A CN 102598213A CN 201180004456X A CN201180004456X A CN 201180004456XA CN 201180004456 A CN201180004456 A CN 201180004456A CN 102598213 A CN102598213 A CN 102598213A
Authority
CN
China
Prior art keywords
single crystalline
crystalline substrate
substrate
silicon carbide
stacked body
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201180004456XA
Other languages
English (en)
Inventor
井上博挥
原田真
佐佐木信
西口太郎
冲田恭子
并川靖生
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Publication of CN102598213A publication Critical patent/CN102598213A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/7602—Making of isolation regions between components between components manufactured in an active substrate comprising SiC compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Recrystallisation Techniques (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

执行准备堆叠体（TX）的步骤，将第一单晶衬底组（10a）中的每个单晶衬底和第一基本衬底（30a）安置成彼此面对面，将第二单晶衬底组（10b）中的每个单晶衬底和第二基本衬底（30b）安置成彼此面对面，并且在一个方向上按顺序堆叠第一单晶衬底组（10a）、第一基本衬底（30a）、插入部（60X）、第二单晶衬底组（10b）和第二基本衬底（30b）。接下来，加热堆叠体（TX），使堆叠体（TX）的温度达到碳化硅能够升华的温度，以在堆叠体（TX）中形成其温度在所述方向上逐渐增加的温度梯度。通过这种方式，可以高效地制造碳化硅衬底（81）。

Description

制造碳化硅衬底的方法和设备
技术领域
本发明涉及制造碳化硅衬底的方法和设备。
背景技术
仅年来，采用碳化硅衬底作为用于制造半导体器件的半导体衬底。碳化硅具有比更常用的硅更大的带隙。因此，采用碳化硅衬底的半导体器件有利地具有高击穿电压、低导通电阻和在高温环境中不容易变差的性质。
为了高效地制造这种半导体器件，某种程度上需要衬底尺寸大些。根据US专利No.7314520（专利文献1），可以制造76mm（3英寸）或更大的碳化硅衬底。
引用列表
专利文献
PTL 1：US专利No.7314520
发明内容
技术问题
工业上，碳化硅衬底的尺寸仍然限制于大约100mm（4英寸）。因此，不利地，不能高效地利用大衬底制造半导体器件。在利用除了六方晶系碳化硅中的（0001）面之外的面的性质的情况下，这种不利变得特别严重。在下文中，将对此进行描述。
通常通过切割由在（0001）面中生长获得的碳化硅晶锭来制造缺陷小的碳化硅衬底，这不容易造成堆垛层错。因此，通过不平行于晶锭生长面切割晶锭获得了具有除了（0001）面之外的面取向的碳化硅衬底。这使得很难充分确保衬底的尺寸，或者晶锭中的很多部分不能有效使用。为此，有效制造采用除了碳化硅的（0001）面之外的面的半导体器件是尤其困难的。
并非如上所述困难地增加这种碳化硅衬底的尺寸，考虑利用具有单晶衬底组和与单晶衬底组中每个都连接的基本衬底的碳化硅衬底。即使基本衬底具有高晶体缺陷密度，也不容易发生问题。因此，可以相对容易地准备大衬底。需要时，可以通过增加单晶衬底组的单晶衬底的数目来增加碳化硅衬底的尺寸。
本发明人已经发现，在单晶衬底组中的每个上再结晶由基本衬底产生的升华气体的方法，可以用作将单晶衬底组中的每一个和基本衬底彼此连接的方法。然而，有效制造多个碳化硅衬底的方法没有充分考虑利用上述方法制造碳化硅衬底。
本发明已经考虑了上述问题，并且其目的是提供用来制造碳化硅衬底的方法和设备，由此可以有效制造碳化硅衬底。
问题的解决方案
本发明中制造碳化硅衬底的方法包括如下步骤。准备堆叠体，该堆叠体包括每个都由碳化硅制成的第一和第二单晶衬底组、每个都由碳化硅制成的第一和第二基本衬底和由在碳化硅的升华温度上具有固体形态的材料制成的插入部。进行准备堆叠体的步骤，将第一单晶衬底组中的每个单晶衬底和第一基本衬底安置成彼此面对面，将第二单晶衬底组中的每个单晶衬底和第二基本衬底安置成彼此面对面，并且在一个方向上按顺序堆叠第一单晶衬底组、第一基本衬底、插入部、第二单晶衬底组和第二基本衬底。然后，加热该堆叠体，使堆叠体的温度达到碳化硅能够升华的温度，以在堆叠体中形成其温度在一个方向上逐渐增加的温度梯度。
根据本发明中碳化硅衬底的制造方法，多套单晶衬底组和多套基本衬底彼此堆叠并加热，由此同时制造了多个碳化硅衬底。此外，在加热之前，在第一基本衬底和第二单晶衬底组之间布置插入部，由此防止不同碳化硅衬底之间连接。通过这种方式，可以高效地制造碳化硅衬底。
优选地，温度梯度不小于0.1℃/mm且不大于20℃/mm。当温度梯度设定为0.1℃/mm或更大时，可以更可靠地生成基本衬底和单晶衬底组之间的连接。此外，当温度梯度为20℃/mm或更小时，可以更简单地加热器件。
优选地，插入部包括用来使第二单晶衬底组的整个部分与第一基本衬底彼此分离的分隔构件。这更可靠地防止了不同碳化硅衬底之间的不期望的连接。更优选地，分隔构件由碳、钼、钨和金属碳化物中的一种制成。从而，分隔构件可提供热阻，以耐受上述加热。此外，该分隔构件可以具有对于碳化硅降低的反应性。
优选地，所述插入部包括在所述第二单晶衬底组的每个单晶衬底上形成的保护膜，所述保护膜位于该每个单晶衬底的与其面对所述第二基本衬底的表面相反的表面上。从而，在加热期间，可以保护第二单晶衬底组的表面。更优选地，保护膜至少包括由碳化有机膜形成的膜、碳膜、类金刚石碳膜和金刚石膜中的一种。这可以提供具有热阻的保护膜，以耐受上述加热。这还允许保护膜具有对于碳化硅降低的反应性。
本发明中制造碳化硅衬底的设备包括容器和加热单元。该容器用来在其中容纳堆叠体，该堆叠体包括：每个都由碳化硅制成的第一和第二单晶衬底组、每个都由碳化硅制成的第一和第二基本衬底和由在碳化硅的升华温度上具有固体形态的材料制成的插入部。构造该堆叠体，使第一单晶衬底组中的每个单晶衬底和第一基本衬底安置成彼此面对面，使第二单晶衬底组中的每个单晶衬底和第二基本衬底安置成彼此面对面，并且使第一单晶衬底组、第一基本衬底、插入部、第二单晶衬底组和第二基本衬底在一个方向上彼此堆叠。加热单元用来加热堆叠体，使堆叠体的温度达到碳化硅能够升华的温度，并且在堆叠体中形成温度梯度，其温度在一个方向上逐渐增加。
上面描述中使用的短语“第一和第二”并不排除在除了“第一和第二”对象之外还具有一个或多个另外对象的实施例。
发明的有利效果
通过上面的描述很显然，根据本发明，可以高效制造碳化硅衬底。
附图说明
图1是示意性示出本发明的第一实施例中的碳化硅衬底的构造的平面图。
图2是沿着图1中的线Ⅱ-Ⅱ的示意性横截面图。
图3是示意性示出本发明的第一实施例中的用来制造碳化硅衬底的方法的第一步骤的横截面图。
图4是示意性示出本发明的第一实施例中的用来制造碳化硅衬底的方法的第二步骤的横截面图。
图5是示意性示出本发明的第一实施例中的用来制造碳化硅衬底的方法的第三步骤的部分横截面图。
图6是示意性示出本发明的第二实施例中的用来制造碳化硅衬底的方法的一个步骤的横截面图。
图7是示意性示出本发明的第三实施例中的半导体器件的构造的部分横截面图。
图8是示出本发明的第三实施例中的用于制造半导体器件的方法的示意流程图。
图9是示意性示出本发明的第三实施例中的用来制造半导体器件的方法的第一步骤的部分横截面图。
图10是示意性示出本发明的第三实施例中的用来制造半导体器件的方法的第二步骤的部分横截面图。
图11是示意性示出本发明的第三实施例中的用来制造半导体器件的方法的第三步骤的部分横截面图。
图12是示意性示出本发明的第三实施例中的用来制造半导体器件的方法的第四步骤的部分横截面图。
图13是示意性示出本发明的第三实施例中的用来制造半导体器件的方法的第五步骤的部分横截面图。
具体实施方式
下面参考各图描述本发明的实施例。
（第一实施例）
如图1和图2所示，本实施例的碳化硅衬底81具有由碳化硅制成的基本衬底30和由碳化硅制成的单晶衬底组10。单晶衬底组10具有单晶衬底11-19。
单晶衬底11-19的每个都具有彼此相对的背面和正面，并且具有与背面和正面彼此连接的侧面。例如，单晶衬底11具有彼此相对的背面B1和正面F1，也包括与背面B1和正面F1彼此连接的侧面S1。单晶衬底12具有彼此相对的背面B2和正面F2，也包括与背面B2和正面F2彼此连接的侧面S2。
基本衬底30具有彼此相对的主表面P1和主表面P2。此外，单晶衬底11-19的每个都布置在基本衬底30上。具体地，单晶衬底11-19的每个背面（背面B1、B2等）都连接到基本衬底30的主表面P1。而且，间隙GP形成在相邻的单晶衬底11-19之间。由此，例如，侧面S1和S2彼此面对，间隙GP插在它们之间。应该注意，间隙GP不必使单晶衬底11-19彼此完全分开。例如，侧面S1可以有一部分与侧面S2的一部分接触。
如上所述，基本衬底30的主表面P1与单晶衬底11-19的背面（背面B1、B2等）彼此连接，由此单晶衬底11-19彼此固定。单晶衬底11-19具有在同一面上暴露的正面（正面F1、F2等）。这允许碳化硅衬底81具有比每个单晶衬底11-19更大的表面。因此，在使用碳化硅衬底81的情况下，可以比单独使用每个单晶衬底11-19的情况更高效地制造半导体器件。
下面描述制造多个碳化硅衬底81的方法。在本实施例中，将说明同时制造三个碳化硅衬底81。
首先，作为用于多个碳化硅衬底81的每一个的材料，准备三个基本衬底30和三套单晶衬底组10。具体地，例如，通过沿着（0-33-8）面切割在六方晶系中的（0001）面上生长的SiC晶锭，来准备每个单晶衬底组10中的每一个。在这种情况下，优选地，使用（0-33-8）面一侧作为其正面，并且使用（03-38）面一侧作为其背面。此外，单晶衬底组10中的那些背面的每个优选是通过上述切割形成的表面（所谓的“如切割的表面”），即，切割后没有抛光的表面。单晶衬底组10中的每个都具有例如400μm的厚度。例如，每个基本衬底30具有400μm的厚度。
参考图3，单晶衬底11-19的每个（图3中仅示出了单晶衬底11）具有其上形成了保护膜60f的正面（在单晶衬底11的情况下为正面F1）。保护膜60f由在碳化硅的升华温度下为固态的材料制成。具体地，保护膜60f至少包括通过碳化有机膜形成的膜、碳膜、类金刚石碳膜和金刚石膜中的一种。通过涂覆和碳化包含有机物质的液体，可以很容易形成通过碳化有机膜形成的膜。这种液体的一个示例是光致抗蚀剂或碳粘合剂。
参考图4，准备加热设备。该加热设备包括：热绝缘容器40，第一和第二加热构件91、92，加热器50和加热器电源150。热绝缘容器40由高热绝缘材料形成。加热器50例如是电阻加热器。第一和第二加热构件91、92具有吸收由加热器50辐射的热量并辐射吸收的热量以加热基本衬底30和单晶衬底组10的功能。例如，第一和第二加热构件91、92每个都是由具有小孔的石墨构成的。
接下来，准备堆叠体TX，堆叠体TX包括：第一至第三单晶衬底组10a-10c和第一至第三基本衬底30a-30c，以及插入部60X。这里，第一至第三单晶衬底组10a-10c和第一至第三基本衬底30a-30c对应于上述三个单晶衬底组10和三个基本衬底30。此外，每个插入部60X指的是包括形成在每个单晶衬底11-19上的保护膜60f和分隔构件60p的部分。
分隔构件60p是由在碳化硅的升华温度下为固态的材料形成的，优选，由碳、钼、钨和金属碳化物中的一种形成。分隔构件60p优选为100nm至10mm的厚度。作为分隔构件60p，例如，可以使用大约1mm厚的碳板，或0.2至1mm厚度的含有碳作为主要组分的柔性膜。
具体执行制备堆叠体TX的步骤，将第一单晶衬底组10a和第一基本衬底30a中每个的背面安置成彼此面对面，将第二单晶衬底组10b和第二基本衬底中每个的背面安置成彼此面对面，以及将第三单晶衬底组10c和第三基本衬底30c中每个的背面安置成彼此面对面。提供在第一至第三单晶衬底组10a-10c的每个中的单晶衬底11-19排列成例如图1所示的阵列形式。优选地，在第一至第三单晶衬底组10a-10c的每个中，单晶衬底11-19之间的最小间隔设定为5mm或更小，更优选地，1mm或更小，进一步优选地，100μm或更小，特别优选地，10μm或更小。
另外，执行该步骤，以在一个方向（图4中向上）上堆叠第一单晶衬底组10a、第一基本衬底30a、第一插入部60X、第二单晶衬底组10b、第二基本衬底30b、第二插入部60X、第三单晶衬底组10c和第三基本衬底30c。第一插入部60X布置成使第二单晶衬底组10b的整个部分与第一基本衬底30a彼此分离，并且第二插入部60X布置成使第三单晶衬底组10c的整个部分与第二基本衬底30b彼此分离。
这种堆叠体TX放置在第一加热构件91上。在堆叠体TX上，放置第二加热构件92。通过这种方式，堆叠体TX夹在第一和第二加热构件91、92之间。接下来，这样夹在第一和第二加热构件91、92之间的堆叠体TX被容纳在热绝缘容器40中。这样做，优选地将第二加热构件92布置在相比第一加热构件91更靠近加热器50的位置。
接下来，热绝缘容器40中的气氛适合为通过降低大气压力获得的气氛或惰性气体气氛。示例性的可用惰性气体是如He或Ar的稀有气体、氮气或该稀有气体和氮气的混合气体。热绝缘容器40中的压力优选设定为0.01-104Pa，更优选设定为0.1-104Pa。
接下来，借助第一和第二加热构件91、92，加热器50加热堆叠体TX。执行这种加热，以使堆叠体TX达到碳化硅能够升华的温度，例如，不小于1800℃且不高于2500℃的温度，更优选地，不小于2000℃且不高于2300℃的温度。加热时间设定在例如1至24小时。
还执行该加热，以在堆叠体TX中形成温度梯度，温度在上述一个方向（图4中向上）上逐渐增加。例如，通过将加热器50布置在相对第一加热构件91更靠近第二加热构件92的位置上，可以提供这种温度梯度。此外，该温度梯度优选不小于0.1℃/mm且不大于20℃/mm。
此外，参考图5，在加热的开始阶段，第一至第三基本衬底30a-30c分别仅放置在第一至第三单晶衬底组10a-10c上，并且没有与之连接。由此，当使用显微镜观察时，在第二单晶衬底组10b中各个的背面（背面B1和B2）的每个和第二基本衬底30b的主表面P1之间存在空隙GQ。例如，空隙GQ具有几十μm的平均高度（图5中垂直方向上的尺寸）。
在空隙GQ中，由于碳化硅的升华和再结晶，上述温度梯度造成碳化硅的质量转移。具体地，碳化硅的升华气体是由第二基本衬底30b形成的，并且该气体在第二单晶衬底组10b中各个单晶衬底的背面的每个上再结晶。也就是，在空隙GQ中，从第二基本衬底30b向第二单晶衬底组10b中的每一个发生质量转移，如图中箭头MC所指示。该质量转移使第二基本衬底30b与第二单晶衬底组10b中的每个单晶衬底连接。
此外，还在第二单晶衬底组10b中各个单晶衬底之间的间隙GP中，由于碳化硅的升华和再结晶，上述温度梯度造成碳化硅的质量转移。具体地，由第二基本衬底30b形成碳化硅的升华气体。该气体从第二基本衬底30b移动到间隙GP中，如图中的箭头Mb所指示。升华气体的转移被分隔构件60p阻挡，因此没有超出分隔构件60p而到达第一基本衬底30a（图4）。这防止升华气体使第二单晶衬底组10b和第一基本衬底30a彼此粘接，即，防止不同的碳化硅衬底81彼此连接。
在图5中，虽然只示出了第二单晶衬底组10b和第二基本衬底30b之间的连接，但是第一单晶衬底组10a和第一基本衬底30a之间的连接以及第三单晶衬底组10c和第三基本衬底30c之间的连接也可以用相同的方式实现。
接下来，从热绝缘容器40取出堆叠体TX。然后，移除分隔构件60p。通过剥离可以很容易移除分隔构件60p。之后，移除保护膜60f。例如，通过抛光或蚀刻移除保护膜60f。从而，可以同时制造多个碳化硅衬底81（图1和图2）。
根据本实施例的制造碳化硅衬底81（图2）的方法，加热具有多套单晶衬底组10和基本衬底30的堆叠体TX（图4），由此同时制造了多个碳化硅衬底81。此外，在加热之前，在第一基本衬底30a和第二单晶衬底组10b之间布置插入部60X，由此防止了不同碳化硅衬底81之间的不期望的连接。通过这种方式，可以高效制造碳化硅衬底81。
此外，通过保护膜60f保护每个单晶衬底组10中每一个的正面。这防止单晶衬底组10的正面升华或与其他物质反应。从而，获得的碳化硅衬底81可具有质量提高的表面。此外，当保护膜60f至少包括通过碳化有机膜形成的膜、碳膜、类金刚石碳膜和金刚石膜中的一种时，保护膜60f可提供耐受上述加热的耐热性。这也使保护膜60f减少对于碳化硅的反应性。
此外，当由碳、钼、钨和金属碳化物中的一种形成分隔构件60p时，分隔构件60p可提供耐受上述加热的耐热性。这也使分隔构件60p减少对于碳化硅的反应性。
当加热时的温度梯度设定为0.1℃/mm或更高时，可以更可靠地生成基本衬底和单晶衬底组之间的连接。此外，当温度梯度为20℃或更低时，加热设备可以更简单。
此外，当分隔构件60p具有100nm或更大的厚度时，可以防止升华气体通过分隔构件60p的多孔部分。此外，当其厚度为10mm或更小时，可以有效利用热绝缘容器40内的空间。
优选地，基本衬底30具有比单晶衬底组10中的每一个更高的杂质浓度。换句话说，基本衬底30的杂质浓度相对高，并且单晶衬底组10中每个单晶衬底的杂质浓度相对低。由于基本衬底30的杂质浓度如此高，所以基本衬底30的电阻系数可以很小，由此减小了对于碳化硅衬底81中电流流动的阻抗。同时，由于单晶衬底组10中每个单晶衬底的杂质浓度如此低，所以更容易降低它的结晶缺陷。作为杂质，例如可以使用氮或磷。
单晶衬底组10中每个单晶衬底的碳化硅的结晶结构优选为六方晶系，且更优选是4H型或6H型。更优选地，正面（正面F1）相对单晶衬底的（000-1）面具有不小于50°且不大于65°的偏离角。更优选地，正面的偏离方向与单晶衬底的<1-100>方向形成5°或更小的角度。更优选地，正面在单晶衬底的<1-100>方向上相对（0-33-8）面具有不小于-3°且不大于5°的偏离角。利用这种晶体结构在使用碳化硅衬底81的半导体器件中实现了高沟道迁移率。应该注意，“正面在<1-100>方向上相对（0-33-8）面的偏离角”指的是正面的法线到由<1-100>方向和<0001>方向定义的投影面的正交投影和（0-33-8）面的法线形成的角。正值符号对应于正交投影与<1-100>方向接近平行的情况，而负值符号对应于正交投影与<0001>方向接近平行的情况。此外，作为正面的优选偏离方向，除了上述那些之外，可以使用下面的偏离方向：相对于单晶衬底11的<11-20>方向形成5°或更小角度的偏离方向。
在本实施例中，已经说明：利用三套单晶衬底组10和三套基本衬底30同时制造了三个碳化硅衬底81，但是套的数目可以是不小于2的任意数目，只要堆叠体TX可以加热到适当的温度，并且堆叠体TX中的温度梯度是适当的。例如，在对于两套、30套和50套的实验中，已经证实基本衬底30和单晶衬底组10在所有套中是彼此连接的。
此外，当单晶衬底组10中每个单晶衬底的正面和分隔构件60p的表面具有高表面平滑度时，单晶衬底组10中每个单晶衬底的正面可以通过彼此紧密粘附来保护。因此，可以不形成保护膜60f。
（第二实施例）
主要参考图6，在本实施例中，使用堆叠体TY代替堆叠体TX（图4：第一实施例）。在堆叠体TY中，每个插入部60Y都具有保护膜60f，但是没有分隔构件60p（图4）。
除了上述构造之外，本实施例的构造与第一实施例的构造基本相同。因此，相同或相对应的元素赋予相同的附图标记，并且不再重复描述。
根据本实施例，不必使用分隔构件60p（图4）。因此，堆叠体TY的堆叠高度（图6中纵向尺寸）可以比分隔构件60p的高度小。从而，可以更有效地使用热绝缘容器40中的空间。
为了防止由于间隙GP中产生的升华气体的再结晶造成第二单晶衬底组10b和第一基本衬底30彼此粘附，间隙GP适合于足够狭小。换句话说，本实施例适用于间隙GP狭小的情况。
（第三实施例）
在本实施例中，下面描述制造使用碳化硅衬底81（图1和图2）的半导体器件。为了容易描述，可以仅说明在碳化硅衬底81中提供的单晶衬底11-19的单晶衬底11，但是其他单晶衬底12-19的每个都以基本相同的方式处理。
参考图7，本实施例的半导体器件100是垂直型的DiMOSFET（双注入金属氧化物半导体场效应晶体管），且具有基本衬底30、单晶衬底11、缓冲层121、击穿电压保持层122、p区123、n+区124、p+区125、氧化膜126、源电极111、上源电极127、栅电极110和漏电极112。例如，半导体器件100是每个边都为2mm或更大长度的矩形或正方形的平面形状（在图7中从上看的形状）。
漏电极112提供在基本衬底30上，并且缓冲层121提供在单晶衬底11上。通过这种布置，通过栅电极110控制载流子流动的区域没有布置在基本衬底30中，而是布置在单晶衬底11中。
基本衬底30、单晶衬底11和缓冲层121中每个都具有n型导电性。缓冲层121中具有n型导电性的杂质，例如，具有5×1017cm-3的浓度。此外，缓冲层121例如具有0.5μm的厚度。
击穿电压保持层122形成在缓冲层121上，并且由具有n型导电性的SiC制成。例如，击穿电压保持层122具有10μm的厚度，并且包括浓度为5×1015cm-3的n型导电杂质。
击穿电压保持层122具有表面，在该表面中形成了之间存在间隔的多个p型导电性的p区123。在每个p区123中，n+区124形成在p区123的表面层上。此外，在邻近n+区124的位置上，形成p+区125。氧化膜126形成在击穿电压保持层122从多个p区123之间暴露的一部分上。具体地，氧化膜126形成为在一个p区123中的n+区124、p区123、击穿电压保持层122在两个p区123之间的暴露部分、另一个p区123和这另一个p区123中的n+区124上延伸。在氧化膜126上，形成栅电极110。此外，源电极111形成在n+区124和p+区125上。在源电极111上，形成上源电极127。
在距离氧化膜126和每个半导体层，即，n+区124、p+区125、p区123和击穿电压保持层122中的每个，之间的界面不大于10nm的区域中，氮原子浓度的最大值为1×1021cm-3或更大。这可以显著提高氧化膜126下面的沟道区（每个p区123与每个n+区124和击穿电压保持层122之间的氧化膜126的接触部分）中的迁移率。
下面描述制造半导体器件100的方法。首先，在衬底准备步骤（步骤S110：图8）中，准备碳化硅衬底81（图1和图2）。
参考图9，在外延层形成步骤（步骤S120：图8）中，像下面那样，形成缓冲层121和击穿电压保持层122。
缓冲层121形成在单晶衬底组10的正面上。缓冲层121由n型导电性的SiC制成，并且是具有例如0.5μm厚度的外延层。例如，缓冲层121具有浓度为5×1017cm-3的导电杂质。
接下来，在缓冲层121上形成击穿电压保持层122。具体地，利用外延生长方法形成由n型导电性的SiC制成的层。击穿电压保持层122具有例如10μm的厚度。此外，击穿电压保持层122包括浓度例如为5×1015cm-3的n型导电性的杂质。
参考图10，执行注入步骤（步骤S130：图8），如下形成p区123、n+区124和p+区125。
首先，向击穿电压保持层122的部分中选择性注入p型导电性的杂质，由此形成p区123。然后，向预定的区域中选择性注入n型导电杂质，形成n+区124；并且向预定的区域中选择性注入p型导电杂质，形成p+区125。应该注意，这种杂质的选择性注入是利用例如由氧化膜形成的掩模进行的。
在这种注入步骤之后，进行活化退火工艺，例如，在氩气中，在1700℃的加热温度下进行退火30分钟。
参考图11，执行栅绝缘膜形成步骤（步骤S140：图8）。具体地，形成氧化膜126，以覆盖击穿电压保持层122、p区123、n+区124和p+区125。氧化膜126可通过干氧化（热氧化）形成。干氧化的条件例如如下：加热温度为1200℃，加热时间为30分钟。
之后，执行氮化步骤（步骤S150）。具体地，在一氧化氮（NO）气氛中执行退火处理。该处理的条件例如如下：加热温度为1100℃，加热时间为120分钟。结果，氮原子被引入到氧化膜126和击穿电压保持层122、p区123、n+区124和p+区125中每个之间的界面附近。
应该注意，在利用一氧化氮的退火步骤之后，可以利用为惰性气体的氩气（Ar）进行另外的退火处理。该处理的条件例如如下：加热温度为1100℃，加热时间为60分钟。
接下来，执行电极形成步骤（步骤S160：图8），以下面的方式形成源电极111和漏电极112。
参考图12，利用光刻方法，在氧化膜126上形成具有图案的抗蚀剂膜。利用该抗蚀剂膜作为掩模，通过蚀刻移除氧化膜126中n+区124和p+区125上方的部分。通过这种方式，在氧化膜126中形成开口。接下来，在每个开口中，形成导电膜接触n+区124和p+区125的每一个。然后，移除该抗蚀剂膜，由此移除了位于抗蚀剂膜上的导电膜部分（剥离）。该导电膜可以是金属膜，例如，可以由镍（Ni）制成。作为剥离的结果，形成了源电极111。
应该注意，在这种场合，优选执行合金化的热处理。例如，在为惰性气体的氩气（Ar）气氛中，在950℃的加热温度下，进行热处理2分钟。
参考图13，在源电极111上形成上源电极127。此外，在氧化膜126上形成栅电极110。此外，在碳化硅衬底81的背面上形成漏电极112。
接下来，在切割步骤（S170：图8）中，如虚线DC所指示的，进行切割。从而，通过切割获得了多个半导体器件100（图7）。
应该注意，可以使用导电类型与上文实施例中的每个相反的构造。也就是，可以使用n型和p型彼此互换的构造。此外，已经举例说明了垂直型DiMOSFET，但是利用本发明的半导体衬底可以制造另外的半导体器件。例如，可以制造RESURF-JEET（表面电场降低的结型场效应晶体管）或肖特基二极管。
这里公开的实施例是说明性的，在任何方面没有限制性。本发明的范围由权利要求项来定义，而不是由上述实施例来定义，并且旨在包括权利要求项的范围和与权利要求项等效的含义内的任何修改。
附图标记列表
10：单晶衬底组；10a-10c：第一至第三单晶衬底组；11-19：单晶衬底；30：基本衬底；30a-30c：第一至第三基本衬底；40：热绝缘容器；50：加热器；91：第一加热构件；92：第二加热构件；150：加热器电源；TX、YX：堆叠体。

Claims (7)

1.一种制造碳化硅衬底（81）的方法，包括步骤：
准备堆叠体（TX），所述堆叠体包括：每个都由碳化硅制成的第一和第二单晶衬底组（10a，10b），每个都由碳化硅制成的第一和第二基本衬底（30a，30b），以及由在碳化硅的升华温度上具有固态的材料制成的插入部（60X），
准备所述堆叠体的步骤被执行为以使得：所述第一单晶衬底组中的每个单晶衬底和所述第一基本衬底被定位成彼此面对面，所述第二单晶衬底组中的每个单晶衬底和所述第二基本衬底被定位成彼此面对面，并且所述第一单晶衬底组、所述第一基本衬底、所述插入部、所述第二单晶衬底组和所述第二基本衬底以此顺序在一个方向上堆叠；以及
加热所述堆叠体，以使所述堆叠体的温度达到碳化硅能够升华的温度，并使得在所述堆叠体中形成其温度在所述一个方向上增加的温度梯度。
2.根据权利要求1所述的制造碳化硅衬底的方法，其中，
所述温度梯度不小于0.1℃/mm且不大于20℃/mm。
3.根据权利要求1所述的制造碳化硅衬底的方法，其中，
所述插入部包括用于使所述第二单晶衬底组的整个部分和所述第一基本衬底彼此分开的分隔构件（60p）。
4.根据权利要求３所述的制造碳化硅衬底的方法，其中，
所述分隔构件由碳、钼、钨和金属碳化物中的一种物质制成。
5.根据权利要求1所述的制造碳化硅衬底的方法，其中，
所述插入部包括在所述第二单晶衬底组的每个单晶衬底上形成的保护膜（60f），所述保护膜（60f）位于该每个单晶衬底的与其面对所述第二基本衬底的表面相反的表面上。
6.根据权利要求5所述的制造碳化硅衬底的方法，其中，
所述保护膜包括以下至少之一：通过对有机膜进行碳化所形成的膜，碳膜，类金刚石碳膜，以及金刚石膜。
7.一种制造碳化硅衬底的设备，包括：
容器（40），用于在其中容纳堆叠体，所述堆叠体包括：每个都由碳化硅制成的第一和第二单晶衬底组，每个都由碳化硅制成的第一和第二基本衬底，以及由在碳化硅的升华温度上具有固态的材料制成的插入部，
所述堆叠体被构造为以使得：所述第一单晶衬底组中的每个单晶衬底和所述第一基本衬底被定位成彼此面对面，所述第二单晶衬底组中的每个单晶衬底和所述第二基本衬底被定位成彼此面对面，并且所述第一单晶衬底组、所述第一基本衬底、所述插入部、所述第二单晶衬底组和所述第二基本衬底在一个方向上彼此堆叠；以及
加热单元（91，92），其用于加热所述堆叠体，以使所述堆叠体的温度达到碳化硅能够升华的温度，并且使得在所述堆叠体中形成其温度在所述一个方向上逐渐增加的温度梯度。
CN201180004456XA 2010-06-21 2011-01-07 制造碳化硅衬底的方法和设备 Pending CN102598213A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2010-140768 2010-06-21
JP2010140768A JP2012004494A (ja) 2010-06-21 2010-06-21 炭化珪素基板の製造方法および製造装置
PCT/JP2011/050142 WO2011161976A1 (ja) 2010-06-21 2011-01-07 炭化珪素基板の製造方法および製造装置

Publications (1)

Publication Number Publication Date
CN102598213A true CN102598213A (zh) 2012-07-18

Family

ID=45371181

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201180004456XA Pending CN102598213A (zh) 2010-06-21 2011-01-07 制造碳化硅衬底的方法和设备

Country Status (7)

Country Link
US (1) US20120184113A1 (zh)
JP (1) JP2012004494A (zh)
KR (1) KR20130092945A (zh)
CN (1) CN102598213A (zh)
CA (1) CA2778185A1 (zh)
TW (1) TW201201279A (zh)
WO (1) WO2011161976A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109192350A (zh) * 2018-10-08 2019-01-11 山西大同大学 一种基于碳化硅材料的肖特基微型核电池及其制备方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6119100B2 (ja) * 2012-02-01 2017-04-26 住友電気工業株式会社 炭化珪素半導体装置
JP2013219163A (ja) * 2012-04-09 2013-10-24 Sumitomo Electric Ind Ltd 炭化珪素半導体装置およびその製造方法
US8860040B2 (en) 2012-09-11 2014-10-14 Dow Corning Corporation High voltage power semiconductor devices on SiC
US9018639B2 (en) 2012-10-26 2015-04-28 Dow Corning Corporation Flat SiC semiconductor substrate
JP6026873B2 (ja) * 2012-11-30 2016-11-16 トヨタ自動車株式会社 半導体装置の製造方法
US9797064B2 (en) 2013-02-05 2017-10-24 Dow Corning Corporation Method for growing a SiC crystal by vapor deposition onto a seed crystal provided on a support shelf which permits thermal expansion
US9738991B2 (en) 2013-02-05 2017-08-22 Dow Corning Corporation Method for growing a SiC crystal by vapor deposition onto a seed crystal provided on a supporting shelf which permits thermal expansion
US9017804B2 (en) 2013-02-05 2015-04-28 Dow Corning Corporation Method to reduce dislocations in SiC crystal growth
US8940614B2 (en) 2013-03-15 2015-01-27 Dow Corning Corporation SiC substrate with SiC epitaxial film
US9279192B2 (en) 2014-07-29 2016-03-08 Dow Corning Corporation Method for manufacturing SiC wafer fit for integration with power device manufacturing technology
WO2016104291A1 (ja) * 2014-12-22 2016-06-30 信越化学工業株式会社 複合基板、ナノカーボン膜の作製方法及びナノカーボン膜

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4091257A (en) * 1975-02-24 1978-05-23 General Electric Company Deep diode devices and method and apparatus
US4033786A (en) * 1976-08-30 1977-07-05 General Electric Company Temperature gradient zone melting utilizing selective radiation coatings
JP3254557B2 (ja) * 1997-06-27 2002-02-12 日本ピラー工業株式会社 単結晶ＳｉＣおよびその製造方法
JP3254559B2 (ja) * 1997-07-04 2002-02-12 日本ピラー工業株式会社 単結晶ＳｉＣおよびその製造方法
JP4035862B2 (ja) * 1997-07-11 2008-01-23 ソニー株式会社 半導体基板の製造方法
JPH11279760A (ja) * 1998-03-30 1999-10-12 Kobe Steel Ltd 被処理基板のガス処理方法
WO2001018872A1 (fr) * 1999-09-07 2001-03-15 Sixon Inc. TRANCHE DE SiC, DISPOSITIF A SEMI-CONDUCTEUR DE SiC, ET PROCEDE DE PRODUCTION D'UNE TRANCHE DE SiC
JP2005197464A (ja) * 2004-01-07 2005-07-21 Rohm Co Ltd 半導体装置の製造方法
US7314520B2 (en) 2004-10-04 2008-01-01 Cree, Inc. Low 1c screw dislocation 3 inch silicon carbide wafer
JP4971340B2 (ja) * 2007-03-29 2012-07-11 パナソニック株式会社 炭化珪素半導体素子の製造方法
JP2009117533A (ja) * 2007-11-05 2009-05-28 Shin Etsu Chem Co Ltd 炭化珪素基板の製造方法
JP5157843B2 (ja) * 2007-12-04 2013-03-06 住友電気工業株式会社 炭化ケイ素半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109192350A (zh) * 2018-10-08 2019-01-11 山西大同大学 一种基于碳化硅材料的肖特基微型核电池及其制备方法

Also Published As

Publication number Publication date
KR20130092945A (ko) 2013-08-21
TW201201279A (en) 2012-01-01
CA2778185A1 (en) 2011-12-29
US20120184113A1 (en) 2012-07-19
WO2011161976A1 (ja) 2011-12-29
JP2012004494A (ja) 2012-01-05

Similar Documents

Publication Publication Date Title
CN102598213A (zh) 制造碳化硅衬底的方法和设备
JP5344037B2 (ja) 炭化珪素基板および半導体装置
US20120012862A1 (en) Method for manufacturing silicon carbide substrate, silicon carbide substrate, and semiconductor device
US8435866B2 (en) Method for manufacturing silicon carbide substrate
JP2011243770A (ja) 炭化珪素基板、半導体装置、炭化珪素基板の製造方法
WO2010131571A1 (ja) 半導体装置
CN102379025A (zh) 制造碳化硅衬底的方法
US20110262681A1 (en) Silicon carbide substrate and method for manufacturing silicon carbide substrate
KR20120108912A (ko) 탄화규소 기판
CN102511074A (zh) 碳化硅衬底的制造方法、半导体器件的制造方法、碳化硅衬底及半导体器件
CN102388433A (zh) 制造半导体衬底的方法
JP2011243618A (ja) 炭化珪素基板の製造方法、半導体装置の製造方法、炭化珪素基板および半導体装置
US20120003811A1 (en) Method for manufacturing semiconductor substrate
WO2022123872A1 (ja) 半導体基板及びその製造方法
CN102471928A (zh) 制造碳化硅衬底的方法
WO2012053253A1 (ja) 単結晶炭化珪素基板を有する複合基板
JP2013087048A (ja) 炭化珪素基板の製造方法
JP2011071195A (ja) 半導体基板の製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20120718