CN102543847A - 垂直晶体管stram阵列 - Google Patents
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Abstract
一种方法包括提供半导体晶片，该半导体晶片具有从该半导体晶片正交地延伸的多个柱结构。在至少所选垂直柱晶体管上沉积导电互连元件，且在导电互连层上沉积非易失性变阻存储单元以形成垂直晶体管存储器阵列。
Description
背景技术
固态存储器(SSM)提供了一种用于在诸如手持便携式电子设备之类的各种广泛应用中存储和传递数据的有效机制。此类存储器内部的个体存储单元可以是易失性或非易失性的，并且可以通过向这些单元施加合适的写电流以存储比特序列来存储数据。随后可以在读访问操作期间通过施加合适的读电流并感测这些单元上的电压降来读取所存储的比特。
一些SSM单元配置采用耦合至诸如金属氧化半导体场效应管(MOSFET)之类的基于沟道的开关器件的存储元件。这种开关器件在读操作和写操作期间提供对存储元件的选择性访问。采用这类存储元件-开关器件配置的存储单元的示例包括但不限于易失性动态随机存取存储器(DRAM)、非易失性阻性随机存取存储器(RRAM)、以及非易失性旋转扭矩转移随机存取存储器(STRAM)。
尽管是可以工作的，但是在存储单元中使用MOSFET和其他类型的开关器件的局限在于这类器件的面积延伸(大小)。常常使用水平MOSFET布局，在这种布局中相关联的漏极区和源极区彼此相邻地被放置在基座衬底中，其中沟道区域水平地延伸于其间。存储元件形成于源极或漏极上方。
水平MOSFET可能要求约4F2的最小尺寸，其中F是相关联的制造工艺的最小特征尺寸(例如，F＝70nm等等)。由于这明显大于许多类型的存储元件的面积大小，所以开关器件大小会是在存储器阵列中实现更大面积密度的限制因素。
操作STRAM存储元件所需的电流量会是相当的大，在500-1000uA的量级。由于水平MOSFET(即，选择器件)主要在器件的表面区域中传导电流，所以其导电率是有限的，为了递送足够的电流以编程STRAM单元经常需要使用大MOSFET。更大的MOSFET器件导致更大的STRAM单元面积，并增加了管芯大小和制造成本。并且，水平选择器件具有某些嵌入其设计中的对准公差以避免器件故障，这增加了寄生电阻和电容，后者减慢了STRAM的操作并增大了其总面积(和成本)。
近来一些半导体存储器设计已经提议了一种堆叠式存储单元布置，借此，存储元件和晶体管像柱或堆一样被垂直对准在基座衬底上方。在堆叠式存储单元中，漏极区和源极区其中一个位于另一个之上，其中沟道区域垂直地延伸于其间。尽管有利地提升了增强的面积数据密度，但是很难形成垂直晶体管的柱结构从而使晶体管最优地操作。
发明内容
本公开涉及一种包括多个非易失性可变阻性存储单元的存储器阵列，其中每个存储单元用导电互连元件被电连接到垂直柱晶体管。导电互连元件可降低存储单元与垂直柱晶体管之间的接口电阻和/或应力。本发明也公开了形成该存储器阵列的方法。
在一个特定实施例中，一种方法包括提供半导体晶片，所述半导体晶片具有从所述半导体晶片正交地延伸的多个柱结构。在至少所选垂直柱晶体管上面沉积导电互连元件，且在导电互连层上面沉积非易失性变阻存储单元以形成垂直晶体管存储器阵列。
通过阅读下面的详细描述，这些以及各种其它的特征和优点将会显而易见。
附图简述
考虑以下联系如下附图的本发明的多种实施例的详细描述，能更完整地理解本发明，在附图中：
图1示出了根据本发明的各种实施例来构造的示例性数据存储设备的功能框表示；
图2是图1的设备的存储器阵列的示意性表示；
图3是根据一些实施例的图2中垂直堆叠的存储单元的各半导体层的侧面正视表示；
图4A-4B示出了用于建立去往诸如图3中所阐述的垂直堆叠的存储单元的底侧互连的现有技术办法；
图5A示出了根据一些实施例来构造的受主晶片；
图5B示出了根据一些实施例来构造的施主晶片；
图6示出了通过附连图5A-5B中受主晶片和施主晶片各自的导电层而形成的多晶片结构，从而形成嵌入在该多晶片结构内的组合导电晶片；
图7A-7B分别提供了图6中结构的侧面正视图和俯视图，其中已向图6中的该结构施加了光阻(PR)材料的圆点；
图8表示向图7A-7B的结构施加蚀刻工艺以形成排列成行和列的多个隔开的半导体材料的堆叠柱；
图9A-9B分别示出了施加掩模材料以从结构内的组合导电层形成嵌入式控制线的侧面正视图和俯视图；
图10示出了使用图9A-9B的掩模材料形成得到的多个嵌入式控制线的正视图；
图10A示出了硬化注入步骤的侧面正视图；
图10B示出了牺牲氧化物形成步骤的侧面正视图；
图10C示出了选择性氧化物蚀刻步骤的侧面正视图；
图10D示出了栅极氧化物形成步骤的侧面正视图；
图11A-11D示出了形成栅结构的工序；
图12示出了低温硅化物层形成步骤的侧面正视图；
图13A示出了存储单元形成步骤的侧面正视图；
图13B示出了位线形成步骤；
图14A示出了在半导体材料柱顶侧上的通孔接触形成步骤和存储单元形成步骤；以及
图14B示出了存储单元和位线形成步骤。
这些附图不一定按比例示出。附图中使用的相同数字表示相同部件。然而，将理解在给定附图中使用数字来指代部件不旨在限制另一附图中用同一数字标记的部件。
详细描述
在以下描述中，参照形成其一部分的附图集，其中通过图示示出了若干特定实施例。应当理解的是，可构想和作出其他实施例，而不背离本公开内容的范围或精神。因此，以下详细描述不应按照限制的意义来理解。本文中所提供的定义用于便于对本文中频繁使用的某些术语的理解，而不是为了限制本公开的范围。
通过术语“约”，在说明书和权利要求中使用的表示特征大小、量以及物理性质的所有数字应被理解为在任何情况下被修改，除非另外指明。因此，除非相反地指明，否则在上述说明书和所附权利要求中陈述的数值参数是近似值，这些近似值可根据利用本文中公开的教示的由本领域技术人员所寻求的期望性质而变化。
通过端点对数值范围的陈述包括包含在该范围内的所有数值(例如1到5包括1、1.5、2、2.75、3、3.80、4以及5)以及该范围内的任何范围。
如说明书以及所附权利要求书中所使用地，单数形式的“一”、“一个”以及“该”包括具有复数引用的实施例，除非该内容另外明确地规定。如说明书以及所附权利要求书中所使用地，术语“或”一般以包括“和/或”的意义来使用，除非该内容另外明确地规定。
空间相关的术语，包括但不限于“较低”、“较高”、“在下方”、“下面”“上面”和“在上面”，如在本文中使用，则用于便于说明以描述对一个元件与另一元件的空间关系。此类空间相关的术语包括在使用或操作中的设备的不同方向，除在图中和本文中所描述的特定方向之外。例如，如果在图中所描述的单元被调转或翻转，先前描述的在其他元件下方或下面的部分而后将会在此类其他元件的上方。
如本文所使用的，例如当元件、部件或层被描述为与另一元件、部件或层形成“一致性接口”、或者“在上方”、“连接至”、“耦合”或“接触”另一元件、部件或层时，其可以是直接在上方、直接连接至、直接耦合、直接接触，或插入元件、部件或层可在上方、连接、耦合或接触特定元件、部件或层。例如当元件、部件或层被提及“直接在上”、“直接连接至”、“直接耦合”、或“直接接触”另一元件时，则不存在插入元件、部件或层。
本公开涉及一种包括多个非易失性可变阻性存储单元并且特别是旋转扭矩转移存储单元(即，STRAM)的存储器阵列，其中每个存储单元用导电互连元件被电连接到垂直柱晶体管。导电互连元件降低存储单元与垂直柱晶体管之间的接口电阻和/或应力。由于垂直晶体管是圆柱形的，其总导电表面粗略为2πF，其中F为最小特征尺寸。经比较，水平晶体管规模仅为F。这意味着垂直器件对于给定面积传导粗略为6倍的电流量，使得存储单元比例缩小到几乎4F2(这是理论上的最小单元尺寸)。另外，硅化物接口提供了最小的寄生接触电阻，并且允许器件能够完全随器件大小进行缩放。换言之，寄生接触电阻关于器件大小呈线性。本发明也公开了形成该存储器阵列的方法。虽然本发明不限于此，但通过对下文提供的示例的讨论将获得对本公开内容的各个方面的理解。
本公开一般涉及表征为具有嵌入式(底侧)控制线的多晶片结构的装置、以及用于制造该装置的相关联方法。嵌入式控制线提供与该多晶片结构内垂直堆叠的半导体元件的电互连。堆叠的半导体元件形成可如下所述地经由硬化注入步骤来形成的垂直柱晶体管。
在各种实施例中，形成纳入了各种控制电路系统的受主晶片，并且形成纳入了基质的施主晶片，随后从该基质形成各个基于沟道的开关器件(例如，垂直柱晶体管)。
受主晶片和施主晶片各自在相应的衬面设置有金属层。受主晶片和受主晶片被附连以形成多晶片结构，并且在此附连过程期间，相应的金属层被合到一起以形成嵌入在该多晶片结构内部的单个组合金属层。该组合金属层在随后的处理过程中被转换成各个嵌入式底侧控制线(例如，嵌入式源线)。
图1提供了可在其中有利地利用此类处理的说明性设备环境。在图1中，数据存储设备100采用半导体存储器来存储主机所提供的数据。在一些实施例中，设备100表征为非易失性固态驱动器(SSD)，尽管这并非是限制性的。在许多实施例中，设备100表征为易失性动态随机存取存储器(DRAM)、非易失性阻性随机存取存储器(RRAM)、和非易失性旋转扭矩转移随机存取存储器(STRAM)。
可编程控制器102在操作期间提供对设备100的上层控制。接口电路(I/F)104与主机通信，并将要存储的数据转移到半导体存储器106中。
半导体存储器106表征为由非易失性存储单元(例如，RRAM或STRAM)的一个或多个阵列108构成的非易失性存储空间。在其他实施例中，存储器106可以是诸如DRAM高速缓存之类的易失性存储器空间的形式。还可以提供另外的层级存储器存储层，诸如下游非易失性主存储(例如，磁盘等)。
图2是图1的非易失性阵列108的一部分的示意性表示。阵列108由数个排列成行和列的存储单元110构成。尽管图2中仅示出了三(3)行和四(4)列，但将认识到可以提供任意数目行和列的单元110。
阵列108中的每个单元110包括与阻性存储元件114串联的开关器件112。在一些实施例中，开关器件112表征为n沟道MOSFET(晶体管)，并且存储元件114是可编程阻敏元件，诸如但不限于阻性随机存取存储器(RRAM)元件、旋转扭矩转移随机存取存储器(STRAM)元件或可编程金属化单元(PMC)。
被标记为BL0-BL3的数条位线116沿着每一列互连每个单元的第一端(“上侧”)。被标记为SL0-SL3的源线118沿每一列互连每个单元的对立的、第二端(“底侧”)。被标记为WL0-WL2的字线120沿每一行互连MOSFET112的栅极区。将领会，可以采用其他布置和互连方案，所以图2的示意性表示仅是说明性而不是限制性的。
图3是根据一些实施例的从图2中选出的存储单元110的层表示。晶体管112由被垂直延伸的P型掺杂沟道区126隔开的相应N+型掺杂区122、124构成。N型掺杂的控制栅极128包围沟道区126(未在此处示出的栅极氧化层将N型掺杂的控制栅极128与N+型掺杂区122、124以及P型掺杂沟道区126隔离开)。从字线(WL)驱动器130施加合适的偏置电压将使晶体管112置于正向偏置(导电)状态，从而允许电流跨漏极-源极结通过存储单元110。
存储元件114在图3中表征为RRAM或STRAM元件，并包括由磁隧道结136隔开的上侧电极和底侧电极(TE、BE)132、134。磁隧道结136包括由隧道壁垒层隔开的无磁层(双箭头层)和磁束缚层(单箭头层)。通过使旋转偏振的写电流在第一或第二方向上通过STRAM 136单元来对STRAM 136单元进行编程。
为了将存储单元110编程至所需的状态，WL驱动器130将插入WL 120，并且相应的SL和BL驱动器140、142将在恰适的方向上并以恰适的电压和电流量值来引导电流通过存储元件114。元件114的编程状态随后可以通过插入WL 120、诸如从SL驱动器140到BL驱动器142使较小的读偏置电流通过存储单元110、并使用单独的读出放大器(未示出)将SL 116上的结果电压与参考电压相比较来读取。
图3中存储单元110的堆叠性质提供了许多优点。存储单元相对较小的面积延伸允许诸如图2中的阵列实现相对较高的面积密度。然而，诸如图3中所阐述的堆叠式存储单元的局限涉及建立对存储单元的底侧的通路；即已经发现很难在BL驱动器142和BE 134之间建立诸如图3中所示的电互连。
一种现有技术解决方案使用诸如图4A中所描绘的被填充的通孔结构。在这种办法中，各个堆叠的存储单元144被支撑于基座衬底146之上，并且位线148被连接至存储单元144的顶端。通过使用嵌入式导电垫150和邻近存储单元144布置并用导电材料填充的通孔152来进行底侧连接。源线154被连接至通孔152的顶侧，从而源线在阵列的顶部与位线148相邻。
尽管是可以工作的，但是应领会图4A中的办法由于被填充的通孔152需要额外空间的缘故而降低了阵列的面积密度。为了形成通孔和导电垫互连，图4A中的办法可能还要求增加的制造复杂性和成本。
关于堆叠式单元所采用的另一种现有技术解决方案是使用共源平面(SP)，诸如图4B中156处所描绘的。源平面156在各堆叠式存储单元144的下方延伸以使得阵列中的所有存储单元诸如经由延伸通过上部氧化物衬底146的通孔158都被互连至源平面。同之前一样，存储单元的各行(或列)经由单独的位线148互连在一起。
尽管也可以工作，图4B的局限包括为了形成整个源平面的金属化需要增加的处理和成本，以及因在操作期间电流一般不能同时在相反方向上通过两个或更多个单元的限制。其他现有技术解决方案包括为了适应堆叠式存储单元的底侧互连需要附加的互连层和接触层。
因此，本发明的各实施例一般针对一种高效且容易地形成垂直堆叠式存储单元阵列的底侧控制线(例如，源线)的制造工艺。为了说明这种工艺，首先参照分别示出受主(A)晶片160和施主(D)晶片170的图5A和5B。在一些实施例中，晶片160、170是单独形成的具有许多各自的初始特征的基于硅的衬底。
受主晶片160包括电路层162，在先前处理过程期间在电路层162中形成包括CMOS电路系统在内的各种控制电路。此电路系统可包括图3中所示的各种驱动器，以及结合单元110使用的其他控制电路系统。电路层162还可包括用于各种垂直晶体管的触点。第一导电金属层164形成于电路层162的顶端衬面上。金属层164可以由任何合适的金属或金属合金形成。根据需要，金属层可包括多层导电材料和电介质材料，并提供相对较低的每单位长度电阻。
施主晶片170包括数层，其包括可以是块状氧化物的基层172。掺杂硅基质174形成在基层中，并且包括具有相应的NPN掺杂级的区域176、178和180从而最终形成图3中的相应漏极区、源极区和沟道区122、124和126。掺杂区可以使用离子注入或其他技术来形成。第二导电金属层184形成于掺杂硅基质174的顶端衬面上。第二金属层184的材料成分可以与第一金属层164相同、或者不同。
相应晶片160、170如图6中所示地配合以形成多晶片结构。施主晶片170相对于受主晶片160倒置，并且第一和第二金属层164、184被结合在一起以提供组合金属层186。可使用包括回流加热在内的任意数目的合适结合工艺。可以引入附加材料以在结合过程期间建立金属化层186互连。
如将从以下讨论变得显而易见的，各控制(源线)最终是从此金属层186形成的，所以金属层可以被表征为具有基本均匀的厚度和与多晶片结构的总体长度及宽度尺寸基本对应的总体长度及宽度尺寸的平面程度的导电材料。这样，完成后的控制线将在期望方向上(例如，根据要求在行方向或列方向上)以平行、隔开的方式充分地延伸经过该阵列。
基氧化层172被去除，并且向硅基质的顶端施加局部的光阻(PR)188区域(圆点)，如图7A-7B中所示。PR 188圆点在所解说的实施例中是圆形的从而为这些单元提供圆柱横截面形状，尽管也可替换地提供其他横截面形状。接下来实施图8所阐述的蚀刻过程，蚀刻过程将所有未被PR 188圆点覆盖的材料去除掉，往下直至金属层186。在此蚀刻过程结束时，将剩下隔开的柱或垂直堆叠，这对应于图3中所阐述的各个存储单元。
如图9A-9B中所示地施加硬掩模以形成各个控制(源)线。在各层之间沉积有机材料190，并且根据需要，可以施加底部抗反射涂敷(BARC)或其他光刻掩模材料192以辅助该过程。掩模材料192如图9B中以交叉影线方式所描绘地那样在相应堆叠上方延伸经过有机材料190的顶部。
在图10中实施蚀刻过程以形成源线118。该蚀刻去除有机材料以及导电层186的一些部分，往下直至下面的电路层162，从而得到的源线如图9B所示地在堆叠列的下方布设。每个堆叠顶部的光阻PR 188、有机材料190和掩模材料192此时也被去除。
图10A示出了硬化注入步骤的侧面正视图。图10B示出了牺牲氧化物形成步骤的侧面正视图。图10C示出了选择性氧化物蚀刻步骤的侧面正视图。图10D示出了栅极氧化物形成步骤的侧面正视图。这些步骤允许优先使垂直柱晶体管侧面变圆同时保持与垂直柱顶面的锐边。这些特征改善了垂直柱晶体管的性能。
诸如氧化物194之类的下面的电介质材料在这些堆叠或多个柱结构的底部附近沉积，直至所期望的高度。这多个柱结构自半导体晶片或电路层162成直角地延伸。
每个柱结构将形成具有顶面111和与该顶面正交的侧面113的垂直柱晶体管112。顶面111一般是平面的，且与半导体晶片或电路层162的主要表面平行。在许多实施例中，柱结构的横截面或俯视形状包括柱结构的侧面相交处的锐角。这些锐角会降低所形成的垂直柱晶体管112的性能。因此，使这些锐边或角变圆是所期望的。
使柱结构的侧面的这些锐边或角变圆的一种说明性方法是往垂直柱晶体管顶面中注入但不在垂直柱晶体管侧面中注入硬化物质。硬化注入步骤向半导体材料表面(例如，硅)中注入特定的离子(例如，氮)，以使得当经注入的半导体材料表面氧化时形成包括所注入的离子的氧化物(例如，硅氧氮化物)。剩余的未经注入的表面将在氧化步骤时形成不同的氧化物质。然后，可利用合适的氧化物选择性去除或蚀刻步骤优先地去除这两种不同的氧化层。
如图10A中所示的，硬化注入201将注入离子引入到垂直柱顶面111中和引入到被沉积至垂直柱的期望高度的平行、暴露的氧化物194表面中。该注入步骤形成离子(例如，氮)注入表面193和191，后者在氧化时将形成第一氧化层(例如，硅氧氮化物)。
图10B示出牺牲氧化物构成的形成。垂直柱晶体管被氧化以形成顶面氧化物材料层193和侧面氧化物材料层195。由于硬化注入步骤的缘故，顶面氧化物材料层193不同于侧面氧化物材料层195。
图10C示出了选择性氧化物蚀刻步骤的侧面正视图。选择性蚀刻步骤优先去除侧面氧化层195以形成具有变圆的侧面的垂直柱晶体管。例如，如果硬化注入离子是氮，则氧化步骤将在顶面111上形成硅氧氮化物层193、191并在侧面113上形成氧化硅层195。相对于顶面111上的硅氧氮化物层193、191可以选择性地蚀刻侧面113上的氧化硅层195。侧面113的氧化物形成和选择性蚀刻作用在于使垂直柱的侧面113变圆，同时顶面111与侧面113相遇处的角或边保持两个表面111和113的尖锐或未变圆的相交。
图10D示出了栅极氧化物形成步骤的侧面正视图。随后可在垂直柱的变圆的侧面113上形成栅极氧化层197。形成栅极氧化层197可进一步改善使垂直柱的侧面113的变圆，从而形成垂直柱结构的变圆的栅极氧化物表面。
图11A-11D示出了在垂直柱结构的变圆的栅极氧化物表面上形成栅结构的工序。诸如硅之类的合适的半导体栅极材料196被沉积在氧化物194的顶部以完全包围堆叠或垂直柱结构，如图11A所示。此时可经由离子注入对半导体材料进行掺杂。合适的掩模和蚀刻过程往下去除半导体材料以形成在图3中128处一般性地描绘出的栅结构。图11B示出了一行单元；图11C示出了一列单元；以及图11D示出了单元的俯视图表示。如从这些附图可以看到的，栅结构128沿每一行互连在一起以形成前述的字线120，并且每个所选行的栅结构与相邻行的栅结构被电隔离开来。同时，行中的垂直晶体管彼此之间比列中的垂直晶体管靠得更近，从而使得栅结构是自对准的并且沿每一行彼此相连接。
图12示出了低温硅化物层形成步骤的侧面正视图。在垂直柱晶体管112上形成栅结构128之后，在垂直柱晶体管112的顶面上沉积硅化物层199。硅化物层199帮助降低垂直柱晶体管112与(如下所述地形成的)存储单元之间的接口电阻。硅化物层199一般被描述为导电互连元件。
硅化物层199可以由能帮助降低接口电阻的任何有用的硅化物材料形成。在许多实施例中，硅化物层199是二硅化钴材料或二硅化镍材料。硅化物层199可以使用不使垂直柱晶体管112的属性降级的任何有用的工艺来形成。特别地，可以在小于400摄氏度或从200到375摄氏度的温度下用化学气相沉积工艺来形成硅化物层199。随后，可以将硅化物层199退火以使硅化物层199扩散到垂直柱晶体管112的表面中并使硅表面上所有未发生反应的铁磁材料发生反应。在许多实施例中，退火温度小于525摄氏度或小于500摄氏度或小于450摄氏度或小于400摄氏度。在通过引用包括于此的US 6,346,477中描述了一种说明性的硅化物层沉积工艺。
图13A示出了存储单元214形成步骤的侧面正视图。随后，利用已知的半导体技术将存储单元214沉积到硅化物层199上面。如上所述，存储单元214是非易失性变阻存储单元，诸如STRAM或RRAM存储单元。存储单元214可以通过诸如氧化硅之类的绝缘材料205彼此电隔离开来。
存储单元214可具有与垂直柱晶体管112相近似的横截面形状。在许多实施例中，存储单元214和垂直柱晶体管112是垂直对准的，并且皆具有圆横截面形状。在其他实施例中，存储单元214和垂直柱晶体管112是垂直对准的，并且垂直柱晶体管112具有圆横截面形状，而存储单元214具有椭圆横截面形状。
图13B示出了位线BL形成步骤。位线BL被沉积到存储单元214上面。所沉积的位线材料形成具有均匀厚度的覆盖整个阵列的长度和宽度尺寸的层。合适的掩模和蚀刻工艺(未单独描绘)去除此材料的一些部分以形成平行的、隔开的位线216。注意，在此实施例中，位线216和源线118是平行的并且与字线120正交，这与图2的示意性绘图相对应。本文所公开的处理可根据要求提供这些相应控制线的其他安排和定向。
图14A示出了在半导体材料柱顶面具体而言是在硅化物层199上的通孔接触形成步骤。电绝缘的氧化物材料205被沉积到硅化物层199上面。电绝缘材料205可以是诸如举例而言二氧化硅之类的任何有用的氧化物。随后，向电绝缘的氧化物材料205中蚀刻出通孔，并且用导电材料填充这些通孔以形成导电互连元件210。通孔可以形成于氧化物材料205中，并且使用例如物理气相沉积或其他合适工艺用导电材料来填充。该导电材料可以是任何有用的材料，诸如举例而言钨、或铝。如所解说的，导电互连元件210通过电绝缘材料205彼此电隔离开来。
图14B示出了存储单元和位线形成步骤。底部电极层213被沉积到导电互连元件210和电绝缘氧化物材料205上面。对该层进行图案化以形成所示的底部电极层213元件。
随后，利用已知的半导体技术将存储单元214沉积到底部电极层213上面。如上所述，存储单元214是非易失性变阻存储单元，诸如STRAM或RRAM存储单元。存储单元214相对于垂直柱晶体管112和导电互连元件210被偏移(即，垂直地偏移)。相信导电互连元件210的顶面是凹面，并且因此使存储单元214相对于导电互连元件210的顶面偏移可以有助于降低存储单元214与导电互连元件210的顶面之间的接口应力。
存储单元214可具有与垂直柱晶体管112相近似的横截面形状。在许多实施例中，垂直柱晶体管112具有圆横截面形状，且存储单元214具有圆横截面形状。在其他实施例中，垂直柱晶体管112具有圆横截面形状，而存储单元214具有椭圆横截面形状。存储单元214的椭圆横截面形状可以有助于降低存储器阵列所需的表面积。
位线BL被沉积到存储单元214上面。存储单元214被电连接到相应的导电互连元件以形成如图所示的垂直晶体管存储器阵列。
所沉积的位线材料形成具有均匀厚度的覆盖整个阵列的长度和宽度尺寸的层。合适的掩模和蚀刻工艺(未单独描绘)去除此材料的一些部分以形成平行的、隔开的位线216。注意，在此实施例中，位线216和源线118是平行的并且与字线120正交，这与图2的示意性绘图相对应。本文所公开的处理可根据要求提供这些相应控制线的其他安排和定向。
通过在形成垂直柱晶体管112之后形成存储单元214提供了若干优点。存储单元214和垂直柱晶体管112可以各自具有不同的横截面形状。例如，存储单元214可具有椭圆形状，而垂直柱晶体管112可具有圆柱形状。椭圆形状可相对于源线和位线两者以一角度进行定向，诸如40到50度或45度的角。这种配置可以允许阵列中有增加的存储单元密度。
现在将领会，本文所呈现的各种实施例提供了优于现有技术的诸多优势。隔开的底侧控制线可在制造期间容易且高效地形成，从而消除了附加互连和导电层的需要。不同于顶侧互连技术，本发明的过程允许源线独立于位线布设。根据需要，可以实现提高的数据密度并在阵列的不同部分上实现多个同时访问操作。
因此，公开了垂直晶体管STRAM阵列的实施例。上述实现以及其它实现在所附权利要求的范围内。本领域技术人员将理解本发明可利用除所公开内容之外的实施例来实施。出于说明而非限制目的给出了所公开的实施例，且本发明仅受限于所附权利要求。
Claims (25)
1.一种方法，包括：
提供半导体晶片，所述半导体晶片具有从所述半导体晶片正交地延伸的多个柱结构，每个柱结构形成具有顶面和与所述顶面正交的侧面的垂直柱晶体管；
在至少所选垂直柱晶体管顶面上沉积导电互连元件；以及
在导电互连层上沉积非易失性变阻存储单元以形成垂直晶体管存储器阵列。
2.如权利要求1所述的方法，其特征在于，相邻的非易失性变阻存储单元彼此是电隔离开的。
3.如权利要求1所述的方法，其特征在于，相邻的导电互连元件被用氧化物材料彼此电隔离开。
4.如权利要求1所述的方法，其特征在于，所述沉积导电互连元件的步骤包括以小于400摄氏度的沉积温度在至少所选垂直柱晶体管顶面上沉积硅化物层。
5.如权利要求1所述的方法，其特征在于，所述顶面与所述半导体晶片的主表面平行。
6.如权利要求1所述的方法，其特征在于，所述非易失性变阻存储单元具有椭圆横截面形状而所述垂直柱晶体管具有圆横截面形状。
7.如权利要求1所述的方法，其特征在于，所述非易失性变阻存储单元具有圆横截面形状且所述垂直柱晶体管具有圆横截面形状。
8.如权利要求1所述的方法，其特征在于，所述非易失性变阻存储单元包括旋转扭矩转移存储单元。
9.如权利要求7所述的方法，其特征在于，垂直柱晶体管与所述非易失性变阻存储单元相对准。
10.如权利要求1所述的方法，其特征在于，还包括将位线沉积到所述非易失性变阻存储单元的所选行或列上。
11.如权利要求4所述的方法，其特征在于，所述硅化物层连接并隔离与所述非易失性变阻存储单元相对准的所述垂直柱晶体管。
12.一种方法，包括：
提供半导体晶片，所述半导体晶片具有从所述半导体晶片正交地延伸的多个柱结构，每个柱结构形成具有顶面和与所述顶面正交的侧面的垂直柱晶体管；
在所述垂直柱晶体管的所述顶面上沉积氧化物材料层；
往所述氧化物材料层中蚀刻出通孔，其中每个通孔与所述垂直柱晶体管的所选顶面相对准；
向至少所选通孔中沉积导电互连元件；以及
在导电互连层上沉积非易失性变阻存储单元以形成垂直晶体管存储器阵列。
13.如权利要求12所述的方法，其特征在于，所述顶面与所述半导体晶片的主表面平行。
14.如权利要求12所述的方法，其特征在于，至少所选非易失性变阻存储单元被电连接到至少所选垂直柱晶体管，并且至少所选非易失性变阻存储单元相对于至少所选垂直柱晶体管被偏移。
15.如权利要求12所述的方法，其特征在于，所述非易失性变阻存储单元具有圆横截面形状且所述垂直柱晶体管具有圆横截面形状。
16.如权利要求12所述的方法，其特征在于，所述非易失性变阻存储单元具有椭圆横截面形状。
17.如权利要求12所述的方法，其特征在于，所述存储单元包括旋转扭矩转移存储单元。
18.如权利要求12所述的方法，其特征在于，还包括在沉积氧化物材料层步骤之前以小于400摄氏度的沉积温度在至少所选垂直柱晶体管顶面上沉积硅化物层。
19.一种方法，包括：
提供半导体晶片，所述半导体晶片具有从所述半导体晶片正交地延伸的多个柱结构，每个柱结构形成具有顶面和与所述顶面正交的侧面的垂直柱晶体管；
以小于400摄氏度的沉积温度在至少所选垂直柱晶体管顶面上沉积硅化物层；以及
在所述硅化物层上沉积非易失性变阻存储单元以形成垂直晶体管存储器阵列。
20.如权利要求19所述的方法，其特征在于，所述存储单元包括旋转扭矩转移存储单元。
21.一种存储器阵列，包括：
半导体晶片，所述半导体晶片具有从所述半导体晶片正交地延伸的多个柱结构，每个柱结构形成具有顶面和与所述顶面正交的侧面的垂直柱晶体管；
多个存储单元，其中至少所选存储单元具有相对于所述垂直柱晶体管垂直偏移且与所述垂直柱晶体管电连接的横截面形状；以及
所述存储单元与所述垂直柱晶体管之间的硅化物层。
22.如权利要求21所述的存储器阵列，其特征在于，所述存储单元是STRAM单元。
23.如权利要求21所述的存储器阵列，其特征在于，还包括沉积到所述垂直柱晶体管上面的具有顶面的导电互连元件，并且所述存储单元具有电连接到所述导电互连元件并相对于其垂直偏移的横截面形状。
24.如权利要求21所述的存储器阵列，其特征在于，所述存储单元具有椭圆横截面形状。
25.如权利要求21所述的存储器阵列，其特征在于，所述存储单元相对于源线和位线以40到50度之间的角度定向。
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| PB01 | Publication | ||
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