CN102496571A - 低势垒肖特基二极管的制作方法及结构 - Google Patents
低势垒肖特基二极管的制作方法及结构 Download PDFInfo
- Publication number
- CN102496571A CN102496571A CN2011104271704A CN201110427170A CN102496571A CN 102496571 A CN102496571 A CN 102496571A CN 2011104271704 A CN2011104271704 A CN 2011104271704A CN 201110427170 A CN201110427170 A CN 201110427170A CN 102496571 A CN102496571 A CN 102496571A
- Authority
- CN
- China
- Prior art keywords
- barrier
- layer
- schottky diode
- alloy
- metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
本发明揭示了一种低势垒肖特基二极管的制作方法及结构,在N型外延层和具有开窗的钝化层上覆盖势垒金属层钛,并其上覆盖金属保护层氮化钛;进行加热合金工艺,使所述势垒金属层与所述开窗中的N型外延层发生合金反应,形成势垒合金层。选择钛作为势垒金属层与硅反应形成钛的硅化物的势垒合金层,降低了对开窗中的外延层表面态的要求,形成的势垒合金层具有良好的工艺稳定性,能够形成势垒高度更低、正向压降更低的肖特基二极管。在所述势垒金属层上形成氮化钛金属保护层,该金属保护层在合金加热工艺中阻隔环境中的氧和水汽进入势垒金属层参与合金,从而保证形成势垒合金层的钛的硅化物的纯度较高,形成的势垒高度稳定性良好。
Description
技术领域
本发明涉及一种半导体分立器件的制造方法,尤其涉及一种低势垒肖特基二极管的制作方法。
背景技术
肖特基二极管是以金属(或金属硅化物)和半导体接触形成的二极管,简称肖特基二极管(Schottky Barrier Diode),具有正向压降低、反向恢复时间很短的特点.由于肖特基二极管中少数载流子的存贮效应甚微,所以其频率响仅为RC时间常数限制,因而,它是高频和快速开关的理想器件。其工作频率可达100GHz。
对于二极管来说,正向功耗PF=IF×VF对总体功耗的贡献最大。由于二极管电流(IF)是由应用预先决定的,因此要想降低功耗只能想办法降低正向压降(VF)。对于硅外延工艺的肖特基二极管,正向压降VF取决于使用的势垒合金层、外延条件(例如外延厚度及外延电阻率)、以及有源区域面积。对于特定规格的肖特基二极管来说外延条件的优化空间较为有限,而通过增大有源面积来降低正向压降VF与器件小型化要求相冲突,并且还会提高二极管电容,从而增大电路损耗。同时还需要考虑的是当正向电压降低时,反向电流(IR)会变大。
因此,在肖特基二极管的制造中选择适当的势垒合金层变得尤为重要,目前铬(Cr),镍(Ni),镍铂(NiPt),钼(Mo)等金属的硅化物已被大多数制造厂广泛应用于制作肖特基二极管的势垒合金层,但对于更低正向功耗的低势垒肖特基二极管来说以上金属的硅化物势垒高度已不能满足市场要求。
金属功函数是影响金属硅化物的势垒高度的主要因素之一,而在已确定工艺条件的前提下,只能通过选择金属功函数低的金属来形成金属硅化物,以减小肖特基二极管的正向压降(VF)。
表一为常用金属的功函数列表,如表一所示,金属钛(Ti)功函数较小,且其硅化物的势垒高度较低,将二硅化钛(TiSi2)势垒应用于小信号肖特基二极管可较大程度上减小肖特基二极管的正向压降(VF)。
表一
金属元素 | 功函数(eV) |
铂(Pt) | 5.65 |
镍(Ni) | 5.15 |
铬(Cr) | 4.5 |
钛(Ti) | 4.33 |
在VLSI(超大规模集成电路)中,二硅化钛由于其低阻特性已被广泛应用于0.35和0.25微米MOS技术中作为互连和接点材料。在期刊《固体电子学研究与进展》的《VLSI中钛硅化物肖特基接触特性与退火条件》中介绍了使钛(Ti)与硅(Si)在快速退火炉管中反应制作出的二硅化钛(TiSi2)的方法,并且在一次制作工艺中可以同时制作出满足电路要求的肖特基二极管,同时可以将氮化钛(TiN)或氮化钛(TiN)与氧气(O2)反应生成的氮氧化钛(TiON)作为扩散阻挡层,有效地防止金属铝的渗透形成铝尖楔,以上工艺有效地提高了工艺兼容性。
然而,应用场合的不同决定了不同的肖特基二极管对工艺的要求大不相同,在集成电路中,二硅化钛的主要用途为作为金属连线,工艺兼容制做出的肖特基器件在各方面性能都相对较差,而分立器件的肖特基二极管对参数规格,可靠性等均有较高要求。在VLSI中经过退火用作扩散的扩散阻挡层的氮化钛或氮氧化钛经过炉管高温会吸附杂质,表面状态不佳,会影响器件可靠性,不宜用作分立器件的肖特基二极管的扩散阻挡层,同时氮氧化钛对很多种酸免疫在以湿法腐蚀为主的刻蚀工艺中氮氧化钛的出现将是件令人头痛的事情,难以挑选到合适的酸液腐蚀氮氧化钛。
由于钛的合金过程对10ppm(10×10-6/cm-3)量级的氧和环境水汽非常敏感,而一般的氮气炉管或快速退火炉管会引入氧或水汽等沾污,在常规的N2炉管进行合金工艺,受环境气氛的影响很大,形成的二硅化钛纯度不够,势垒高度不稳定,形成的势垒高度重复性不好,从而表现为工艺的稳定性及一致性差。因此,二硅化钛在分立器件中作为肖特基势垒与VLSI中有明显的差别,其质量要求更加严格,通过现有方法不能制作出高性能的肖特基二极管。
作为分立器件的肖特基二极管对势垒高度稳定性要求要高得多,所以对势垒合金层的形成工艺要求更为严格。
发明内容
本发明的目的是提供一种以钛的硅化物作为势垒合金层的低势垒肖特基二极管的制作方法,并能够维持势垒合金层的纯度,保持低势垒肖特基二极管中势垒高度稳定,提高低势垒肖特基二极管的性能。
为解决上述问题,本发明提供一种低势垒肖特基二极管的制作方法,一种低势垒肖特基二极管的制作方法,包括
提供半导体衬底,所述半导体衬底的正面上形成有N型外延层和位于所述N型外延层上的具有开窗的钝化层;
在所述开窗中的N型外延层和钝化层上覆盖势垒金属层,所述势垒金属层的材质为钛;
进行加热合金工艺,使所述势垒金属层与所述开窗中的N型外延层发生合金反应,以形成势垒合金层;
去除剩余的势垒金属层。
进一步的,在形成势垒金属层的步骤和进行加热合金工艺的步骤之间,还包括在所述势垒金属层上覆盖金属保护层;在进行加热合金工艺的步骤之后,在去除剩余的势垒金属层的同时去除所述金属保护层。
进一步的,所述金属保护层的材质为氮化钛。
进一步的,所述金属保护层的厚度为500~1500埃。
进一步的,在形成所述势垒金属层采用溅射的方法形成,溅射过程在溅射腔体中完成,溅射源为金属钛原子;其中溅射功率为0.5~2KW,环境真空度小于1×e-7Torr,环境温度为250~350℃。
进一步的,在形成所述金属保护层采用溅射的方法形成,溅射过程在溅射腔体中完成,溅射源为金属钛原子,并向溅射腔体中通入氮气;在所述势垒金属层上形成金属保护层;其中溅射功率为4~8KW,环境真空度小于1×e-7Torr,环境温度为250~350℃。
进一步的,所述势垒金属层和所述金属保护层在同一溅射设备的不同溅射腔体中依次形成。
进一步的,湿法刻蚀去除所述剩余的势垒金属层和金属保护层,刻蚀液包括氨水和双氧水。
进一步的,所述刻蚀液的温度为40~60℃。
进一步的,在进行加热合金工艺的步骤中,采用炉管加热法,加热温度为580℃~650℃。
进一步的,在去除所述金属层和剩余的势垒金属层的步骤之后,还包括,
在所述势垒合金层上形成正面金属电极;
将所述半导体衬底的背面减薄;
在所述半导体衬底的背面形成背面金属电极。
进一步的,所述势垒金属层的厚度为500~1500埃。
进一步的,势垒合金层的材质为钛的硅化物。
进一步的,势垒合金层的材质为二硅化钛。
进一步的,所述势垒合金层的厚度为1000~5000埃。
进一步的,所述N型外延层中还形成有P型保护环,所述P型保护环围绕所述开窗。
进一步的,所述钝化层的材质为二氧化硅。
本发明所述低势垒肖特基二极管的制作方法,选择钛作为势垒金属层与N型外延层中的硅进行反应形成二硅化钛的势垒合金层,形成的势垒合金层具有良好的工艺稳定性,降低了对开窗中的外延层表面态的要求,且相比于现有技术中常用的势垒金属层,能够形成势垒高度更低,正向压降更低的肖特基二极管。
同时,在所述势垒金属层上形成氮化钛金属保护层,该金属保护层在合金加热工艺中阻隔环境中的氧和水汽进入势垒金属层影响合金,从而保证形成势垒合金层的二硅化钛纯度较高,使形成的势垒合金层的势垒高度稳定性良好,工艺稳定性高。
本发明还提供一种低势垒肖特基二极管的结构,包括
半导体衬底;
N型外延层,位于所述半导体衬底的正面;
钝化层,位于所述N型外延层上,所述钝化层具有开窗;
势垒合金层,位于所述开窗中的N型外延层上,所述势垒合金层的材质为钛的硅化物。
进一步的,低势垒肖特基二极管的结构还包括,正面金属电极,位于所述势垒合金层上;背面金属电极,位于所述半导体衬底的背面。
进一步的,所述势垒合金层的材质为二硅化钛。
进一步的,所述势垒合金层的厚度为1000~5000埃。
进一步的,所述N型外延层中还形成有P型保护环,所述P型保护环围绕所述开窗。
进一步的,所述钝化层的材质为二氧化硅。
本发明所述低势垒肖特基二极管的结构,形成钛的硅化物的势垒合金层,形成的势垒合金层具有良好的工艺稳定性,降低了对开窗中的外延层表面态的要求,且相比于现有技术中常用的势垒金属层,能够形成势垒高度更低,正向压降更低的肖特基二极管。
附图说明
图1为本发明一实施例中低势垒肖特基二极管的制作方法的流程示意图。
图2~图7为本发明一实施例中低势垒肖特基二极管的制作过程的结构示意图。
具体实施方式
为使本发明的内容更加清楚易懂,以下结合说明书附图,对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例,本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
其次,本发明利用示意图进行了详细的表述,在详述本发明实例时,为了便于说明,示意图不依照一般比例局部放大,不应以此作为对本发明的限定。
在本具体实施方式中提到的环境真空度时,其单位为Torr(托),1Torr=133.32帕斯卡。低电阻率主要指衬底电阻率,我们常用的一般小于0.005Ω.cm,高电阻率是相对于低电阻率而言,主要指N型外延层的电阻率,N型外延层的电阻率主要由所设计的器件参数决定。
图1为本发明一实施例中低势垒肖特基二极管的制作方法的流程示意图。如图1所示,本发明提供一种低势垒肖特基二极管的制作方法,包括以下步骤:
提供半导体衬底,所述半导体衬底的正面上形成有N型外延层和位于所述N型外延层上的具有开窗的钝化层;
在所述开窗中的N型外延层和钝化层上覆盖势垒金属层,所述势垒金属层的材质为钛;
进行加热合金工艺,使所述势垒金属层与所述开窗中的N型外延层发生合金反应,以形成势垒合金层;
去除剩余的势垒金属层。
进一步的,在形成势垒金属层的步骤和进行加热合金工艺的步骤之间,还包括在所述势垒金属层上覆盖金属保护层;在进行加热合金工艺的步骤之后,在去除剩余的势垒金属层的同时去除所述金属保护层。
此外,在去除所述金属层和剩余的势垒金属层的步骤之后,还包括,在所述势垒合金层上形成正面金属电极;将所述半导体衬底背面减薄;在所述半导体衬底的背面形成背面金属电极。
图2~图7为本发明一实施例中低势垒肖特基二极管的制作过程的结构示意图。以下结合图2~图7,详细说明本发明所述低势垒肖特基二极管的制作方法。
步骤S01:提供半导体衬底,所述半导体衬底的正面上形成有N型外延层和位于所述N型外延层上的具有开窗的钝化层。
如图2所示,在步骤S01中,提供一半导体衬底100,所述半导体衬底100可以为单晶硅、多晶硅或者锗硅化合物等半导体材质100,所述半导体衬底100为低电阻率的半导体衬底100,在该半导体衬底100上形成具有高电阻率的N型外延层102;然后,在N型外延层102上形成钝化层106,所述钝化层106较佳的材质为二氧化硅,之后在所述钝化层106上形成图案化的光刻胶(图中未标示),以该图案化的光刻胶为掩膜,刻蚀所述钝化层106,从而在钝化层中形成开窗200,该开窗200中暴露部分N型外延层102;此外,在形成开窗200之后,进行P型掺杂离子注入和退火工艺,从而在开窗200周围的N型外延层102中形成P型保护环104。在该开窗200中的N型外延层中将形成势垒合金层。
在本具体实施方式中,所述“低电阻率”与“高电阻率”的“低”和“高”是半导体衬底和N型外延层的电阻率之间相对而言的,用作分立器件的半导体衬底,在出厂时其电阻率通常较小,例如低于0.005Ω.cm其后在半导体衬底上形成的N型外延层的电阻率大于半导体衬底的电阻率,其电阻率具体根据低势垒肖特基二极管的器件规格确定。
在进行步骤S02之前,还包括清洗步骤,清洗步骤用于去除所述N型外延层102和所述钝化层106表面的污染杂质,保证在势垒金属层形成之前,N型外延层102表面良好的洁净度,避免了N型外延层102上沾污及自然氧化等影响后续合金。
步骤S02,在所述开窗中的N型外延层和钝化层上覆盖势垒金属层,所述势垒金属层的材质为钛。
在步骤S02中,在所述开窗200中的N型外延层102和钝化层106上覆盖势垒金属层108,形成如图3所示结构,所述势垒金属层108的材质为钛,可以采用溅射的方法形成,在形成所述势垒金属层108的溅射过程在溅射腔体中完成,溅射源为金属钛原子,金属钛原子沉积于所述开窗中的N型外延层102和钝化层106上;溅射功率为0.5~2KW,环境真空度小于1×e-7Torr,该真空度条件下可以进一步减小环境中水汽等杂质对势垒金属层108纯度的影响,环境温度选择在250~350℃,该环境温度可以使半导体衬底100表面吸附的一些水汽等杂质挥发掉。形成的所述势垒金属层108较佳的厚度为500~1500埃,能够在后续形成足够厚度的势垒合金层。
步骤S03:在所述势垒金属层上覆盖金属保护层。
如图4所示,在步骤S03中,在所述势垒金属层108上覆盖金属保护层110,所述金属保护层110的材质为氮化钛;所述金属保护层110可以采用溅射的方法形成,在形成所述金属保护层的溅射过程中,溅射源为金属钛原子,并向溅射腔体中通入氮气,通过金属钛原子与氮气反应溅射,沉积于所述势垒金属层108上;溅射功率为4~8KW,金属保护层110对势垒合金层的势垒高度影响很小,因此适当提高溅射功率(一般在4~8KW),缩短溅射时间,从而提高生产效率;环境真空度小于1×e-7Torr,该真空度条件下可以进一步减小环境中水汽等杂质的影响,环境温度为250~350℃,所述钛和氮气的摩尔数量比值为0.5~2。所述金属保护层110较佳的厚度为500~1500埃,能够有效地阻隔空气中的水汽、氧进入势垒金属层108中,影响合金。
作为金属保护层110材质的氮化钛具有高温性质相对稳定,不易与作为势垒金属层108材质的钛发生反应,并且氮化钛和钛能够在后续工艺中易于同时去除,不仅阻隔了在加热合金过程中势垒金属层108的钛与环境中氧、水汽的接触,减少了污染,并保证了势垒合金层108的质量及加热合金工艺的稳定性。
所述势垒金属层108和所述金属保护层110可以在同一溅射设备中形成,在形成势垒金属层108后不必从溅射设备中取出,而是直接进入溅射设备的另一腔室中继续溅射形成金属保护层110,从而在同一溅射设备中依次形成,能够减少外界环境引入的污染杂质,并提高生产效率。
步骤S04:进行加热合金工艺,使所述势垒金属层与所述开窗中的N型外延层发生合金反应,以形成势垒合金层。
如图5所示,在步骤S04中,进行加热合金工艺,以在所述开窗200中的N型外延层102中形成势垒合金层112,势垒合金层112的材质为钛的硅化物,其中较佳的为二硅化钛,形成势垒合金层112较佳的厚度范围在1000~5000埃,能够具有良好的势垒高度;在加热合金工艺中,部分势垒金属层108与N型外延层102中的硅反应形成势垒合金层112,其中较佳的形成方法为炉管加热法,加热温度较佳的范围为580~650℃,在该温度能够保证足够高的温度使钛与硅反应形成势垒合金层112,并避免了过高的温度使金属保护层110的氮化钛参与反应,从而形成了势垒高度的稳定性良好的势垒合金层112。二硅化钛作为势垒合金层112的材质,能够有效降低本发明所述低势垒肖特基二极管的正向压降,有效地降低了器件正向功耗。如果炉管的加热温度不合适会形成多种钛的硅化物其势垒高度要高于单纯的二硅化钛作为势垒合金层时的势垒高度,有氧和水汽参与反应时,硅化物势垒高度也会发生较大变化,经过测试对比,本发明所述制作方法形成的低势垒肖特基二极管,其势垒高度甚至明显低于目前使用较多的势垒高度较低的铬合金的势垒肖特基二极管的势垒高度。
步骤S05:去除剩余的势垒金属层和所述金属保护层。
在步骤S05中,去除所述金属保护层110和未参加合金反应的剩余的势垒金属层108,形成如图6所示结构。在较佳的实施例中,采用湿法刻蚀去除所述金属保护层110和剩余的势垒金属层108,其中刻蚀液体包括氨水和双氧水,刻蚀液体选择氨水和双氧水的混合液能够对氮化钛和钛相对于二硅化钛、硅和二氧化硅具有较高的刻蚀选择比,从而能够彻底去除金属保护层110和势垒金属层108的同时,几乎不对势垒合金层112构成影响。
此外,所述刻蚀液较佳的温度对刻蚀速度和效果有影响,温度过低会使刻蚀速率过慢,然而温度过高则会速率过快,同时氨水快速挥发导致腐蚀液比例变化大,不易控制刻蚀效果,因此所述刻蚀液较佳的温度为40-60℃,其中最佳的为55℃,能够在提高刻蚀速率的同时,良好地控制刻蚀效果。
步骤S06:在所述势垒合金层上形成正面金属电极;将所述半导体衬底的背面减薄;在所述半导体衬底的背面形成背面金属电极。
如图7所示,在步骤S06中,在所述势垒合金层112上形成正面金属电极116,一般采用蒸发的方法形成,正面金属电极116的结构通常为钛镍银或钛镍铝,正面金属电极从半导体衬底100向上依次包括钛阻挡层、镍层和银电极引出层,或依次包括钛阻挡层、镍层和铝电极引出层;背面电极金属114由半导体衬底100向下依次包括钛阻挡层、镍层和银电极引出层,正面金属电极116和背面金属电极为势垒合金层112提供保护的同时,满足封装需求,然后通过光刻和刻蚀工艺完成正面金属电极116的制作;半导体衬底过厚会引入较大的串联电阻,并影响散热性,因此首先将所述半导体衬底的背面减薄,减薄厚度根据封装工艺的需求确定,一般的厚度范围为100um~300um;然后在所述半导体衬底的背面形成背面金属电极114,同样可以采用蒸发的方法形成。从而形成如图7所示的完整的肖特基二极管。
综上所述,本发明所述低势垒肖特基二极管的制作方法,选择钛作为势垒金属层与N型外延层中的硅进行反应形成钛的硅化物的势垒合金层,形成的势垒合金层具有良好的工艺稳定性,降低了对开窗中的外延层表面态的要求,且相比于现有技术中常用的势垒金属层,能够形成更低的势垒高度,制作出更低正向压降的肖特基二极管。
同时,在所述势垒金属层上形成氮化钛的金属保护层,该金属保护层在合金加热工艺中阻隔环境中的氧和水汽进入势垒金属层影响合金,从而保证形成势垒合金层的钛的硅化物纯度较高,使形成的势垒高度稳定性良好,工艺稳定性高。
此外,结合图7,本发明还提供一种低势垒肖特基二极管的结构,包括半导体衬底100;N型外延层102,位于所述半导体衬底100的正面;钝化层106,位于所述N型外延层102上,所述钝化层106具有开窗;势垒合金层112,位于所述开窗中的N型外延层102上,所述势垒合金层112的材质为钛的硅化物,其中较佳的,所述势垒合金层112的材质为二硅化钛,所述势垒合金层的厚度为1000~5000埃。
低势垒肖特基二极管的结构还包括,正面金属电极116,位于所述势垒合金层112上;背面金属电极114,位于所述半导体衬底100的背面。
进一步的,所述正面电极金属116由半导体衬底向上依次为钛阻挡层、镍层和银电极引出层或依次钛阻挡层、镍层和铝电极引出层,所述背面金属电极114由半导体衬底向下依次包括钛阻挡层、镍层和银电极引出层。所述N型外延层102中还形成有P型保护环104,所述P型保护环104围绕所述开窗,呈环状。此外,所述钝化层的材质可以为二氧化硅。
本发明所述低势垒肖特基二极管的结构,形成钛的硅化物的势垒合金层,形成的势垒合金层具有良好的工艺稳定性,降低了对开窗中的外延层表面态的要求,且相比于现有技术中常用的势垒金属层,能够形成更低的势垒高度,更低正向压降的肖特基二极管。
虽然本发明已以较佳实施例揭露如上,然其并非用以限定本发明,任何所属技术领域中具有通常知识者,在不脱离本发明的精神和范围内,当可作些许的更动与润饰,因此本发明的保护范围当视权利要求书所界定者为准。
Claims (21)
1.一种低势垒肖特基二极管的制作方法,包括
提供半导体衬底,所述半导体衬底的正面形成有N型外延层和位于所述N型外延层上的具有开窗的钝化层;
在所述开窗中的N型外延层和钝化层上覆盖势垒金属层,所述势垒金属层的材质为钛;
进行加热合金工艺,使所述势垒金属层与所述开窗中的N型外延层发生合金反应,以形成势垒合金层;
去除剩余的势垒金属层。
2.如权利要求1所述的低势垒肖特基二极管的制作方法,其特征在于,在形成势垒金属层的步骤和进行加热合金工艺的步骤之间,还包括在所述势垒金属层上覆盖金属保护层;在进行加热合金工艺的步骤之后,在去除剩余的势垒金属层的同时去除所述金属保护层。
3.如权利要求2所述的低势垒肖特基二极管的制作方法,其特征在于,所述金属保护层的材质为氮化钛。
4.如权利要求2所述的低势垒肖特基二极管的制作方法,其特征在于,所述金属保护层的厚度为500~1500埃。
5.如权利要求2所述的低势垒肖特基二极管的制作方法,其特征在于,所述势垒金属层采用溅射的方法形成,溅射源为金属钛原子;其中溅射功率为0.5~2KW,环境真空度小于1×e-7Torr,环境温度为250~350℃。
6.如权利要求2所述的低势垒肖特基二极管的制作方法,其特征在于,金属保护层采用溅射的方法形成,溅射源为金属钛原子,并向溅射腔体中通入氮气,通过金属钛原子与氮气反应溅射,在所述势垒金属层上形成金属保护层;其中溅射功率为4~8KW,环境真空度小于1×e-7Torr,环境温度为250~350℃。
7.如权利要求2所述的低势垒肖特基二极管的制作方法,其特征在于,所述势垒金属层和所述金属保护层在同一溅射设备的不同溅射腔体中依次形成。
8.如权利要求2所述的低势垒肖特基二极管的制作方法,其特征在于,湿法刻蚀去除所述剩余的势垒金属层和金属保护层,刻蚀液包括氨水和双氧水。
9.如权利要求8所述的低势垒肖特基二极管的制作方法,其特征在于,所述刻蚀液的温度为40~60℃。
10.如权利要求1至9中任意一项所述的低势垒肖特基二极管的制作方法,其特征在于,在进行加热合金工艺的步骤中,采用炉管加热法,加热温度为580℃~650℃。
11.如权利要求1至9中任意一项所述的低势垒肖特基二极管的制作方法,其特征在于,在去除所述金属层和剩余的势垒金属层的步骤之后,还包括,
在所述势垒合金层上形成正面金属电极;
将所述半导体衬底的背面减薄;
在所述半导体衬底的背面形成背面金属电极。
12.如权利要求1至9中任意一项所述的低势垒肖特基二极管的制作方法,其特征在于,所述势垒金属层的厚度为500~1500埃。
13.如权利要求1至9中任意一项所述的低势垒肖特基二极管的制作方法,其特征在于,势垒合金层的材质为钛的硅化物。
14.如权利要求13中所述的低势垒肖特基二极管的制作方法,其特征在于,势垒合金层的材质为二硅化钛。
15.如权利要求1至9中任意一项所述的低势垒肖特基二极管的制作方法,其特征在于,所述势垒合金层的厚度为1000~5000埃。
16.如权利要求1至9中任意一项所述的低势垒肖特基二极管的制作方法,其特征在于,所述N型外延层中还形成有P型保护环,所述P型保护环围绕所述开窗。
17.一种低势垒肖特基二极管的结构,其特征在于,包括
半导体衬底;
N型外延层,位于所述半导体衬底的正面;
钝化层,位于所述N型外延层上,所述钝化层具有开窗;
势垒合金层,位于所述开窗中的N型外延层上,所述势垒合金层的材质为钛的硅化物。
18.如权利要求17所述的低势垒肖特基二极管的结构,其特征在于,还包括,
正面金属电极,位于所述势垒合金层上;
背面金属电极,位于所述半导体衬底的背面。
19.如权利要求17所述的低势垒肖特基二极管的结构,其特征在于,所述势垒合金层的材质为二硅化钛。
20.如权利要求17所述的低势垒肖特基二极管的结构,其特征在于,所述势垒合金层的厚度为1000~5000埃。
21.如权利要求17至20中任意一项所述的低势垒肖特基二极管的结构,其特征在于,所述N型外延层中还形成有P型保护环,所述P型保护环围绕所述开窗。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN2011104271704A CN102496571A (zh) | 2011-12-19 | 2011-12-19 | 低势垒肖特基二极管的制作方法及结构 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN2011104271704A CN102496571A (zh) | 2011-12-19 | 2011-12-19 | 低势垒肖特基二极管的制作方法及结构 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN102496571A true CN102496571A (zh) | 2012-06-13 |
Family
ID=46188378
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN2011104271704A Pending CN102496571A (zh) | 2011-12-19 | 2011-12-19 | 低势垒肖特基二极管的制作方法及结构 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN102496571A (zh) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102800704A (zh) * | 2012-08-29 | 2012-11-28 | 上海宏力半导体制造有限公司 | 沟槽式mos晶体管及其制造方法、集成电路 |
CN102983177A (zh) * | 2012-12-07 | 2013-03-20 | 杭州士兰集成电路有限公司 | 肖特基二极管及其制作方法 |
CN103206636A (zh) * | 2013-04-22 | 2013-07-17 | 贵州光浦森光电有限公司 | 一种led灯泡的生产方法 |
CN103943495A (zh) * | 2014-03-24 | 2014-07-23 | 吉林麦吉柯半导体有限公司 | 金属与n型硅肖特基接触势垒高度的调节方法 |
CN107768250A (zh) * | 2016-08-16 | 2018-03-06 | 比亚迪股份有限公司 | 制备功率半导体器件的方法和功率半导体器件 |
CN110349851A (zh) * | 2018-04-08 | 2019-10-18 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其制造方法 |
CN113257893A (zh) * | 2021-04-30 | 2021-08-13 | 北海惠科半导体科技有限公司 | 一种肖特基二极管及其制作方法和芯片 |
CN115799065A (zh) * | 2022-11-17 | 2023-03-14 | 扬州国宇电子有限公司 | 一种TiSi势垒的制备方法 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000114302A (ja) * | 1998-10-08 | 2000-04-21 | Fuji Electric Co Ltd | 半導体装置 |
CN201126822Y (zh) * | 2007-10-24 | 2008-10-01 | 天津市立正科技发展有限公司 | 肖特基二极管 |
CN101621080A (zh) * | 2008-10-14 | 2010-01-06 | 常州星海电子有限公司 | 一种高抗静电肖特基二极管 |
CN201741701U (zh) * | 2010-05-11 | 2011-02-09 | 扬州扬杰电子科技有限公司 | 片式肖特基二极管 |
CN102129988A (zh) * | 2011-01-04 | 2011-07-20 | 黑龙江八达通用微电子有限公司 | 一种低电容肖特基二极管的制造方法 |
CN102142465A (zh) * | 2010-12-20 | 2011-08-03 | 杭州士兰集成电路有限公司 | 一种肖特基二极管的正面电极结构及其工艺制造方法 |
CN202394978U (zh) * | 2011-12-19 | 2012-08-22 | 杭州士兰集成电路有限公司 | 低势垒肖特基二极管的结构 |
-
2011
- 2011-12-19 CN CN2011104271704A patent/CN102496571A/zh active Pending
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000114302A (ja) * | 1998-10-08 | 2000-04-21 | Fuji Electric Co Ltd | 半導体装置 |
CN201126822Y (zh) * | 2007-10-24 | 2008-10-01 | 天津市立正科技发展有限公司 | 肖特基二极管 |
CN101621080A (zh) * | 2008-10-14 | 2010-01-06 | 常州星海电子有限公司 | 一种高抗静电肖特基二极管 |
CN201741701U (zh) * | 2010-05-11 | 2011-02-09 | 扬州扬杰电子科技有限公司 | 片式肖特基二极管 |
CN102142465A (zh) * | 2010-12-20 | 2011-08-03 | 杭州士兰集成电路有限公司 | 一种肖特基二极管的正面电极结构及其工艺制造方法 |
CN102129988A (zh) * | 2011-01-04 | 2011-07-20 | 黑龙江八达通用微电子有限公司 | 一种低电容肖特基二极管的制造方法 |
CN202394978U (zh) * | 2011-12-19 | 2012-08-22 | 杭州士兰集成电路有限公司 | 低势垒肖特基二极管的结构 |
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102800704A (zh) * | 2012-08-29 | 2012-11-28 | 上海宏力半导体制造有限公司 | 沟槽式mos晶体管及其制造方法、集成电路 |
CN102983177A (zh) * | 2012-12-07 | 2013-03-20 | 杭州士兰集成电路有限公司 | 肖特基二极管及其制作方法 |
CN102983177B (zh) * | 2012-12-07 | 2016-12-21 | 杭州士兰集成电路有限公司 | 肖特基二极管及其制作方法 |
CN103206636A (zh) * | 2013-04-22 | 2013-07-17 | 贵州光浦森光电有限公司 | 一种led灯泡的生产方法 |
CN103943495A (zh) * | 2014-03-24 | 2014-07-23 | 吉林麦吉柯半导体有限公司 | 金属与n型硅肖特基接触势垒高度的调节方法 |
CN107768250A (zh) * | 2016-08-16 | 2018-03-06 | 比亚迪股份有限公司 | 制备功率半导体器件的方法和功率半导体器件 |
CN107768250B (zh) * | 2016-08-16 | 2020-10-23 | 比亚迪股份有限公司 | 制备功率半导体器件的方法和功率半导体器件 |
CN110349851A (zh) * | 2018-04-08 | 2019-10-18 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其制造方法 |
CN110349851B (zh) * | 2018-04-08 | 2021-12-10 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其制造方法 |
CN113257893A (zh) * | 2021-04-30 | 2021-08-13 | 北海惠科半导体科技有限公司 | 一种肖特基二极管及其制作方法和芯片 |
CN115799065A (zh) * | 2022-11-17 | 2023-03-14 | 扬州国宇电子有限公司 | 一种TiSi势垒的制备方法 |
CN115799065B (zh) * | 2022-11-17 | 2024-01-23 | 扬州国宇电子有限公司 | 一种TiSi势垒的制备方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN102496571A (zh) | 低势垒肖特基二极管的制作方法及结构 | |
US4080719A (en) | Method of manufacturing a semiconductor device and device manufactured according to the method | |
KR100209856B1 (ko) | 반도체장치의 제조방법 | |
EP0526043A1 (en) | Semiconductor device with low resistance contact and method of manufacturing the same | |
US4206472A (en) | Thin film structures and method for fabricating same | |
CN107408600B (zh) | 用于太阳能电池的发射极层的沉积方法 | |
JP2002367929A (ja) | 超浅接合形成部において用いられるイリジウムを含む熱安定性の高いニッケルシリサイドおよびその製造方法 | |
US4307132A (en) | Method for fabricating a contact on a semiconductor substrate by depositing an aluminum oxide diffusion barrier layer | |
CN202394978U (zh) | 低势垒肖特基二极管的结构 | |
CN101447454A (zh) | 一种调节全硅化金属栅的栅功函数的方法 | |
US10192970B1 (en) | Simultaneous ohmic contact to silicon carbide | |
CN101197281A (zh) | 半导体器件中硅化物接触的制造方法 | |
JP3953696B2 (ja) | 半導体装置の製造方法 | |
KR100679224B1 (ko) | 반도체 소자 및 그 제조방법 | |
US20180261461A1 (en) | Salicide formation using a cap layer | |
TW201327683A (zh) | 具快速反應速度的金氧半p-n接面二極體及其製作方法 | |
US11605741B2 (en) | Methods of forming doped silicide power devices | |
JPH0260054B2 (zh) | ||
US20110031622A1 (en) | Method for fabricating semiconductor device and semiconductor device | |
CN211719596U (zh) | 二极管结构 | |
US6482737B2 (en) | Fabrication method of implanting silicon-ions into the silicon substrate | |
CN104952799A (zh) | 一种镍硅化物的优化方法 | |
WO2008118837A1 (en) | Semiconductor device manufactured using an improved plasma etch process for a fully silicided gate flow process | |
TW558759B (en) | Method of forming and etching resistor protection oxide layer | |
JP4102709B2 (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C12 | Rejection of a patent application after its publication | ||
RJ01 | Rejection of invention patent application after publication |
Application publication date: 20120613 |