CN104952799A - 一种镍硅化物的优化方法 - Google Patents

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Abstract

本发明公开了一种镍硅化物的优化方法，将形成镍硅化物时的传统两次退火优化为三次退火工艺，通过在第一次退火时消耗掉部分厚度的NiPt层，并在第一、二次退火之间进行离子注入Pt，从而改变了Pt在NiPt中的分布及含量，使得NiPt中的Pt远离基底硅，可在第一、二次退火时都形成Ni2Si，避免了因传统的富硅环境而形成高电阻的NiSi2，增强了最终形成的NiSi的稳定性。

Description

一种镍硅化物的优化方法
技术领域
本发明涉及半导体集成电路制造技术领域，更具体地，涉及一种通过离子注入的方法优化镍硅化物工艺的方法。
背景技术
随着半导体器件集成度的持续增加以及与这些器件相关的临界尺寸的持续减小，如何以低电阻材料制造半导体器件从而保持或者降低信号延迟成为人们关注的焦点，而CMOS器件的栅极导体和S/D的表面电阻和接触电阻的减小与后道互连同样的重要。
在半导体制造技术中，金属硅化物由于具有较低的电阻率且与其他材料具有很好的粘合性而被广泛应用于源/漏接触和栅极接触来降低接触电阻。高熔点的金属例如Ti、Co、Ni等通过一步或多步退火工艺，与硅发生反应即可生成低电阻率的金属硅化物。随着半导体工艺水平的不断提高，特别是在45nm及其以下技术节点，为了获得更低的接触电阻，镍及镍的合金(例如NiPt)已成为形成NiSi金属硅化物的主要材料。
在使用镍形成镍硅化物时，现有的工艺通常包括以下步骤：
首先沉积NiPt，然后沉积保护层TiN；
接着，通过进行两次退火，来形成所需的镍硅化物；其中，第一次退火的目的是形成Ni2Si、第二次退火的目的是形成最终需要的NiSi。
在上述现有的镍硅化物形成工艺中，是通过在Ni中增加Pt来增强NiSi的稳定性。其中Pt被直接加到Ni的靶材中，以NiPt这种合金的形式沉积成膜。Pt均匀地分布在Ni中，但由于距离下层的Si较近，会迅速阻止Ni/Si界面上Ni的供应，造成一种富硅(Si-rich)环境，因而更容易形成高电阻的NiSi2，会对器件性能造成不利影响。这是因为如果将Pt直接加到Ni中，就会造成Pt离基底硅很近的现象，从而减缓Ni向Ni/Si界面的扩散，不利于形成富镍(Ni-rich)的环境。
有研究表明，在第一次退火时，如能使Pt远离基底硅，则更有利于低电阻金属硅化物NiSi的稳定。因此，设计一种新的优化工艺，使得在退火时Pt能够远离基底硅，成为业界一项重要课题。
发明内容
本发明的目的在于克服现有技术存在的上述缺陷，提供一种新的镍硅化物的优化方法，对金属硅化物的形成进行改进，通过三次退火，并在第一、二次退火过程之间进行离子注入Pt，从而改变Pt在NiPt中的分布，形成稳定的镍硅化物。
为实现上述目的，本发明的技术方案如下：
一种镍硅化物的优化方法，包括以下步骤：
步骤S01：提供一形成有NMOS和PMOS的半导体衬底，沉积一SiN层作为金属硅化物阻挡层，并选择性地去除需要形成金属硅化物区域的SiN；
步骤S02：依次沉积一第一NiPt层和第一TiN层；
步骤S03：进行第一次退火，消耗掉部分厚度的第一NiPt层，在需要形成金属硅化物的区域形成第一镍硅化物；
步骤S04：向第一TiN层和第一NiPt层进行Pt的离子注入，形成第二TiN层和第二NiPt层；
步骤S05：进行第二次退火，在需要形成金属硅化物的区域继续形成第一镍硅化物；
步骤S06：去除第二TiN层、没有反应的第二NiPt层以及SiN层，然后，进行第三次退火，在需要形成金属硅化物的区域形成第二镍硅化物。
优选地，所述第一镍硅化物为Ni2Si，所述第二镍硅化物为NiSi。
优选地，所述第一NiPt层中Pt的含量为0～15％。
优选地，通过第一次退火，消耗掉不小于30％的第一NiPt层厚度。
优选地，所述第一NiPt层的厚度为30～300A。
优选地，步骤S04中，对半导体衬底上的NMOS和PMOS整体区域进行Pt的离子注入。
优选地，步骤S04中，对半导体衬底上需要形成金属硅化物的区域进行Pt的离子注入。
优选地，所述第一、二次退火温度分别为200～350℃。
优选地，所述第一、二次退火温度相同。
优选地，所述第三次退火温度为350～550℃。
从上述技术方案可以看出，本发明将形成镍硅化物时的传统两次退火优化为三次退火工艺，通过在第一次退火时消耗掉部分厚度的NiPt层，并在第一、二次退火之间进行离子注入Pt，从而改变了Pt在NiPt中的分布及含量，使得NiPt中的Pt远离基底硅，可在第一、二次退火时都形成Ni2Si，避免了因传统的富硅环境而形成高电阻的NiSi2，增强了最终形成的NiSi的稳定性。
附图说明
图1是本发明一种镍硅化物的优化方法的流程图；
图2～图7是本发明一较佳实施例中根据图1的方法形成镍硅化物的工艺结构示意图。
具体实施方式
下面结合附图，对本发明的具体实施方式作进一步的详细说明。
需要说明的是，在下述的具体实施方式中，在详述本发明的实施方式时，为了清楚地表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本发明的限定来加以理解。
在以下本发明的具体实施方式中，请参阅图1，图1是本发明一种镍硅化物的优化方法的流程图。同时，请参阅图2～图7，图2～图7是本发明一较佳实施例中根据图1的方法形成镍硅化物的工艺结构示意图。图2～图7中形成的器件结构，可与图1中的各步骤相对应。如图1所示，本发明的一种镍硅化物的优化方法，包括以下步骤：
如框01所示，步骤S01：提供一形成有NMOS和PMOS的半导体衬底，沉积一SiN层作为金属硅化物阻挡层，并选择性地去除需要形成金属硅化物区域的SiN。
请参阅图2。首先，在半导体衬底1上形成NMOS和PMOS器件，例如包括形成STI(浅沟槽隔离)、栅极2、源/漏等结构。衬底1可采用常规硅片执行，栅极2可采用多晶硅栅极。然后，在衬底及NMOS、PMOS器件表面沉积一层SiN层3，作为金属硅化物阻挡层(SAB hard mask)。
请参阅图3。接着，可采用公知的光刻及刻蚀工艺，对SiN层3进行图形化。例如通过光刻技术，将图形转移到SiN上，再经干法刻蚀，选择性地去除需要形成金属硅化物区域的SiN，即去除栅极和源/漏区域的SiN(图示为简化，已将SiN层图形全部略去，请避免误解)。该区域将用于形成金属接触。
如框02所示，步骤S02：依次沉积一第一NiPt层和第一TiN层。
请参阅图4。接下来，依次沉积一层第一NiPt层4和一层第一TiN层5，将NMOS和PMOS器件覆盖。第一NiPt层4用于后续使其中的Ni与多晶硅栅极2中的Si及源/漏区域中的Si在退火状态下发生反应，生成镍的金属硅化物。第一TiN层5用作第一NiPt层4的保护层(cap layer)。作为一可选的实施方式，所述第一NiPt层4中Pt的含量范围可为0～15％，例如可以是0％、5％、10％或15％等。也就是说，NiPt可以纯镍形态存在。作为一可选的实施方式，所述第一NiPt层4的厚度范围可为30～300埃，例如可以是30埃、100埃、200埃或300埃等。
如框03所示，步骤S03：进行第一次退火，消耗掉部分厚度的第一NiPt层，在需要形成金属硅化物的区域形成第一镍硅化物。
请参阅图5。接下来，通过进行第一次退火，以在需要形成金属硅化物的区域形成第一镍硅化物。即通过第一次退火，使第一NiPt层4中的镍与多晶硅栅极和源/漏区域的硅分别发生反应，生成第一镍硅化物6。优选地，所述第一次退火温度可为200～350℃。并且，通过进行第一次退火，消耗掉部分厚度的第一NiPt层4，这个消耗掉的厚度应不小于30％的原第一NiPt层厚度。剩余的第一NiPt层4将用于进行第二次退火。进一步地，形成的所述第一镍硅化物6可为Ni2Si。
如框04所示，步骤S04：向第一TiN层和第一NiPt层进行Pt的离子注入，形成第二TiN层和第二NiPt层。
请参阅图6。接下来，向第一TiN层5和第一NiPt层4进行Pt的离子注入(如图中向下箭头所指)，目的是通过Pt的离子注入，来改变第一NiPt层4中Pt的含量及分布。通过本发明的Pt离子注入后，可使得原第一TiN层5和第一NiPt层4转化形成第二TiN层8和第二NiPt层7。可选地，在进行Pt的离子注入时，可对半导体衬底上的NMOS和PMOS整体区域进行Pt的离子注入；也可通过增加掩模层，只对半导体衬底上需要形成金属硅化物的部分区域(例如多晶硅栅极和源/漏区域)进行Pt的离子注入。
如框05所示，步骤S05：进行第二次退火，在需要形成金属硅化物的区域继续形成第一镍硅化物。
请参阅图7。接下来，通过进行第二次退火，以在需要形成金属硅化物的区域(例如多晶硅栅极和源/漏区域)继续形成第一镍硅化物。即通过第二次退火，使经第一次退火后剩余的第一NiPt层(即目前的第二NiPt层7)中的镍与多晶硅栅极和源/漏区域的硅继续发生反应，并继续生成第一镍硅化物6(图示的第一镍硅化物6厚度增加了)。优选地，所述第二次退火温度同样可为200～350℃，即所述第一、二次退火温度相同。进一步地，第二次退火后形成的所述第一镍硅化物6同样可为Ni2Si。
本发明的方法是对金属硅化物的形成进行改进，相当于将传统两步退火中的第一步低温退火分成两次(即本发明的第一、第二次退火，二次都是例如200～350℃的低温退火)，并在两次中间进行Pt离子注入，通过离子注入的方法，可改变Pt在NiPt层中的分布，使得Pt远离基底硅，以增强低电阻金属硅化物NiSi的稳定性。这样，通过第一次低温退火，使相对低Pt含量的第一NiPt层4消耗掉部分，再通过Pt离子注入，使第一NiPt层4的Pt含量增加形成第二NiPt层7，然后再进行第二次低温退火，两次低温退火均形成Ni2Si。
如框06所示，步骤S06：去除第二TiN层、没有反应的第二NiPt层以及SiN层，然后，进行第三次退火，在需要形成金属硅化物的区域形成第二镍硅化物。
接下来，在经过第二次退火后，可采用公知技术去除NMOS和PMOS上的第二TiN层、没有反应的第二NiPt层以及SiN层。
然后，进行第三次退火，在需要形成金属硅化物的区域形成第二镍硅化物。即通过第三次退火(相当于传统的第二次退火)，使在多晶硅栅极和源/漏区域表层已生成的第一镍硅化物6(例如Ni2Si)进一步转化为稳定的第二镍硅化物。进一步地，所述第二镍硅化物为NiSi。所述第三次退火与第一、二次退火相比相当于高温退火，优选地，其退火温度为350～550℃。
综上所述，本发明将形成镍硅化物时的传统两次退火优化为三次退火工艺，通过在第一次退火时消耗掉部分厚度的NiPt层，并在第一、二次退火之间进行离子注入Pt，从而改变了Pt在NiPt中的分布及含量，使得NiPt中的Pt远离基底硅，可在第一、二次退火时都形成Ni2Si，避免了因传统的富硅环境而形成高电阻的NiSi2，增强了最终形成的NiSi的稳定性。
以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。

Claims (10)

1.一种镍硅化物的优化方法，其特征在于，包括以下步骤：
步骤S01：提供一形成有NMOS和PMOS的半导体衬底，沉积一SiN层作为金属硅化物阻挡层，并选择性地去除需要形成金属硅化物区域的SiN；
步骤S02：依次沉积一第一NiPt层和第一TiN层；
步骤S03：进行第一次退火，消耗掉部分厚度的第一NiPt层，在需要形成金属硅化物的区域形成第一镍硅化物；
步骤S04：向第一TiN层和第一NiPt层进行Pt的离子注入，形成第二TiN层和第二NiPt层；
步骤S05：进行第二次退火，在需要形成金属硅化物的区域继续形成第一镍硅化物；
步骤S06：去除第二TiN层、没有反应的第二NiPt层以及SiN层，然后，进行第三次退火，在需要形成金属硅化物的区域形成第二镍硅化物。
2.根据权利要求1所述的镍硅化物的优化方法，其特征在于，所述第一镍硅化物为Ni2Si，所述第二镍硅化物为NiSi。
3.根据权利要求1所述的镍硅化物的优化方法，其特征在于，所述第一NiPt层中Pt的含量为0～15％。
4.根据权利要求1所述的镍硅化物的优化方法，其特征在于，通过第一次退火，消耗掉不小于30％的第一NiPt层厚度。
5.根据权利要求1、3或4所述的镍硅化物的优化方法，其特征在于，所述第一NiPt层的厚度为30～300A。
6.根据权利要求1所述的镍硅化物的优化方法，其特征在于，步骤S04中，对半导体衬底上的NMOS和PMOS整体区域进行Pt的离子注入。
7.根据权利要求1所述的镍硅化物的优化方法，其特征在于，步骤S04中，对半导体衬底上需要形成金属硅化物的区域进行Pt的离子注入。
8.根据权利要求1所述的镍硅化物的优化方法，其特征在于，所述第一、二次退火温度分别为200～350℃。
9.根据权利要求1或8所述的镍硅化物的优化方法，其特征在于，所述第一、二次退火温度相同。
10.根据权利要求1所述的镍硅化物的优化方法，其特征在于，所述第三次退火温度为350～550℃。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109712888A (zh) * 2018-12-28 2019-05-03 张家港意发功率半导体有限公司 GaNHEMT器件及其制造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1700478A (zh) * 2004-05-17 2005-11-23 富士通株式会社 半导体器件及其制造方法
CN102136417A (zh) * 2010-01-27 2011-07-27 中芯国际集成电路制造(上海)有限公司 一种制作半导体器件的方法
US20110266596A1 (en) * 2010-04-29 2011-11-03 Yi-Wei Chen Semiconductor device and method of making the same
US20120171864A1 (en) * 2006-10-11 2012-07-05 Fujitsu Semiconductor Limited Method of manufacturing semiconductor device
CN103165457A (zh) * 2011-12-15 2013-06-19 中国科学院微电子研究所 半导体器件制造方法
CN103165430A (zh) * 2011-12-16 2013-06-19 中国科学院微电子研究所 半导体器件制造方法
CN103972090A (zh) * 2013-01-28 2014-08-06 中国科学院微电子研究所 半导体器件及其制造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1700478A (zh) * 2004-05-17 2005-11-23 富士通株式会社 半导体器件及其制造方法
US20120171864A1 (en) * 2006-10-11 2012-07-05 Fujitsu Semiconductor Limited Method of manufacturing semiconductor device
CN102136417A (zh) * 2010-01-27 2011-07-27 中芯国际集成电路制造(上海)有限公司 一种制作半导体器件的方法
US20110266596A1 (en) * 2010-04-29 2011-11-03 Yi-Wei Chen Semiconductor device and method of making the same
CN103165457A (zh) * 2011-12-15 2013-06-19 中国科学院微电子研究所 半导体器件制造方法
CN103165430A (zh) * 2011-12-16 2013-06-19 中国科学院微电子研究所 半导体器件制造方法
CN103972090A (zh) * 2013-01-28 2014-08-06 中国科学院微电子研究所 半导体器件及其制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109712888A (zh) * 2018-12-28 2019-05-03 张家港意发功率半导体有限公司 GaNHEMT器件及其制造方法

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