CN102483795A - 模拟运算 - Google Patents

Abstract

本发明的某些一般方面涉及一电路且涉及用于模拟运算的一方法，例如，使用开关电容器集成电路。在某些范例中，一电路包括可在电路操作期间存储电荷的一第一群组电容器及一第二群组电容器。该第一和/或第二群组电容器可包括多个分离的电容器子集合。设置有一输入电路以接收输入信号的集合且用以依据一相对应的输入信号在该第一群组电容器中的某些或所有电容器中的每一电容器上感生一电荷。开关，例如，借由时钟信号序列来控制的晶体管，用以耦接不同电容器集合。开关的不同配置用以形成电荷可在其间重新分布的不同电容器集合。

Description

模拟运算

相关申请案的交叉引用

此申请案主张2009年2月18日提出申请的美国临时申请案序列号第61/153,574号案的权益。前述申请案的全部内容在此通过引用的方式整体并入。

关于联邦资助研究项目的声明

此发明是在政府支持下依据国防先进研究计划署(DARPA)所授予的合约FA8750-07-C-0231而做出。政府具有本发明中的某些权利。

技术领域

此申请涉及模拟运算，例如，使用模拟电子元件来运算诸如傅立叶(Fourier)变换的代数函数。

背景技术

傅立叶变换及许多其他形式的数学运算在许多电气工程及信号处理应用中广泛使用，例如，用以提供时域与频域之间的信号变换且用以实现各种类型的时域或频域滤波器。用以执行这些运算的许多现有技术使用数字信号处理器(DSP)，在此情况下变数作为离散值信号来被呈现和处理。用以实现这些运算的某些其他技术使用模拟电路，诸如使用基于电阻器的电流求和电路以实现求和及乘积。

发明内容

本发明的某些一般方面涉及一电路且涉及用于模拟运算的一方法，例如，使用开关电容器(switched capacitor，SC)集成电路。

在某些范例中，一电路包括可在电路操作期间存储电荷的一第一群组电容器及一第二群组电容器。该第一和/或第二群组电容器可包括多个分离(disjoint)的电容器子集合。设置有一输入电路以接收输入信号的集合及依据一相对应的输入信号在该第一群组电容器中的某些或所有电容器中的每一电容器上感生一电荷。开关，例如，借由时钟信号序列来控制的晶体管，用以耦接不同电容器集合。开关的不同配置用以形成电荷可在其间重新分布的不同电容器集合。

在某些实施例中，开关经配置为在各种配置中是可操作的，包括而不限于以下三种配置中的每一配置。在一第一开关配置中，一电荷依据一相对应的输入信号在该第一群组电容器的每一电容器上被感生出。在一第二开关配置中，多个电容器集合形成。此第二配置中的每一电容器集合包括来自该第一群组电容器的至少一电容器及来自该第二群组电容器的一电容器。在一第三开关配置中，不同电容器集合形成。此第三配置中的每一电容器集合包括该第二群组电容器的一相对应的分离子集合。

设置有一输出电路以确定输出信号。在某些范例中，每一输出信号可依据在该第三开关配置中形成的相对应的一电容器集合中的一电容器上的一电荷来确定。

在某些其他范例中，该电路包括具有多个分离的电容器子集合的一第一群组电容器。开关经配置为在至少两种配置中是可操作的，包括而不限于用以依据输入信号中的一相对应输入信号在该第一群组电容器中的各电容器上感生电荷的一第一配置，及用以形成电荷可在其间重新分布的多个电容器集合的一第二配置。所形成的每一电容器集合包括该第一群组电容器的一相对应的分离子集合及不是来自该第一群组电容器的一额外电容器。所形成的每一电容器集合中的电容器的总电容可被选定与一个或一个以上恒定值相等。

在另一些范例中，使用多于两群组的电容器，且在开关的每一连续配置中，形成电容集合，其中每一集合包括来自两群组电容器的电容器。

在某些范例中，开关所形成的至少某些电容器集合中的每一集合均包括既不在该第一群组电容器又不在第二群组电容器中的一电容器。例如，所形成的某些电容器集合中的每一集合包括可切换地与来自该第一群组的至少一电容器及来自该第二群组的至少一电容器串联耦接的一补偿电容器。形成的某些电容器集合中的每一集合包括可切换地与来自该第一群组电容器的至少一电容器并联耦接的一补偿电容器。形成的某些电容器集合中的每一集合包括耦接于该第一及第二群组电容器之间的一增益缓冲器。

本发明的另一方面涉及一电路，其具有一第一群组电容器、一第二群组电容器、经配置以接收输入信号的集合的一输入电路及用以形成电荷可在其间重新分布的电容器集合的开关。所述开关在至少三种配置中是可配置的，该三种配置包括：用以依据所述输入信号中的一相对应输入信号在该第一群组电容器中的每一电容器上感生一电荷的一第一配置；用以形成第一多个集合的电容器的一第二配置，每一电容器集合包括来自该第一群组电容器的至少一电容器及来自该第二群组电容器的一电容器；及用以形成第二多个集合电容器的一第三配置，所述第二多个集合的电容器中的每一集合包括该第二群组电容器的一相对应的分离子集合。一输出电路经配置以依据所述第二多个集合的电容器中相对应的一集合中的一电容器上的一电荷来确定每一输出信号。

另一方面涉及一电路，其具有经配置以接收输入信号的集合的一输入电路、一第一群组电容器，及用以形成电荷可在其间重新分布的电容器集合的开关。所述开关在至少两种配置中是可配置的，该两种配置包括用以依据所述输入信号中的一相对应的输入信号为该第一群组电容器中的每一电容器来感生一电荷的一第一配置；及用以形成多个电容器集合的一第二配置，每一电容器集合包括相对应的分离的多个该第一群组电容器及不是来自该第一群组电容器的至少一电容器。设置有一输出电路以确定输出信号，每一输出信号依据所述多个电容器集合中相对应的一集合中的一电容器上的一电荷来确定。

另一方面涉及用于具有一群组存储部分的一装置中的模拟运算的一方法，各部分具有各自的一群组电容器。该方法包括在一初始存储部分的各电容器上感生电荷，每一感生电荷借由一相对应的输入信号来确定。在一个或一个以上连续处理级的每一级中，形成用于电荷重新分布的一对存储部分，这可借由可切换地耦接来自相对应的该对存储部分的电容器以形成电荷在其间重新分布的一个或一个以上电容器集合的一群组。输出信号依据一最后存储部分中的电容器上的电荷来确定。在某些范例中，该最后存储部分不一定必须与该初始存储部分不同。

另一方面涉及一集成电路，其具有一存储部分集合，包括两个或多个存储部分，每一存储部分具有用以存储电荷的一群组电容器。一可配置电路耦接至所述存储部分以使得在不同存储部分中的电容器之间能进行电荷重新分布。该可配置电路包括均耦接至至少两电容器的一群组开关，每一电容器来自一不同存储部分。设置有一控制逻辑元件以配置该可配置电路以在一个或一个以上连续处理级的每一级中形成各自的一对存储部分，其包括在每一级中选择性地启动该可配置电路中的开关的子集合，以耦接来自所形成的一对存储部分的电容器，来形成电荷在其间重新分布的一个或一个以上电容器集合的群组。

另一些方面涉及用以实现架构上类似于一现场可编程门阵列(FPGA)的一可配置模拟运算模块的方法及技术。此模拟运算模块可包括均具有一群组电容器的两个或两个以上存储部分，及允许来自不同存储部分的电容器的子集合“有线连接”在一起的一可配置互连网路。外部数据可被提供以动态地或静态地定义来自不同存储部分的多个电容器之间的互连以形成电荷在其间分布的电容器集合。所述存储部分及互连部分中的电容器的电容基于特定代数函数来选定，该电路被设计成实现该特定代数函数。

本文所描述的该电路及方法在各种应用中可能是有用的。例如，该电路可用以处理输入信号(例如，电压信号)的集合来产生表示输入信号的代数函数的输出信号。一特定应用是关于在此文件的一稍后部分所详细描述的在一模拟电路域中实现离散傅立叶变换(DFT)。

实施例可包括下述一个或一个以上优点。

模拟运算在许多信号处理应用中是有用的。与它们的数字等效物相比较，模拟信号处理器可直接处理连续值模拟信号形式的数据，而不一定需要使用既贵又慢的模拟-数字转换器(ADC)及数字-模拟转换器(DAC)。此外，模拟技术可在集成电路中使用来设计处理器，功率效率、面积效率及处理速度方面的性能均得以改善。借由在完全模拟域中处理信号，这种处理器可用以即时执行快速及复杂的过滤。

从下述说明及权利要求中可以看出本发明的其他特征及优点。

附图说明

图1显示可用以实现一4点DFT的一运算结构。

图2显示图1的一加权求和电路的一实施例。

图3是图1中所显示的该运算结构的一详细电路图，并附有示范性时钟相位。

图4A-图4D说明处于各时钟相位的图3中电路的电荷分布。

图5显示图1中所显示的该运算结构的一替代电路图。

图6A及图6B说明图5的一选定组件的等效电路推导。

图7显示图1的该加权求和电路的另一实施例。

图8显示具有负系数的图1的该加权求和电路的又一实施例。

图9显示可用以实现一64点FFT的一电路结构。

图10显示图9的该电路结构的区块的一复数形式。

图11显示一基2时间抽取8点FFT的三级运算结构。

图12显示图11中所显示的基2蝶形架构的一实施例。

图13显示使用多工技术的一基2时间抽取8点FFT的一替代运算结构。

图14显示用以执行一代数运算的多级划分的一般运算结构。

图15A-图15C显示用以执行一代数运算的多级划分的各种运算结构。

图16显示一可数字控制电容器组的一范例。

具体实施方式

1 概述

以下说明包括对各种电路(例如，开关电容器集成电路)的讨论，这些电路实现变数在其中以连续值信号的形式被处理的离散时间模拟运算(discrete-time analog computations)。出于使说明简明扼要的目的且在不作限制的情况下，在下文中以实现可适于执行傅立叶变换(傅立叶变换是一种在各种信号处理的领域中具有广泛应用的一特定类型运算)的运算的情况介绍了某些设计方法。应清楚理解的是其他运算也可使用下文所描述的方法来实现。

一般说来，离散傅立叶变换(Discrete Fourier Transform)应用数学运算以将一域中(例如，离散时间域中)的一信号变换成另一域中(例如，频域中)的一信号。当应用于离散时间取样数据时，DFT产生输出的集合，各该输出是该取样数据的一加权总和，如下式表示：

$y_k=\frac{1}{N}\·\underset{n=0}{\overset{N-1}{\mathrm{\Σ}}}{x}_n{W}_N^{\mathrm{nk}}---\left(1\right)$

其中x_n是该离散取样数据，y_k是所产生的变换输出，N是一整数，

被定义为e^-j2πnk/N。

图1显示一运算结构，其可用以使用一基2时间抽取4点快速傅立叶变换(FFT)来实现方程式(1)的4点DFT。依据此特定FFT技术，四输入数据点x₀、x₁、x₂及x₃在一第一群组加法器电路112、114、122及124中首先处理，这些加法器电路产生中间输出的集合z₀、z₁、z₂及z₃，如下所示：

z₀＝a₀₀·x₀+a₀₂·x₂；(1a)

z₂＝a₂₀·x₀+a₂₂·x₂；(1b)

z₁＝a₁₁·x₁+a₁₃·x₃；(1c)

z₃＝a₃₁·x₁+a₃₃·x₃；(1d)

此处，每一中间输出z_m是各对输入数据点x_n的一加权总和，a_mn表示从x_n至z_m的加权系数的集合。

随后，加法器电路112、114、122及124的中间输出在一第二群组加法器电路132、134、142及144中被处理，这些加法器电路接着依据下式产生变换输出y₀、y₁、y₂及y₃：

y₀＝b₀₀·z₀+b₀₁·z₁；(1e)

y₂＝b₂₀·z₀+b₂₁·z₁；(1f)

y₁＝b₁₂·z₂+b₁₃·z₃；(1g)

y₃＝b₃₂·z₂+b₃₃·z₃；(1h)

此处，每一输出数据点y_p是各对中间输出z_q的一加权总和，b_pq表示从z_q至y_p的加权系数的集合。

在适当选择系数a_mn及b_pq的情况下，上文所描述的二级运算产生输出的集合y₀、y₁、y₂及y₃，各该输出是满足方程式(1)的输入x₀、x₁、x₂及x₃的一加权总和。例如，输出y₀成为：

y₀＝a₀₀·b₀₀·x₀+a₁₁·b₀₁·x₁₁+a₀₂·b₀₀·x₂+a₁₃·b₀₁·x₃，

其中a_mn·b_pq的每一乘积与方程式(1)的

项或

项的另一经比例调整的形式相对应。

下述部分提供实现如上所述的该二级运算的若干电路范例。在这些范例中，很普遍地，图1中所显示的各该八个加权总和(1a)至(1h)借由使用开关电容器技术来配置的一加法器电路来实现。要注意的是，在某些范例中，诸如DFT的实现，在此八个加权总和中，系数a_mn及b_pq可包括正实数、负实数及复数。出于说明的目的，下文中所描述的第一组范例具有方程式(1a)-(1h)中所表示相同形式的变换但假定所有系数a_mn及b_pq具有正实数值。能够实现具有负系数及复数系数的加权求和的有关电路，例如，用于DFT的电路，在此文件的一稍后部分中描述。

2 具有正系数的模拟运算

2.1 范例1

图2显示使用开关电容器技术来配置的该加法器电路112的一范例。在此范例中，该加法器电路包括电容器集合，该电容器集合包括两个取样电容器c₁₁及c₁₂，并且该加法器电路可选择地包括可切换地并联耦接至取样电容器的一补偿电容器e₁。两电压信号x₀及x₂作为该电路112的输入而提供。在时钟相位ph1期间，取样电容器c₁₁及c₁₂分别被充电至输入电压x₀及x₂(为了简化符号，每一电容器以其电容来标记)。存储于c₁₁上的电量，例如，等于x₀·c₁₁。在时钟相位ph2a期间(且开关ph1关闭)，取样电容器c₁₁及c₁₂与输入x₀及x₂断开连接，且先前存储于该二电容器上的总电荷(即x₀·c₁₁+x₂·c₁₂)在包括c₁₁、c₁₂的一电容器集合、连接至c₁₁、c₁₂的一后继电路(若有的话)中的电容器及补偿电容器e₁之间重新分布。在没有任何后继电路的情况下，此加法器电路112的输出电压即电容器e₁两端的电压变为：

$z_0=\frac{x_0\·c_{11}+x_2\·c_{12}}{c_{11}+c_{12}+e_1}---\left(2\right)$

其是该电路的该二输入的一有效加权总和，其中加权系数依据方程式(2)的分母c₁₁+c₁₂+e₁而定。

要注意的是，方程式(2)假定e₁在ph2a的开端不带电荷。此借由使用ph2b使e₁放电至0来实现，例如，在ph2a结束后而下一个ph1开始之前的某个时间，或使e₁放电至一恒定电荷位准，其接着会将一恒定项加入到方程式(2)的分子中。

图3显示图1中所显示的该运算结构的一电路实施例，其基于图2中所说明的该加法器电路112来实现。此处，各该第一群组加法器电路112、114、122及124(也称为输入区块，借由i来编索引)包括接收所选定的一对输入信号(例如，x₀及x₂)的一对取样电容器(例如，c₁₁及c₁₂)及可切换地耦接至取样电容器的一补偿电容器(例如，e₁)。这些输入区块产生随后提供给该第二群组加法器电路132、134、142及144(参见图1，也称为输出区块，借由j来编索引)的中间输出的集合z₀、z₁、z₂及z₃。例如，在ph2a相位结束之后，电路112的输出为 $z_0=\frac{x_0\·c_{11}+x_2\·c_{12}}{c_{11}+c_{12}+e_1+d_{11}+d_{21}}.$ 电路122的输出是 $z_1\≈\frac{x_1\·c_{31}+x_2\·c_{32}}{c_{31}+c_{32}+e_3+d_{12}+d_{22}}.$ 此二信号z₀及z₁被提供给电路132用于进一步的求和。

每一输出区块j包括接收所选定的一对中间输出(例如，z₀及z₁)的一对取样电容器(例如，区块132中的d₁₁及d₁₂)及可切换地耦接至取样电容器的一补偿电容器(例如，f₁)。基于与针对电路112所进行的一电路分析相似的电路分析，区块132的输出y₀因而是z₀及z₁的一加权总和，即

$y_0\≈\frac{z_0\·d_{11}+z_1\·d_{12}}{d_{11}+d_{12}+f_1}.$

在此说明中，电容器c_ik针对所有输入区块i来一致标记(即c_ik是输入区块i中的第k个电容器)且也称为第一群组电容器。相似地，电容器d_jk针对所有输出区块j来一致标记(即d_jk是输出区块j中的第k个电容器)且也称为第二群组电容器。除此之外，每一补偿电容器e_i分别与输入区块i相关联，且每一补偿电容器f_j分别与输出区块j相关联。

在某些范例中，该运算的电路设计可以简化，例如，借由选择取样电容器的集合，取样电容器各自的电容与根据方程式(1a)-(1h)所确定的适当的系数a_mn及b_pq成比例。因为每一加法器电路的输出还由其累积电容(例如，方程式(2)的分母)来调节，所以补偿电容器e₁、e₂、e₃及e₄被选定适合的电容以确保一后继电路(例如，加法器132)的输入如所期望的来被调节，例如，c₁₁+c₁₂+e₁等于c₃₁+c₃₂+e_3，，由K⁽¹⁾表示。除此之外，为了进一步降低由诸如电路132的第二群组加法器电路的输入电容所引起的衰减，取样电容器(诸如电路132中使用的d₁₁)可选定在电容小于c₁₁+c₁₂+e₁。

在某些范例中，

对于所有输入区块i(诸如区块112及114)而言都是常数且

对于所有输出区块j(诸如区块132及134)而言都是常数。以此方式选择补偿电容器，来自第一级的输出电压具有相同形式，例如， $z_0=\frac{x_0\·c_{11}+x_2\·c_{12}}{K^{\left(1\right)}}$ 及 $z_1=\frac{x_1\·c_{31}+x_2\·c_{32}}{K^{\left(1\right)}}.$

在某些其他范例中，电路中并不是必须使用诸如e₁、e₂及f₁、f₂的补偿电容器。例如，在仅使用两群组电容器(包括一第一群组c₁₁、c₁₂、c₂₁、c₂₂、c₃₁、c₃₂…及一第二群组d₁₁、d₁₂、d₂₁、d₂₂、d₃₁、d₃₂…)的电路中，每一电容器各自的值可依据方程式(1a)-(1h)的系数a_mn及b_pq来分析确定。相似分析也可应用于具有两群组以上电容器的电路。

可以有各种方法来设计用于操作图3的电路的时钟相位的序列。现在参照图4A-图4D，一设计方法使用三个主要时钟相位ph1、ph2a及ph3，时钟相位ph1、ph2a及ph3配置为将开关设定在分别针对输入取样、电荷重新分布及读取的三种不同配置。除了此三个主要时钟相位之外，一第四时钟相位ph2b也被提供以在电路操作的各种周期内将一恒定(例如，零)电荷“记忆”维持在该电路中的某些电容器上。在以下说明中，更加详细地说明每一时钟相位。

参照图4A，在该第一开关配置中，时钟ph1为高电位。当开关ph1导通时，该第一群组电容器(c₁₁、c₁₂、c₂₁、c₂₂、c₃₁、c₃₂…)分别依据该电容器所连接的离散电压输入值的集合(例如，x₀、x₂、x₁、x₃)来充电。该电压值的集合例如可借由以连续的取样时间(例如，对于一-N-输入运算为N次)连续取样一连续输入电压波形来获得。在某些范例中，不同输入区块(例如，区块112及122)中的取样电容器可依序载入，而在某些其他范例中，不同输入区块中的取样电容器可并行载入。在某些其他范例中，取样电容器的一子集合可设定成一恒定电荷而不是一输入电压。

参照图4B，在该第二开关配置中，时钟ph2a为高电位。当开关ph1截止且开关ph2a导通时，电容器集合的一第一群体(collection)形成。耦接于开端ph2a的这样一电容器集合包括c₁₁、c₁₂、e₁、d₁₁及d₂₁。另一集合包括c₃₁、c₃₂、e₃、d₁₂及d₂₂。在现在取样电容器c_ik与输入信号隔离的情况下，在时钟ph1期间存储于取样电容器上的电荷在此第一群组的电容器集合的每一集合中的电容器之间重新分布。例如，如此图中所说明的，c₁₁及c₁₂上的电荷在与开关ph2a的开端耦接的四个电容器c₁₁、c₁₂、e₁、d₁₁及d₂₁之间重新分布。d₁₁上所产生的电荷可借由下式来表示：

$q_{d_{11}}=\frac{x_0\·c_{11}+x_2\·c_{12}}{c_{11}+c_{12}+e_1+d_{11}+d_{21}}\·d_{11}---\left(3\right),$

假定d₁₁及d₂₁远小于c₁₁+c₁₂+e₁。相似地，d₁₂上所产生的电荷为：

$q_{d_{12}}=\frac{x_1\·c_{31}+x_3\·c_{32}}{c_{31}+c_{32}+e_3+d_{12}+d_{22}}\·d_{12}---\left(4\right),$

同样假定d₁₂及d₂₂远小于c₃₁+c₃₂+e₃。

若电容器值e_i如此被选定使得对于每一i，

$K^{\left(1\right)}=\underset{k}{\mathrm{\Σ}}{c}_{\mathrm{ik}}+e_i+\underset{k}{\mathrm{\Σ}}{d}_{\mathrm{ki}},$ 则：

$q_{d_{11}}=\frac{d_{11}}{K^{\left(1\right)}}\·(x_0\·c_{11}+x_2\·c_{12})---\left(3a\right)$

且

$q_{d_{12}}=\frac{d_{12}}{K^{\left(1\right)}}\·(x_1\·c_{31}+x_3\·c_{32})---\left(4a\right)$

参照图4C，在该第三开关配置中，时钟ph3为高电位。开关ph3导通且开关ph2a及ph2b截止。电容器集合的一第二群体形成。这样一电容器集合包括d₁₁、d₁₂及f₁。另一集合包括d₂₁、d₂₂及f₂。d₁₁、d₁₂上的电荷现在在d₁₁、d₁₂及f₁之间重新分布。存储于f₁上的电量可借由下式来表示：

$q_{f_1}=\frac{q_{d_{11}}+q_{d_{22}}}{d_{11}+d_{12}+f_1}\·f_1---\left(5\right)$

使用方程式(3a)及(4a)，

可进一步借由下式来表示：

$q_{f_1}=\frac{f_1}{K^{\left(1\right)}\·K^{\left(2\right)}}(d_{11}(x_0\·c_{11}+x_2\·c_{12})+d_{12}(x_1\·c_{31}+x_3\·c_{32}))---\left(6\right)$

其中，如先前所定义的， $K^{\left(1\right)}=\underset{k}{\mathrm{\Σ}}{c}_{\mathrm{ik}}+e_i+\underset{k}{\mathrm{\Σ}}{d}_{\mathrm{ki}}$ 且 $K^{\left(2\right)}=\underset{k}{\mathrm{\Σ}}{d}_{\mathrm{jk}}+f_j.$

此范例中的加法器电路132的输出信号y₀为电容器f₁上的电压。此可如下式获得：

$y_0=v_{f_1}=\frac{q_{f_1}}{f_1}=\frac{d_{11}(x_0\·c_{11}+x_2\·c_{12})+d_{12}(x_1\·c_{31}+x_3\·c_{32})}{K^{\left(1\right)}\·K^{\left(2\right)}}---\left(7\right)$

依据方程式(7)，y₀确实是与可借由方程式(1a)、(1c)及(1e)获得的值相对应的输入信号x₀、x₁、x₂及x₃的一加权总和。除此之外，该加权总和借由分母K⁽¹⁾K⁽²⁾的乘积来调节。在某些实现中，此调节可帮助降低该电路中所需的信号动态范围。

在某些范例中，输出信号y₀可进一步被提供给与电路112及132相似的级联的一群组加法器电路来运算。在某些其他范例中，输出信号y₀可借由该电路输出至一外部电路，例如，透过一个或多个增益缓冲器。

现在参照图4D，要注意的是在任意给定的运算周期t中，诸如e₁及f₁的补偿电容器在时钟ph2a期间充电。此电荷“记忆”(若未经妥当清除或调节)可能在下一运算周期t+1的时钟ph2a期间影响电荷重新分布。相似地，诸如d₁₁及d₁₂的第二群组电容器上的电荷“记忆”在运算周期t结束时也可能影响下一运算周期t+1的电荷重新分布。降低这些影响的一方式是在每一周期t中插入在ph2a的开端之前结束的一时钟ph2b，使得在电荷重新分布中涉及的电容器(包括诸如e₁及f₁的补偿电容器及诸如d₁₁及d₁₂的第二群组电容器)总是在c₁₁及c₁₂上的电荷在相位ph2a期间重新分布之前放电至零或某恒定电荷位准Q_con。在某些实施例中，可调整此恒定电荷位准Q_con(例如，通过一外部控制)来改变该加权总和的系数或该电路被设计用于运算的其他代数函数。

除了图4A-图4D中所说明的该时钟设计之外，还可有时钟相位配置的许多替代方式。在某些范例中，当输出信号y₀、y₂、y₁及y₃在一运算周期结束时产生时，新的离散取样输入信号的集合x₀、x₂、x₁、x₃可同时被提供给该第一群组加法器电路。换言之，周期为t的读取时钟ph3的启动可与下一周期t+1时的取样时钟ph1的启动一致。在某些其他范例中，周期t的时钟ph2b的启动可被设计成与处于相同周期的取样时钟ph1的启动相一致。而且，ph1、ph2a、ph2b及ph3可使用借由适合的传播延迟量来配置的一共用信号的多个拷贝(例如，在相同波形中)来实施。

2.2 范例2

要注意的是在上述范例中，将补偿电容器e_i及f_j并联耦接至相对应的取样电容器提供了一方式来调整代数函数(例如，方程式1(a)-1(h))的系数(该电路被设计成实现该代数函数)。有许多用以单独或集体控制图1的各种加法器电路中的运算系数的替代方式。

例如，额外的补偿电容器可以可切换地耦接(并联、串联或二者的结合)至该第一及第二群组加法器电路的取样电容器来改变相对应的加法器电路的电压输出的比例，且因此改变在后续电路中的电容器上重新分布的电荷量。

图5显示具有一第一群组加法器电路512、514、522及524及一第二群组加法器电路532、534、542及544的一电路范例，整体配置与图3的电路相似。此处，每一加法器电路包括两个补偿电容器，一个补偿电容器与该加法器电路内的取样电容器并联耦接，另一补偿电容器与取样电容器串联耦接。

例如，该第一群组加法器电路中的每一个均包括一并联补偿电容器e_i(如先前图3中所显示)及一串联补偿电容器g_i。相似地，此范例中(尽管在其他范例中不是必需的)的该第二群组加法器电路中的每一个均包括一并联补偿电容器f_j(先前也在图3中显示)及可选择地包括一串联补偿电容器h_i。如下文所详细描述的，使用这些串联补偿电容器可提供给该电路一额外自由度，其允许微调单个加法器电路的输出。

图6A及图6B借由使用等效电路推导来显示补偿电容器g₁对加法器电路512的输出的影响。此处，加法器电路512接收两个输入电压x₀及x₂以产生一输出电压z₀，该输出电压z₀随后作为加法器电路532及534的输入而提供。

初始，在时钟ph1，取样电容器c₁₁及c₁₂分别依据输入x₀及x₂来充电。接下来，在时钟ph2a，存储于电容器c₁₁及c₁₂上的电荷在包括c₁₁、c₁₂、e₁、g₁、d₁₁及d₂₁的一电容器集合上重新分布。使用图6A中的所示电路简化技术，补偿电容器e₁上的电压V₀可如下式获得：

$V_0=\frac{x_0\·c_{11}+x_2\·c_{12}}{c_{11}+c_{12}+e_1+\frac{1}{\frac{1}{g_1}+\frac{1}{d_{11}+d_{21}}}}---\left(8\right)$

相对应地，加法器电路512的输出电压z₀可基于分压来运算，如下所示：

$z_0=V_0\·\frac{g_1}{g_1+d_{11}+d_{21}}---\left(9\right)$

以方程式(8)的V₀表达式来代替方程式(9)中的V₀，可获得：

$z_0=\frac{x_0\·c_{11}+x_2\·c_{12}}{M^{\left(1\right)}}---\left(10\right)$

其中分母M⁽¹⁾是一比例因数，等于方程式(8)的分母与方程式(9)的非V₀项的倒数的乘积，且是e₁及g₁二者的函数。相似分析也适用于图5的第一或第二群组加法器电路中的其他加法器电路。

如方程式(10)中所示，输出电压z₀是借由M⁽¹⁾来调节的输入x₀及x₂的一加权总和。对于某些应用而言，期望选择补偿电容器e_i及g_i的电容值，使得对应所有每一输入区块i有

$M^{\left(1\right)}=(\underset{k}{\mathrm{\Σ}}{c}_{\mathrm{ik}}+e_i+\frac{1}{\frac{1}{g_i}+\frac{1}{\underset{k}{\mathrm{\Σ}}{d}_{\mathrm{ki}}}})\·\left(\frac{g_i+\underset{k}{\mathrm{\Σ}}{d}_{\mathrm{ki}}}{g_i}\right).$ 因此，来自该第一群组加法器电路的输出电压可以以一统一比例产生，例如，

及

$z_1=\frac{x_1\·c_{31}+x_2\·c_{32}}{M^{\left(1\right)}}.$

要注意的是，尽管M⁽¹⁾似乎取决于多个变数e_i、g_i、c_ik及d_ki的各种组合，但是在某些电路实实现，M⁽¹⁾可借由做出若干假定而近似于一简化表达式。

例如，若补偿电容器g₁经选定成电容远大于在该第二群组加法器电路中所使用的取样电容器d₁₁及d₂₁的电容(即g₁＞＞d₁₁+d₁₂)，且该第一群组加法器电路中的取样电容器c_ik的电容远大于第二群组加法器电路中的取样电容器d_jk的电容(即c₁₁+c₁₂＞＞d₁₁+d₂₁)，则补偿电容器e₁上的电压V₀近似为

$V_0\≈\frac{x_0\·c_{11}+x_2\·c_{12}}{c_{11}+c_{12}+e_1}---\left(8a\right)$

且加法器电路512的输出电压z₀变为

$z_0\≈\frac{x_0\·c_{11}+x_2\·c_{12}}{c_{11}+c_{12}+e_1}\·\frac{g_1}{g_1+d_{11}+d_{21}}---\left(10a\right)$

在此情况下，z₀仍是x₀及x₂的一加权总和，且该比例因数可以借由改变e₁或g₁的电容以一单调的方式来调谐。

应注意的是图5的电路中的补偿电容器e_i及g_i的实现是用以控制该电路实现的代数函数的加权系数的许多替代设计中的一种。某些其他范例可仅使用串联补偿电容器g_i(而完全不使用e_i)，或将所述补偿电容器e_i和/或g_i置于该电路的不同位置处。例如，g_i可耦接至该第二群组加法器电路的输入端，例如，每一输入端或输入端的每一子集合有一不同的g_i。而且，电容器g_i物理上可位于该第二群组加法器电路中或位于该第一群组加法器电路与该第二群组加法器电路之间。其他范例可应用补偿方案(基于电容器或基于非电容器)的各种组合以引入额外的控制自由度。

2.3 范例3

图7显示另一电路范例，其具有与图5的该电路相似的架构，不过该第一群组加法器电路的每一个(例如，加法器电路712)中包括一缓冲放大器760(也称为增益缓冲器)来代替图5中所显示的串联补偿电容器g_i。

在此范例中，缓冲放大器760耦接至加法器电路712中的并联补偿电容器e₁。在某些范例中，该缓冲放大器是一电压缓冲器，其以一因数G(例如，G≥1，0＜G＜1，G＜0)来放大其输入电压(显示为V₀)，使得提供给后续加法器电路的电压输出z₀为z₀＝G·V₀。由于其输入阻抗高(例如，远大于加法器电路712中的电容器的阻抗)，所以电压缓冲器760可被视为将加法器电路712的连接与其后继电路有效“隔离”。因此，电压V₀可获取为

而不必考虑d₁₁及d₁₂的影响。相对应地，作为加法器电路712的输出的电压z₀可获取为

其同样是电路输入x₀及x₂的一加权总和。

在图3及图5中所显示的某些先前电路范例中，没有该缓冲放大器，透过多级加法器电路的电容器级联可使由一加法器电路提供给其后继电路的电压信号的幅度(magnitude)衰减。而且，由于该第一及第二级取样电容器的电容变化，为了使每一加法器电路的输出能被统一调节，在选择该第一级的补偿电容器e_i的电容时需将这种变化考虑在内。

上述信号衰减或失真可缓和，例如，可借由使用一增益G＞1的一缓冲放大器760，该缓冲放大器760在输出电压信号传递至下一级之前将该输出电压升压。在该缓冲放大器经选定成一单位增益缓冲器(即G＝1)使得

的某些其他范例中，由于将第二级加法器电路中使用的取样电容器d₁₁及d₁₂的阻抗效应与加法器电路712隔离，所以信号衰减影响仍然可降低。

3 具有负系数及复数系数的模拟运算

在某些电路范例中，例如，在为了实现DFT的电路中，方程式(1a)-(1h)中的系数a_mn及b_pq可具有负值和/或可能的复数值。

图8显示经配置以执行具有负权重的求和的一加法器电路的一范例。与图2中所显示的加法器电路112相比较，在此范例中，取样电容器c₁₂以一种类似串联的配置可切换地耦接至输入x₀及输出z₀。在时钟ph1期间，电容器c₁₂以等于x₂·c₁₂的一个量来充电。在时钟ph2a期间，在电容器c₁₂的电荷与存储于电容器c₁₁上的电荷(即x₀·c₁₁)组合以在c₁₁、c₁₂及e₁(忽略任何后继电路的阻抗影响)上重新分布之前，电容器c₁₂的极性有效地反转。因此，该加法器电路的输出电压z₀可获取为 $z_0=\frac{x_0\·c_{11}-x_2\·c_{12}}{c_{11}+c_{12}+e_1}.$

执行具有复数权重的求和的一加法器电路例如可使用分别对该总和的实数及虚数部分做运算的一对加法器来配置，这将在下文中描述。

4.应用及扩展

上文所描述的一般运算结构及电路实现可在许多应用中使用，某些应用将在下文中描述。

4.1 DFT运算

4.1.1 具有复数值的运算

图3中的该电路的一复数形式提供实现图1中所说明的该计算的一个二级复数运算的一4点DFT电路。

图9显示使用二级8点蝶形部分的一64点DFT的一实现图。在此实现中，使用中间级权重(W₀₀，W₀₁，…)使该第一及第二级能够依赖相同的8点蝶形设计，且可减少该电路中所需的乘法运算的次数。中间级权重可借由使用具有相对应增益的可变缓冲放大器来实现。在不使用增益放大器的某些其他实现中，中间级权重可被推至该第二级且该第二级中的该蝶形设计需要修改以反映此变化而不是使用从该第一级复制的蝶形设计。

图9中所说明的电路处理实数输入值。在接收复数输入的一完整的复数DFT中，实数及虚数部分作为分开的输入信号来提供。

图10显示关于该第一级的一8点蝶形部分的复数值运算的图。此处，该蝶形部分包括用以计算实数值输出的一实数加法器子部分及用以计算虚数值输出的一虚数加法器子部分。实数及虚数加法器都使用实数输入信号及虚数输入信号。因此，当组织一复数DFT的一物理布局时，每一蝶形子部分均使用该蝶形的所有输入，无论是实数的还是虚数的。

4.1.2 单级DFT运算

在某些范例中，使用单级运算的DFT实现是可行的。

例如，依据方程式(1)，一4点DFT的输出可直接作为输入的加权总和来获得，如下所示：

y₀＝w₀₀·x₀+w₀₁·x₁+w₀₂·x₂+w₀₃·x₃；(11a)

y₁＝w₁₀·x₀+w₁₁·x₁+w₁₂·x₂+w₁₃·x₃；(11b)

y₂＝w₂₀·x₀+w₂₁·x₁+w₂₂·x₂+w₂₃·x₃；(11c)

y₃＝w₃₀·x₀+w₃₁·x₁+w₃₂·x₂+w₃₃·x₃；(11d)

在此范例中，依据方程式(1)，所有变数及系数都可以是复数值。当这些值是复数值时，方程式(11a)-(11d)的乘积运算将借由就在上面所讨论的复数电路来实施。出于说明的目的，下文仅说明用以实施方程式(11a)-(11d)的该DFT的四组件中的一组件，即仅对实数信号做运算的组件。

因此，对于具有N个输入及M个输出的一DFT(在此范例中N＝M＝4)而言，一单级实现可使用M个加法器电路来达成，各该加法器电路执行方程式(11a)-(11d)的运算中的一运算。例如，各该M个加法器电路可经配置成包括分别响应于该N个输入的N个取样电容器。每一加法器电路可进一步耦接至一补偿电容器以产生该M个输出的其中一输出。在与方程式(11a)-(11d)其中之一相对应的每一加法器电路中，取样电容器可经选定成具有与系数w_uv成比例的电容。而且，与相对应的补偿电容器组合的每一加法器电路中的电容器的总电容可经选定成相等的或设定在对于所有M个加法器而言固定的比率来使得M个输出被适当地调节。

4.1.3 多级DFT运算

在二级或其他多级DFT运算情况中，该电路结构的周期性允许我们设计具有一个或一个以上蝶形组件(例如，如图1中所显示的区块110所实现的)的一核心模块且使该核心模块的复制流水线化来处理信号，多个信号通过该核心模块在连续级中传播。为了控制每一级执行的运算的确切形式，一可重新配置的电路元件(例如，具有可变电容的一补偿电容器，或一可变增益放大器)可被置于核心模块的每一拷贝中，或耦接在不同级的核心模块之间或重复部分之间。在某些应用中，此设计可降低电路复杂性，降低硬件需求并减小电路的尺寸。

图11显示使用基2时间抽取配置而架构的一8点FFT的一范例。此处，该FFT运算划分为三级，其中每一级实现对一基2蝶形架构的4次复制。每一基2蝶形架构例如可使用一对基于开关电容器的加法器电路来配置，如图12中所示。加法器电路可包括一并联补偿电容器、串联补偿电容器或缓冲放大器中的一个或一个以上来控制输出信号的比例，如此文件的较早部分中所述。

为了确保每一输出信号具有正确形式的系数(即提供规定比率输入信号的一加权总和)，一中间级增益元件的集合(例如，显示为W₈ ¹、W₈ ²等)被置于该电路中的适当位置处。每一增益元件可使用缓冲放大器、补偿电容器或可操作地提供此等增益的其他类型的电路组件来实现。在某些实施例中，增益元件中的某些或全部增益元件可并入前一级或下一级的电路中而不是被置于级间。

4.1.4 具有多工器的多级DFT运算

在多级DFT运算的某些实现中，输出信号可能不需要以一完全并行的方式来读取。例如，个别输出信号或多对输出信号的取样可依据时钟信号来安排且依序存储于存储器中(例如，以一电容器组来实现的模拟存储器)或被提供给一后继电路。在某些情况下，子运算的末级不必在并联模块中一次全部实施。一替代方式为使用多工技术来选择性地将中间信号的子集合耦接至一共用模块，因此允许输出信号的子集合依序产生。

图13显示图11的该8点FFT的一替代实现。此处，图11的该FFT(具有四个基2蝶形组件)的第3(最后)级以一单一的基数为2的蝶形组件1330及一对4输入多工器1320A及1320B来代替。通过时钟信号的启动，多工器是同步的，每一多工器将选定的一对输入中的各一输入提供给蝶形组件1330以产生相对应的一对输出信号。例如，在时钟T0时，每一多工器将其输入通道0处接收的信号输出至蝶形组件1330，蝶形组件1330随后产生输出信号y₀及y₄。如此，该电路的末级可借由重复使用一单一蝶形组件来在4个时钟中产生8个输出信号。与图11的该并联实现相比较，图13的该配置可减少核心运算模块的数目且因而减小电路尺寸，特别是针对大型FFT。

如上所述，一可重新配置的电路元件可置于蝶形部分中或置于蝶形部分之间来控制每一级所执行的运算的确切形式。一可重新配置的电路元件的一范例为一可控制可变电容器。

图16显示一可控制可变电容器的一实现，其包括一数字可控制电容器组。该电容器组包括并联耦接的n个(在此范例中n＝10)电容器，其中每一电容器分别耦接至一相对应的开关。每一开关可借由一数字控制信号来启动(关闭)。每一电容器具有一固定电容，标记为c_i，其中i＝0，1，…，9。在某些范例中，借由以一预定比率关系依序选择电容c₀至c_n-1，此电容器组的电容的细微变化可以一数字方式来实现。例如，若c_i经选定使得c_i＝2ⁱ·Δc，则此电容器组的输出电容可借由使用具有10个二进制数字的一控制信号以间隔Δc从最小值Δc变化至最大值(2ⁿ-1)·Δc。在某些其他范例中，c_i的电容选择可基于其他方案(例如，不一定基于一功率关系)。

4.2 通过多级子运算的代数运算

除了DFT运算之外，上文所描述的技术大体上还可扩展为借由将最终形式的运算划分为使用相同或相似结构的顺序子运算而进行的各类型运算的实现。

图14显示用以通过顺序级来实现一规定运算的一种一般运算结构的一范例。此电路结构包括存储部分1410、1430等的集合，每一存储部分均具有可依据其输入端处所接收的信号来存储数据的一群组存储元件(例如，电容器1412、1432)。该电路还包括一组互连部分1420、1440等，每一互连部分经配置以可切换地耦接来自相对应的一对相邻存储部分的存储元件的子集合来实现一所期望的数学运算(例如，加权求和)，例如，借由电荷共用的方式。

在某些范例中，诸如部分1420的每一互连部分包括一预配置连接模块1421的集合，每一模块具有一输入总线1422、一输出总线1424及耦接在该二总线之间的一个或一个以上补偿元件(例如，并联补偿电容器1426和/或串联补偿电容器1427)。互连部分1420还包括用以将来自存储部分1410及1430的存储元件的子集合分别耦接至相对应的一连接模块1421的该输入及输出总线的开关，例如，以执行一特定形式的一加权求和。(出于简化的目的，该电路中使用的相位时钟或时间控制开关未在该图中显示)。

依据所述特定实现，连接模块1421可经配置以提供用以依据所期望的运算的加权系数来做选择的一预定补偿方案的集合(例如，每一模块具有一固定不同的补偿增益)。可替代地，某些连接模块1421可提供可重新配置补偿方案，例如，借由使用可响应于外部控制信号来改变电容值(且因而改变补偿增益)的可变补偿电容器。

借由将该电路结构划分为两功能区-存储部分及互连部分，该电路实际上可借由以多种方式使该二部分的复本交替或重复使用该二部分的复本来实施，此将在下文中进一步说明。

图15A显示具有与一互连部分1420、1450等的集合交插串联的存储部分1410、1430、1450的集合的一电路的一实施例。每一存储部分例如具有串联耦接的一群组电容器。为了执行顺序子运算，所述互连部分分别在连续级中启动以使得能够借由该互连部分来耦接的两相邻存储部分中选择性耦接的电容器之间进行电荷共用。在完成该运算之后，表示运算结果的信号例如在最后存储部分(在此范例中为1450)的输出端处以供取出。

要注意的是，对于通过大量运算级而进行的某些运算而言，可能不需要为每一级都指定物理实现(或执行一单向信号流)。例如，我们可构建一可重复使用的存储及互连部分的小集合且以迭代的一方式引导该信号流流过这些部分以降低实际电路的硬件需求，并减小实际电路尺寸。

图15B显示具有能够在一连串二级周期内执行一多级运算的两存储部分1510、1530及两互连部分1520、1540的一组合的这样的一范例。在每一周期结束时，该周期的输出由互连部分1540提供回第一存储部分1510的输入端作为下一周期的输入。为了允许不同的运算在不同的周期中执行，该四个可重复使用部分1510-1540的特定配置(例如，存储部分1510中的电容器的连接，互连部分1520中的个别模块的增益及总线配置)可借由外部信号来控制。

图15C显示通过在两存储部分1550中的电容器之间双向共用电荷来实现多级运算的另一范例。借由使用一可编程互连部分1560，电荷共用在一周期内发生在来自该二存储部分1550及1570的选定的一对电容器子集合之间，而在下一周期中，发生在来自该二存储部分的不同的一对电容器子集合之间。此设计可大大减少用以完成该运算所需的电路元件的数目。

在某些实施例中，图15A-图15C中所显示的每一存储部分和/或互连部分可以是可借由应用个性化数据来配置的一个一般电路。例如，在制造之后，该一般电路可借由外部数据来(动态或静态地)配置为如同图1-图14中所显示的某些电路来工作。

要注意的是，上文所描述的方法可应用于其他模拟运算，例如，涉及信号值的加权总和的运算。这样的一范例实现一有限脉冲响应(FIR)滤波器，其可表示为：

$y\left(n\right)=\underset{k=0}{\overset{K-1}{\mathrm{\Σ}}}{h}_{k}x(n-k).$

在一实现中，K个电容器(从0至K-1编号)在一第一存储部分中使用，且此存储部分具有耦接至每一电容器的一输出缓冲器。在输入时，一输入值x(i)耦接至电容器i mod K。接着K个电容器的一第二存储部分中的电容器耦接至该第一存储部分中的电容器使得在时间i，该第二存储部分中的电容器k耦接至该第一存储部分中的电容器(i-k)mod K。该第二存储部分中的电容器值经选定使得第k个电容器值c_k与h_k成比例。

在另一实施中，K²个电容器(从(0，0)至(K-1，K-1)双重编索引)在一单一存储部分中使用。一输入x(i)耦接至多个电容器(i mod K，0)…，(i mod K，K-1)使得它们全部基于相同输入来充电。接着，一输出y(i)借由将电容器(i mod K，0)，(i-1 mod K，1)，…，(i-K+1 mod K，K-1)，可选择地与一输出电容器或另一存储部分中的一电容器耦接来形成。上文所显示的该FIR滤波器方程式借由使第(j，k)个电容器值c_(j，k)具有与h_k成比例的一值来实现。

5.替代实施例

在上述说明中，出于简化的目的，电路电容器被描述为取样及补偿电容器，各该电容器可使用传统技术来形成，诸如借由在两导电层之间置换一绝缘或电介质层，或使用反向偏置二极管。在其他范例中，电路电容器还可包括以与传统电容器相似的一方式来存储电荷的电容式和/或寄生元件(例如，还包括该电路中的各种互连元件的有效电容)。

在某些范例中，在该电路中使用的某些(或全部)电容器可以是具有可变电容的可重新配置的电容器，该可变电容例如基于可选择的电容器组而改变，其中电容器的子集合依据控制信号来选定，或借由将控制信号传送至诸如一变容体装置的电压控制可变电容器而改变。电容器的可重新配置性(尤其是补偿电容器的可重新配置性)允许该电路经调谐以如所期望的那样来设定诸如K⁽¹⁾及K⁽²⁾的比例因数。电容器的此可重新配置性还允许该电路经调谐以针对其他数学变换设定不同加权因数。

尽管输入信号在图3及图4A-图4D中作为电压编码信号来说明，但在其他范例中，替换形式的信号(诸如电流编码信号)也可被使用。该电路可经配置成响应处于单端模式或可选择的差分(differential)模式的输入。在构建图3中所显示的加法器电路时除了使用电容器/电容式元件之外，更一般地，其他类型的能量存储元件(诸如电感器及超导体)也可经配置以与上述加法器电路相似的一方式来存储及重新分配能量。

所描述的方法及系统可针对一单一运算或可选择地针对顺序操作来实施。例如，图3的该电路可作为以下组件中的一组件来使用：一DFT模块、一独立型DFT模块或整合于在某些情况下可在其上执行迭代运算的一较大型运算中的一DFT模块。除了执行DFT运算之外，此处所描述的方法及系统还可用以实现诸如各种代数函数的其他形式的运算。一范例是关于具有与方程式(1)相似形式但具有均对应于一各输出y_k的多个比例因数的加权求和。例如，上述某些范例中的比例因数K⁽¹⁾及K⁽²⁾可经配置成对于每一输出y_k而言都是特定的，而不是对于所有输出而言都是恒定的。在某些情况下，比例因数中的一个或一个以上比例因数还可在电路操作期间如所期望的来改变，例如，使用可重新配置电容器。

在某些范例中，上述电路形成一个或一个以上集成电路的一部分。例如，集成电路的其他部分可包括用以接收及提供模拟和/或数字数据的输入及输出部分。在某些范例中，表示电路的数据设置在计算机可读介质上，作为指令或其他允许一电路设计或布局系统在一集成电路的一规格中并入该电路的一规格的数据，例如，作为一可重复使用的电路核心。

在某些实施例中，例如图4A-图4D中所显示的电路的操作可以以适合于模拟频率应用的一频率来时控。在某些其他实施例中，电路的操作可以以适合于射频(RF)应用的一频率来时控。在某些RF应用中，取样电容器可依据一带限信号的频宽特性借由该信号来载入(充电)。

应理解的是前述内容意欲说明而非限制本发明的范围。

其他实施例也在下述权利要求的范围内。

Claims (21)

1.一种方法，用于具有一第一群组电容器及一第二群组电容器的一装置中，包括：

在该第一群组电容器中的各电容器上感生电荷，每一感生电荷借由一相对应的输入信号来确定；

在第一多个集合的电容器中的每一电容器集合的电容器之间将电荷重新分布，各该电容器集合包括来自该第一群组电容器的至少一电容器及来自该第二群组电容器的一电容器；

在第二多个集合的电容器中的每一电容器集合的电容器之间将电荷重新分布，所述第二多个集合的电容器中的每一集合包括该第二群组电容器中的一相对应的分离子集合；及

确定输出信号，其包括依据所述第二多个集合的电容器中相对应的一集合中的一电容器上的一电荷来确定每一输出信号。

2.如权利要求1所述的方法，其中所述第一多个集合的电容器中的至少某些集合中的每一集合还包括既不在该第一群组电容器又不在该第二群组电容器中的一电容器。

3.如权利要求2所述的方法，其中在所述第一多个集合的电容器的至少某些集合的每一集合中，该既不在该第一群组又不在该第二群组中的电容器包括可切换地与来自该第一群组的至少一电容器及与来自该第二群组的至少一电容器串联耦接的一补偿电容器。

4.如权利要求2所述的方法，其中在所述第一多个集合的电容器的至少某些集合的每一集合中，该既不在该第一群组又不在该第二群组中的电容器包括可切换地与来自该第一群组电容器的至少一电容器并联耦接的一补偿电容器。

5.如权利要求2所述的方法，其中所述第一多个集合的电容器的每一集合中的电容器的总电容相等。

6.如权利要求2所述的方法，其中所述第二多个集合的电容器的每一集合中的电容器的总电容相等。

7.如权利要求1所述的方法，其中每一输出信号表示所述输入信号的一子集合的一代数函数，该代数函数具有至少部分借由所述第一及第二多个电容器的一配置所确定的系数。

8.如权利要求7所述的方法，其中该代数函数包括所述输入信号的一变换。

9.如权利要求8所述的方法，其中该变换表示一频域变换。

10.如权利要求7所述的方法，其中该代数函数包括一加权求和。

11.如权利要求1所述的方法，其中所述输入信号包括一个或一个以上电压编码信号。

12.如权利要求1所述的方法，还包括控制所述第一多个集合的电容器及第二多个集合的电容器中的至少一可变电容器的一电容。

13.如权利要求1所述的方法，还包括：

在一第三多个集合的电容器中的每一电容器集合的电容器之间将电荷重新分布，所述第三多个集合的电容器中的每一集合包括来自该第二群组电容器的一至少一电容器及来自一第三群组电容器的一电容器。

14.如权利要求1所述的方法，其中所述第一多个集合的电容器的至少某些集合中的每一集合还包括耦接于该第一群组电容器与第二群组电容器之间的一增益缓冲器。

15.一种电路，包括：

一第一群组电容器；

一第二群组电容器；

一输入电路，经配置以接收输入信号的集合；

开关，用以形成电荷可在其间重新分布的电容器集合，所述开关在以下的配置中是可配置的：

一第一配置，用以依据所述输入信号中的一相对应输入信号在该第一群组电容器中的每一电容器上感生一电荷；

一第二配置，用以形成第一多个集合的电容器，每一电容器集合包括来自该第一群组电容器的至少一电容器及来自该第二群组电容器的一电容器，及

一第三配置，用以形成第二多个集合的电容器，在所述第二多个集合的电容器中的每一集合包括该第二群组电容器的一相对应的分离子集合；

一输出电路，用以确定输出信号，每一输出信号依据所述第二多个集合的电容器中相对应的一集合中的一电容器上的一电荷来确定。

16.如权利要求15所述的电路，除了该第一群组电容器及该第二群组电容器之外，还包括一第三群组电容器，其中所述开关所形成的至少某些电容器集合中的每一集合还包括来自该第三群组电容器的一电容器。

17.一种电路，包括：

一输入电路，经配置以接收输入信号的集合；

一第一群组电容器；

开关，用以形成电荷可在其间重新分布的电容器集合，所述开关在以下的配置中是可配置的：

一第一配置，用以依据所述输入信号中的一相对应输入信号为该第一群组电容器中的每一电容器感生一电荷；及

一第二配置，用以形成多个电容器集合，每一电容器集合包括相对应的分离的多个该第一群组电容器及不是来自该第一群组电容器的至少一电容器；以及

一输出电路，用以确定输出信号，每一输出信号依据所述多个电容器集合中相对应的一集合中的一电容器上的一电荷来确定。

18.如权利要求17所述的电路，其中所述多个电容器集合的每一集合中的电容器的总电容相等。

19.如权利要求17所述的电路，其中所述第一电容器集合及第二电容器集合经配置成具有用以执行一实数快速傅立叶变换(FFT)运算所期望的电容。

20.一种方法，用于具有多个存储部分的一装置中，每个部分都各自具有多个电容器，该方法包括：

在一初始存储部分中的各电容器上感生电荷，每一感生电荷借由一相对应的输入信号来确定；

在一个或一个以上连续处理级的每级中，形成用于电荷重新分布的一对存储部分，其包括在每一级中，可切换地耦接来自相对应的该对存储部分的电容器以形成电荷在其间重新分布的一个或一个以上电容器集合的一群组；及

依据一最后存储部分中的电容器上的电荷来确定输出信号。

21.一种集成电路，包括：

一存储部分集合，包括两个或多个存储部分，每一存储部分具有用以存储电荷的多个电容器；

一可配置电路，耦接至所述存储部分以使得在不同存储部分中的电容器之间能进行电荷重新分布，该可配置电路包括多个开关，每一开关耦接至至少两个电容器，每一电容器来自一不同存储部分；及

一控制逻辑元件，用以配置该可配置电路以在一个或一个以上连续处理级的每级中形成各自的一对存储部分，其中在每一级中，该控制逻辑元件经配置以选择性地启动该可配置电路中的开关的子集合，以耦接来自所形成的一对存储部分的电容器，来形成电荷在其间重新分布的一个或一个以上电容器集合的一群组。

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