KR20090054388A - 전하 도메인 필터 회로 - Google Patents

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KR20090054388A
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clock signal
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사찌오 이이다
아쯔시 요시자와
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소니 가부시끼 가이샤
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Abstract

전하 도메인 필터 회로는 제1 신호 출력부, 제2 신호 출력부, 및 가산부를 포함한다. 제1 신호 출력부는 특정 시간 간격으로 샘플링된 제1 신호를 출력한다. 제2 신호 출력부는 제1 신호와 동일 시간 간격 및 상이한 타이밍에 샘플링된 제2 신호를 출력한다. 가산부는 제1 신호와 제2 신호를 가산하여 그 결과를 출력한다. 제2 신호 출력부는 제2 신호를 복수의 타이밍 중에 선택할 수 있다.
클럭 신호, 지연 레지스터, 승산기, 가산기

Description

전하 도메인 필터 회로{CHARGE DOMAIN FILTER CIRCUIT}
<관련 출원의 상호 참조>
본 발명은 2007년 11월 26일자 일본 특허청에 제출된 일본 특허출원 제2007-304984에 관한 기술 내용을 포함하며, 그 전체 내용은 본 명세서에 참조로서 포함된다.
본 발명은 전하 도메인 필터 회로에 관한 것이다.
CMOS(Complementary Metal Oxide Semiconductor) 프로세스의 미세화는, 전원 전압이 저하되기 때문에, RF 회로를 종래의 회로 기술에 의해 실장하고자 하면, 전압 여유가 적어 신호 진폭의 다이내믹 레인지가 좁아지는 단점이 있다. 한편, 트랜지스터의 차단 주파수는 상승하기 때문에, 고속의 스위칭 동작을 시간에 정확하게 행하는 동작에는 적합하다. 또한, 리소그래피가 고정밀도로 행해지기 때문에, 커패시터의 용량비가 정확해지는 장점도 있다.
RF 회로에 있어서 CMOS 프로세스의 미세화에서 생기는 단점을 해결하여 장점으로 전환시키기 위한 기술이 디지털 RF 기술이다. 그리고, 이 디지털 RF 기술을 수신기에 적용한 DTR(Discrete Time Receiver)의 주요한 회로로서, 전하 도메인 필 터(Charge Domain Filter)가 있다. 전하 도메인 필터는 소정의 주기로 전하의 축적과 방출을 행하는 커패시터를 구비하는 것이다. 전하 도메인 필터 회로는 트랜스컨덕터(transconductor)와 스위치만으로 필터를 구성하기 때문에, ㎓대의 RF 신호를 직접 샘플링하거나 필터링하는 것이 가능하다.
필터의 클럭 신호의 주파수와 파형을 변화시킴으로써, 전하 도메인 필터의 필터 특성을 재구성 가능(reconfigurable)하게 하는 것이 제안되어 있다(R.Bagheri et al., "An 800 MHz to 5 GHz Software-Defined RadioReceiver in 90 nm CMOS," in IEEE Int. Solid StateCircuits Conf. Dig. Tech. Papers, Feb. 2006, pp.480-481 참조). 도 20은 Bagheri 등에 의해 제안되고 있는 종래의 재구성 가능한 필터 특성을 갖는 전하 도메인 필터 회로를 나타내는 설명도이다. 도 21a, 도 21b 및 도 21c는 도 20의 전하 도메인 필터 회로(10)에 입력되는 클럭 신호의 파형을 나타내는 설명도이다. 도 20의 전하 도메인 필터 회로(10)에 나타낸 각 스위치에는 도 21에 나타낸 클럭 신호가 입력된다. 각 스위치는 대응하는 클럭 신호가 HIGH인 경우(스위치 옆의 문자에 의해 표시됨)에 해당 스위치가 온(on)된다.
도 20에 나타낸 전하 도메인 필터 회로(10)는 데시메이션비(decimation ratio)를 2 및 3으로 전환 가능한 SINC 필터이다. 도 20에 나타낸 전하 도메인 필터 회로(10)에 대하여 도 21b에서 나타낸 클럭 신호를 입력하면 데시메이션비가 2로 되고, 도 21c에서 나타낸 클럭 신호를 입력하면 데시메이션비가 3으로 되어 동작하기 때문에, 전하 도메인 필터 회로(10)는 재구성 가능한 필터 특성을 갖게 된다.
전하 도메인 필터 회로(10)의 동작은 후술된다. 전하 도메인 필터 회로(10)의 4개의 커패시터에는 시계열순으로 전하의 축적과 방출이 행해진다. 커패시터 C1을 예로 들어 설명하면, 클럭 신호 ψ1, r이 HIGH로 되고 있는 타이밍에 커패시터 C1의 양단이 쇼트되어 전하가 리셋되고, 클럭 신호 ψ1이 HIGH로 되고 있는 타이밍에 입력 단자로부터 전하가 충전된다. 그리고, 클럭 신호 K1이 HIGH로 되고 있는 타이밍에 커패시터 C1로부터 출력 단자에 전하가 방출된다.
데시메이션비가 2인 경우에는, 클럭 신호 K1 및 K2에 의해 커패시터 C1 및 C2의 전하가 동시에 방출되고, 클럭 신호 K3 및 K4에 의해 커패시터 C3 및 C4의 전하가 동시에 방출되는 동작을 반복한다. 그 때문에, 클럭 신호 K1∼K4는 도 21b와 같이 단순한 구형파의 반복으로 된다.
한편, 데시메이션비가 3인 경우에는, 클럭 신호 ψ1이 HIGH로 되는 타이밍에서 클럭 신호 K2, K3 및 K4에 의해 커패시터 C2, C3 및 C4의 전하가 동시에 방출되고, 클럭 신호 ψ4가 HIGH로 되는 타이밍에서 클럭 신호 K1, K2 및 K3에 의해 커패시터 C1, C2 및 C3의 전하가 동시에 방출되며, 클럭 신호 ψ3이 HIGH로 되는 타이밍에 클럭 신호 K1, K2 및 K4에 의해 커패시터 C1, C2 및 C4의 전하가 동시에 방출되고, 클럭 신호 ψ2가 HIGH로 되는 타이밍에 클럭 신호 K1, K3 및 K4에 의해 커패시터 C1, C3 및 C4의 전하가 동시에 방출된다. 그 때문에, 클럭 신호 K1∼K4는 도 21c와 같이 주기가 긴 변칙적인 구형파의 반복으로 된다.
도 21a 내지 도 21c에 나타낸 전하 도메인 필터 회로(10)에 입력되는 클럭 신호는 도 21b와 도 21c에서는 파형이 완전히 상이하다. 특히, 도 21c의 클럭 신호는 주기가 길게 되어 있다. 따라서, 이와 같은 클럭 신호를 생성하기 위해, 다단의 시프트 레지스터 등의 로직 회로나 ROM(Read Only Memory)이 필요하게 된다. 예를 들어, 클럭 신호를 ㎓ 오더로 고속으로 동작시키고 싶을 경우에는, 로직 회로에서의 소비전류의 증대가 소비전력의 증대로 이어지게 된다. 또한, 클럭 신호의 주기가 길어지면 저주파수의 스펙트럼을 포함하게 되므로, 전하 도메인 필터의 통과 대역 내에 클럭 신호의 스펙트럼이 혼입되고, 이러한 전하 도메인 필터 회로를 수신기에 적용하면 수신의 방해로 되는 문제가 생기기 쉬워진다.
따라서, 본 발명은 상기 문제를 감안하여 안출된 것으로서, 본 발명의 목적으로 하는 바는 저소비전력으로 동작 가능하고, 필터 특성을 재구성 가능한, 신규이며 개량된 전하 도메인 필터 회로를 제공함에 있다.
상기 과제를 해결하기 위해, 본 발명의 일 관점에 의하면, 소정의 간격으로 샘플링되는 제1 신호를 출력하는 제1 신호 출력부와, 제1 신호와 동 간격, 또한 상 이한 타이밍으로 샘플링되는 제2 신호를 출력하는 제2 신호 출력부와, 제1 신호와 제2 신호를 가산하여 출력하는 가산부를 포함하고, 제2 신호 출력부는 제2 신호의 샘플링 타이밍을 복수 중에서 선택 가능한 것을 특징으로 하는 전하 도메인 필터 회로가 제공된다.
이러한 구성에 의하면, 제1 신호 출력부는 소정의 간격으로 샘플링되는 제1 신호를 출력하고, 제2 신호 출력부는 제1 신호 출력부가 출력하는 제1 신호와 동간격, 또한 상이한 타이밍으로 샘플링되는 제2 신호를 출력하며, 가산부는 제1 신호 출력 수단이 출력하는 제1 신호와 제2 신호 출력부가 출력하는 제2 신호를 가산하여 출력한다. 그리고, 제2 신호 출력부는 제2 신호의 샘플링 타이밍을 복수 중에서 선택 가능하다. 그 결과, 저소비전력으로 동작 가능하고, 제2 신호의 샘플링 타이밍을 복수 중에서 선택함으로써, 필터 특성이 재구성 가능해지는 전하 도메인 필터 회로를 제공할 수 있다.
전하 도메인 필터 회로는 제2 신호 출력부에 입력 가능한 복수의 클럭 신호를 생성하는 클럭 신호 생성부를 더 포함하고, 제2 신호 출력부는 클럭 신호 생성부에 의해 생성된 클럭 신호 중 하나를 선택하고 입력하여 제2 신호의 샘플링 타이밍을 선택할 수도 있다. 그 결과, 제2 신호 출력부에 입력하는 클럭 신호의 전환에 의해 제2 신호의 샘플링 타이밍을 선택 가능하게 함으로써, 클럭 신호의 전환에 의해 주파수 특성을 변경하는 것이 가능한 전하 도메인 필터 회로를 제공할 수 있다.
또한, 상기 소정의 간격을 가변으로 할 수도 있다. 샘플링을 행하는 간격을 변화시킴으로써 주파수 특성을 변화시킬 수 있다.
이상 설명한 바와 같이 본 발명의 실시예에 의하면, 저소비전력으로 동작 가능하고, 또한 필터 특성을 재구성 가능한, 신규이며 개량된 전하 도메인 필터 회로를 제공할 수 있다.
이하, 첨부 도면을 참조하면서 본 발명의 적합한 실시예에 대해서 상세하게 설명한다. 또한, 본 명세서 및 도면에 있어서, 실질적으로 동일한 기능 구성을 갖는 구성 요소에 대해서는 동일한 부호를 첨부함으로써 중복 설명을 생략한다.
(제1 실시예)
우선, 본 발명의 제1 실시예에 따른 전하 도메인 필터 회로에 대해서 설명한다. 도 1은 본 발명의 제1 실시예에 따른 전하 도메인 필터 회로(100)의 구성을 블록도에 의해 설명하는 설명도이다. 이하, 도 1을 이용하여 본 발명의 제1 실시예에 따른 전하 도메인 필터 회로(100)에 대해서 설명한다.
도 1에 나타낸 바와 같이, 본 발명의 제1 실시예에 따른 전하 도메인 필터 회로(100)는 FIR(Finite Impulse Response) 필터의 일례이며, 지연 레지스터(110a, 110b, 110c, 110d, 110e, 110f)와, 스위치(S1, S2, S3, S4, S5)와, 승산기(120a, 120b)와, 가산기(130)를 포함하여 구성된다.
전하 도메인 필터 회로(100)에는 연속 시간 신호를 샘플링 간격 T로 표본화한 이산 시간 신호(continuous-time signal)가 입력 단자(IN)로부터 입력된다. 또 한, 샘플링 주파수를 fs(=1/T)로 나타낸다. 지연 레지스터(110a, 110b, 110c, 110d, 110e, 110f)는 각각 입력 신호를 샘플링 시점으로부터 시간 T 지연시켜 출력하는 것이다. 지연 레지스터(110a)의 출력은 승산기(120a)에 입력된다. 또한, 지연 레지스터(110b∼110f)의 출력은 후술하는 바와 같이 어느 하나만이 선택되어 승산기(120b)에 입력된다. 또한, 샘플링 간격 T는 임의로 설정할 수 있는 가변의 값이다. 원하는 주파수 특성을 얻기 위해 샘플링 간격 T를 변화시킬 수도 있다.
스위치(S1, S2, S3, S4, S5)는 어느 하나만이 선택되어 온(on) 상태로 되는 것이다. 스위치(S1∼S5) 중 어느 하나만이 선택되어 온 상태로 됨으로써, 지연 레지스터(110b∼110f) 중 어느 하나의 출력만을 선택하여 승산기(120b)에 출력할 수 있다.
승산기(120a)는 지연 레지스터(110a)로부터의 출력을 1/2로 하여 출력하는 것이다. 또한, 승산기(120b)는 지연 레지스터(110b∼110f) 중 어느 하나로부터의 출력을 1/2로 하여 출력하는 것이다. 승산기(120a, 120b)의 출력은 각각 가산기(130)에 입력된다. 가산기(130)는 승산기(120a, 120b)로부터의 출력을 입력하고, 양자를 가산하여 출력하는 것이다.
도 1과 같이 구성한 전하 도메인 필터 회로(100)의 전달 함수는 이하의 수학식 1로 표현된다.
Figure 112008081139824-PAT00001
(단, n= 2, 3, 4, 5, 6이다)
예를 들어, n=4의 경우는 스위치 S3만이 폐쇄되어 있는 상태로 된다. 이 경우의 정규화 주파수 특성을 도 2에 나타낸다. 도 2에 나타낸 그래프에 있어서, ㏈_H(f)로 나타낸 선이 스위치 S3만이 폐쇄되어 있는 상태에서의 정규화 주파수 특성을 나타내고 있다. 도 2에 나타낸 바와 같이, n=4의 경우는, 신호의 주파수 f를 샘플링 주파수 fs로 나눈 정규화 주파수 f/fs가 0.167(=1/6) 및 0.5의 위치에서 노치가 생기고 있음을 알 수 있다.
만약 sinc 필터를 이용하여 정규화 주파수가 1/6의 위치에 노치를 발생시키고자 할 경우에는, 이하의 수학식 2와 같은 전달 함수를 요한다.
Figure 112008081139824-PAT00002
수학식 2로 나타낸 전달 함수를 실현하기 위한 SINC 필터의 블록도를 도 22에 나타낸다. 도 22에 나타낸 SINC 필터의 정규화 주파수 특성을 도 23에 나타낸다. 도 2의 정규화 주파수 특성과 도 23의 정규화 주파수 특성을 비교하면, 정규화 주파수가 0.167 이하인 낮은 주파수 영역에서는 모두 동일한 주파수 특성임을 알 수 있다. 그러나, 수학식 1과 수학식 2를 비교하면, 수학식 2에 나타낸 sinc 필터의 전달 함수에서는 지연 시간이 상이한 6개의 샘플을 합계할 필요가 있는 것에 대하여, 수학식 1에 나타낸 전하 도메인 필터 회로(100)의 전달 함수에서는 2개의 샘플만을 합계하고 있는 점에서 상이하다. 그리고, 정규화 주파수가 0.167 이하인 낮은 주파수 영역에서는, 도 1에 나타낸 전하 도메인 필터 회로(100)는 도 22에 나타낸 sinc 필터보다도 적은 구성에 의해 도 22에 나타낸 SINC 필터와 동일한 주파수 특성을 얻을 수 있다는 이점이 있다.
또한, 도 1에 나타낸 전하 도메인 필터 회로(100)에서의 정규화 주파수 특성의 노치 위치는 전달 함수의 0점에 대응하므로, 수학식 1의 n의 값을 변경함으로써, 즉, 스위치(S1∼S5) 중 어느 하나만을 온(on)으로 함으로써, 정규화 주파수 특성의 노치 위치를 가변으로 할 수 있다는 이점도 있다. 도 3은 전하 도메인 필터 회로(100)에서의 정규화 주파수 특성의 노치 위치를 n의 값을 변경함으로써 변화시키고 있음을 나타내는 설명도이다. 도 3에 있어서, ㏈_H1(f)는 n=2인 경우의 특성을, ㏈_H2(f)는 n=3인 경우의 특성을, ㏈_H3(f)는 n=4인 경우의 특성을, ㏈_H4(f)는 n=5인 경우의 특성을, ㏈_H5(f)는 n=6인 경우의 특성을 각각 나타내고 있다. 도 3에 나타낸 바와 같이, 수학식 1의 n의 값을 변경함으로써, 즉, 스위치(S1∼S5) 중 어느 하나만을 온(on)으로 함으로써, 정규화 주파수 특성의 노치 위치가 변화되고 있음을 알 수 있다.
이상, 본 발명의 제1 실시예에 따른 전하 도메인 필터 회로(100)에 대해서 설명했다. 다음으로, 본 발명의 제1 실시예에 따른 전하 도메인 필터 회로(100)의 실시예에 대해서 설명한다.
도 4는 도 1에 나타낸 본 발명의 제1 실시예에 따른 전하 도메인 필터 회로(100)를 스위치와 커패시터로 이루어진 실제의 회로로서 실장하는 경우의 회로의 일례에 대해서 나타내는 설명도이다. 이하, 도 4를 참조하여 본 발명의 제1 실시예에 따른 전하 도메인 필터 회로(100)의 구성에 대해서 설명한다.
도 4에 나타낸 바와 같이, 본 발명의 제1 실시예에 따른 전하 도메인 필터 회로(100)는 6개의 스위치와 2개의 커패시터로 이루어진 1개의 단이 8개 구성되어 있는 8단 구성으로 되어 있다. 그리고, 도 4에 도시한 스위치를 적절히 전환시킴으로써, 입력 단자(IN)로부터의 커패시터로의 전하 주입이나, 출력 단자(OUT)로의 커패시터로부터의 전하 방출이 반복하여 행해진다.
도 5는 도 4에 나타낸 본 발명의 제1 실시예에 따른 전하 도메인 필터 회로(100)에 입력하는 클럭 신호의 파형에 대해서 설명하는 설명도이다. 도 5에 나타낸 클럭 신호에 있어서, 인접한 클럭 신호간의 펄스의 상승 간격이 상술한 샘플링 간격 T에 상당한다. 그리고, 도 4의 각 스위치의 근방에 첨부한 기호(φ1, φ2, φ3, φ4, φ5, φ6, φ7, φ8)와 도 5의 클럭 신호 φ1∼φ8이 각각 대응하고 있다. 도 5의 클럭 신호 φ1∼φ8이 각각 HIGH로 되는 타이밍에서, 도 4에 도시한, 클럭 신호에 대응하는 스위치가 각각 온으로 된다. 예를 들어, 클럭 신호 φ1이 HIGH로 되면, 도 4의 스위치(151a, 151b, 158c, 158d)가 온으로 된다. 따라서, 도 5의 클럭 신호 φ1∼φ8이 HIGH와 LOW를 반복함으로써, 도 4에 나타낸 각 커패시터에 전하 가 축적되어 신호의 샘플링이 행해진다.
또한, 도 4의 기호 ψ는 각각 어느 하나의 클럭 신호에 의해 스위치가 온되는 것을 나타내고 있다. 예를 들어, ψ1a(φ4, φ5, φ6, φ7, φ8)는 클럭 신호 φ4∼φ8 중 어느 하나가 HIGH로 되면 스위치 151f가 온으로 되는 것을 나타내고 있으며, ψ1b(φ3)는 클럭 신호 φ3이 HIGH로 되면 스위치 151g가 온으로 되는 것을 나타내고 있다. 또한, ψ1a∼ψ8a는, 각각 동일한 위치에 대응하는 클럭 신호가 HIGH로 되면, 각 스위치가 온으로 된다. 예를 들어, 클럭 신호 φ6이 HIGH로 되면 스위치 151f가 온으로 될 경우에는, 클럭 신호 φ7이 HIGH로 되면 스위치 152f가 온으로 되고, 클럭 신호 φ8이 HIGH로 되면 스위치 153f가 온으로 된다. 이하의 기호 ψ가 첨부되어 있는 스위치에 대해서도 마찬가지이다.
도 6은 도 4에 나타낸 본 발명의 제1 실시예에 따른 전하 도메인 필터 회로(100)에 입력하는 클럭 신호를 선택하는 회로에 대해서 설명하는 설명도이다. 도 6에 나타낸 바와 같이, 전하 도메인 필터 회로(100)에 클럭 신호를 입력하기 위한 각 스위치는 CMOS(Complementary Metal Oxide Semiconductor)의 트랜스퍼 게이트로 구성할 수도 있다. 각 스위치를 CMOS의 트랜스퍼 게이트로 구성함으로써, 모두 동일한 지연 시간으로 맞추는 것이 가능해진다. 도 6에서는, 스위치(S1∼S5) 중 어느 하나를 온(on)으로 함으로써, ψ1a 중으로부터 클럭 신호 φ6이 HIGH로 되었을 때에 스위치 151f가 온으로 되도록 구성하고 있으며, 도 6에서는 스위치 S3을 온으로 한 경우에 대해서 도시하고 있다.
또한, 도 4에 나타낸 16개의 커패시터는 모두 동일한 용량을 갖는 것이 바람직하다. 또한, 도 4에 나타낸 본 발명의 제1 실시예에 따른 전하 도메인 필터 회로(100)의 각 스위치로서 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)나 CMOSFET를 이용할 수도 있다.
도 4에 나타낸 전하 도메인 필터 회로(100)는 입력과 출력의 샘플링 레이트가 동일한 필터이며, 클럭 신호를 전환시켜 입력함으로써 정규화 주파수 특성의 노치 위치를 5가지로 전환시키는 것이 가능하다. 이상, 본 발명의 제1 실시예에 따른 전하 도메인 필터 회로(100)의 구성에 대해서 설명했다. 다음으로, 본 발명의 제1 실시예에 따른 전하 도메인 필터 회로(100)의 동작에 대해서 설명한다.
우선, 커패시터 C1a, C1b에 주목하면, 클럭 신호 φ1이 HIGH로 되고 있는 타이밍에서 스위치 151a, 151b가 함께 온으로 되고, 커패시터 C1a, C1b가 접지되므로, 커패시터 C1a, C1b에 잔류되어 있는 전하가 방출됨으로써 커패시터 C1a, C1b가 리셋된다. 그리고, 클럭 신호 φ2가 HIGH로 되고 있는 타이밍에서 스위치 151a, 151b가 함께 오프로 되고, 스위치 151c, 151d가 함께 온으로 되므로, 입력 단자(IN)와 커패시터 C1a, C1b가 접속되어 커패시터 C1a, C1b에 전하가 축적된다.
그리고, 클럭 신호 φ3이 HIGH로 되고 있는 타이밍에서 스위치 151c, 151d가 함께 오프로 되고, 스위치 151e가 온으로 되므로, 커패시터 C1b에 축적되어 있는 전 하가 출력 단자(OUT)에 출력된다. 또한, 클럭 신호 φ4∼φ8 중 어느 하나가 HIGH로 되고 있는 타이밍에서 스위치 151f가 온으로 되므로, 커패시터 C1a에 축적되어 있는 전하가 출력 단자(OUT)에 출력된다. 여기서는, 클럭 신호 φ6이 HIGH로 되고 있는 타이밍에서 스위치 151f가 온되어, 커패시터 C1a에 축적되어 있는 전하가 출력 단자(OUT)에 출력되는 것으로 한다.
클럭 신호 φ6이 HIGH로 되고 있는 타이밍에서 온으로 되는 스위치는 스위치 154e이다. 스위치 154e가 온으로 되면, 커패시터 C4b로부터 전하가 출력 단자(OUT)에 출력된다. 커패시터 C4b에는 클럭 신호 φ6이 HIGH로 된 타이밍으로부터 샘플링 주기로 1주기 전에 상당하는 클럭 신호 φ5가 HIGH로 된 타이밍에서 전하가 축적된다.
또한, 1회의 샘플링 동작에서, 동일한 용량을 갖는 2개의 커패시터에 전하가 축적되기 때문에, 커패시터 C4b에 주목한 경우의 전달 함수는 z-1/2이고, 커패시터 C1a에 주목한 경우의 전달 함수는 z-4/2이다. 따라서, 클럭 신호 φ6이 HIGH로 된 타이밍에서는, 커패시터 C1a에 축적되어 있는 전하와 커패시터 C4b에 축적되어 있는 전하가 동시에 출력 단자(OUT)에 출력되기 때문에, 이 경우는 상기 수학식 1의 n=4인 경우에 상당하고, 전달 함수는 커패시터 C4b에 주목한 경우의 전달 함수와 커패 시터 C1a에 주목한 경우의 전달 함수의 합으로 되기 때문에, 이하의 수학식 3과 같이 된다.
Figure 112008081139824-PAT00003
상기 수학식 1의 n=4인 경우에 상당한다는 것은 도 1에 나타낸 전하 도메인 필터 회로(100)에서 스위치 S3만이 온으로 되어 있는 상태에 상당하므로, 도 1에 나타낸 전하 도메인 필터 회로(100)가 도 4에 나타낸 바와 같은 스위치 및 커패시터로 이루어진 회로 구성에 의해 실현 가능함을 알 수 있다.
커패시터 C2a, C2b 이후에 대해서도, 마찬가지로 샘플링 클럭마다 전하의 축적과 방출이 반복하여 행해지기 때문에, 입력과 출력의 샘플링 레이트는 동일해진다. 도 4에 나타낸 회로는 회로 전체로서 도 1에 나타낸 전하 도메인 필터 회로(100)에서 스위치 S3만이 온으로 되어 있는 상태에 상당한다. 따라서, 스위치 S3만이 온으로 되어 있는 경우에서의, 도 4에 나타낸 전하 도메인 필터 회로(100)의 정규화 주파수 특성은 도 2에 나타낸 정규화 주파수 특성과 동일한 특성을 갖게 된다.
이상, 본 발명의 제1 실시예에 따른 전하 도메인 필터 회로(100)의 동작에 대해서 설명했다. 이상 설명한 바와 같이, 본 발명의 제1 실시예에 의하면, 2개의 전하를 가산하는 것만으로 다수의 전하를 가산해야만 하는 SINC 필터와 동등한 정 규화 주파수 특성을 가질 수 있다. 또한, 클럭 신호의 출력을 제어함으로써 전하를 방출하는 타이밍을 제어할 수 있고, 그 결과, 주파수 특성을 용이하게 변경할 수 있다. 또한, 전하 도메인 필터 회로(100)에 입력하는 클럭 신호는 동일한 파형으로서 위상만이 상이한, 짧은 주기의 클럭 신호이기 때문에, 클럭 신호의 생성이 용이하며, 고속으로 동작시켜도 소비전력을 작게 억제할 수 있다. 또한, 전하 도메인 필터 회로(100)에 입력하는 클럭 신호의 파형은 단순하고, 또한 주기가 짧은 구형파이기 때문에, 출력 신호 스펙트럼에 저주파 성분이 포함되지 않으며, 만약 필터의 통과 대역 내에 클럭 신호의 스펙트럼이 혼입되어도 용이하게 제거할 수 있다.
(제2 실시예)
본 발명의 제1 실시예에서는 상이한 타이밍으로 샘플링된 2개의 신호를 합성하고, 그 중의 1개 신호의 샘플링 타이밍을 전환시킴으로써, 주파수 특성을 변경할 수 있는 전하 도메인 필터 회로에 대해서 설명했다. 본 발명의 제2 실시예에서는 상이한 타이밍으로 샘플링된 3개의 신호를 합성하여, 주파수 특성을 변경할 수 있는 전하 도메인 필터 회로에 대해서 설명한다.
도 7은 본 발명의 제2 실시예에 따른 전하 도메인 필터 회로(200)의 구성을 블록도에 의해 설명하는 설명도이다. 이하, 도 7을 이용하여 본 발명의 제2 실시예에 따른 전하 도메인 필터 회로(200)에 대해서 설명한다.
도 7에 나타낸 바와 같이, 본 발명의 제2 실시예에 따른 전하 도메인 필터 회로(200)는 FIR 필터의 일례이며, 지연 레지스터(210a, 210b, 210c)와, 승산 기(220a, 220b, 220c)와, 가산기(230)를 포함하여 구성된다.
본 발명의 제1 실시예에 따른 전하 도메인 필터 회로(100)와 동일하게, 전하 도메인 필터 회로(200)에는 연속 시간 신호를 샘플링 간격 T로 표본화한 이산 시간 신호가 입력 단자(IN)로부터 입력된다. 또한, 샘플링 주파수를 마찬가지로 fs(=1/T)로 한다. 지연 레지스터(210a)는 입력 신호를 샘플링 시점으로부터 시간 T 지연시켜 출력하는 것이다. 지연 레지스터(210a)로부터 출력되는 신호는 지연 레지스터(210b) 및 승산기(220a)에 입력된다. 또한, 샘플링 간격 T는 임의로 설정할 수 있는 가변의 값임에 유의한다. 원하는 주파수 특성을 얻기 위해 샘플링 간격 T를 변화시킬 수도 있다.
지연 레지스터(210b)는 지연 레지스터(210a)로부터 출력되는 신호를 시간 n×T(T의 n배, n은 1이상의 정수) 지연시켜 출력하는 것이다. 즉, 지연 레지스터(210b)로부터의 출력 신호는 샘플링 시점으로부터 T(n+1)만큼 지연된 신호로 된다. 지연 레지스터(210b)로부터 출력되는 신호는 지연 레지스터(210c) 및 승산기(220b)에 입력된다. 지연 레지스터(210c)는 지연 레지스터(210b)로부터 출력되는 신호를 다시 시간 n×T 지연시켜 출력하는 것이다. 즉, 지연 레지스터(210c)로부터의 출력 신호는 샘플링 시점으로부터 T(2n+1)만큼 지연된 신호로 된다. 지연 레지스터(210c)로부터 출력되는 신호는 승산기(220c)에 입력된다.
승산기(220a)는 지연 레지스터(210a)로부터 출력되는 신호에 1/(2+|α|)을 곱하여 출력하는 것이다. 마찬가지로, 승산기(220b)는 지연 레지스터(210b)로부터 출력되는 신호에 α/(2+|α|)를 곱하여 출력하는 것이고, 승산기(220c)는 지연 레지스터(210c)로부터 출력되는 신호에 1/(2+|α|)을 곱하여 출력하는 것이다. 그리고, 가산기(230)는 승산기(220a, 220b, 220c)로부터의 출력 신호를 가산하여 출력하는 것이다.
또한, 여기서 α의 값을 절대값으로 하고 있는 것은, α는 마이너스의 값도 취할 수 있기 때문이다. 구체적으로는, 도 7에 나타낸 전하 도메인 필터 회로(200)를 차동화하여, 지연 레지스터(210b)에 역상의 신호를 입력함으로써 α의 값이 마이너스 값으로 될 수 있다.
여기서 α는 이하의 수학식 4를 충족시키는 것이다.
Figure 112008081139824-PAT00005
여기서, frel은 α=0인 경우에서의, 노치가 생기는 가장 낮은 주파수를 1.0으로 했을 때의 상대 주파수를 나타내고 있다. 그 결과, 도 7에 나타낸 전하 도메인 필터 회로(200)의 전달 함수는 이하의 수학식 5와 같이 된다.
Figure 112008081139824-PAT00006
예를 들어, n=1이며 계수 α를 α=0으로 한 경우에는, 상기 수학식 5는 이하의 수학식 6과 같이 된다.
Figure 112008081139824-PAT00007
수학식 5에 있어서, n=1이며 계수 α를 α=0으로 한 경우에, 샘플링 주파수 fs로 정규화한 주파수 특성을 도 8에 나타낸다. 도 8의 ㏈_H3(f)로 나타낸 선이 이 경우의 주파수 특성을 나타내고 있다. 도 8에 나타낸 바와 같이, n=1이며 계수 α를 α=0으로 한 경우에는, 정규화 주파수 f/fs가 0.25(=1/4)인 부분에 노치가 생기고 있음을 알 수 있다. 계수 α가 0인 경우는 승산기(220b)로부터의 출력이 0으로 되기 때문에, 전하 도메인 필터 회로(200)는 결과적으로 2개의 신호를 합성하여 출력하는 전하 도메인 필터로 된다. 2개의 신호를 합성하여 출력할 경우에는, 노치 위치가 생기는 주파수(노치 주파수)는 샘플링 주파수의 정수 분의 1의 주파수에 한정된다.
다음으로, 이 노치 주파수를 20% 높게 하고 싶은 경우를 생각한다. 노치 주파수를 20% 높게 하기 위해서는, 수학식 4의 frel을 1.2로 하여 α를 구한다(n의 값은 n=1이며 변화시키지 않는 것으로 한다). 그리하면, α의 값은 α=0.618로 된다. α가 0.618인 경우의 전하 도메인 필터 회로(200)의 전달 함수는 이하의 수학식 7과 같이 된다.
Figure 112008081139824-PAT00008
이 경우에, 샘플링 주파수 fs로 정규화한 주파수 특성을 도 9에 나타낸다. 도 9의 ㏈_H3(f)로 나타낸 선이 이 경우의 주파수 특성을 나타내고 있다. 도 8과 비교하여 노치 주파수의 위치가 20% 높은 위치(f/fs=0.3)에 있음을 알 수 있다.
또한, 상기 수학식 4로부터 α가 취할 수 있는 값은 -2에서 2까지의 범위 내임을 알 수 있다. 이 범위 내에서 α를 변화시킴으로써, 샘플링 주파수 fs에 한정되지 않고, 노치 주파수를 가변으로 할 수 있다.
이상, 본 발명의 제2 실시예에 따른 전하 도메인 필터 회로(200)에 대해서 설명했다. 다음으로, 본 발명의 제2 실시예에 따른 전하 도메인 필터 회로(200)의 실시예에 대해서 설명한다.
도 10은 도 7에 나타낸 본 발명의 제2 실시예에 따른 전하 도메인 필터 회로(200)를 스위치와 커패시터로 이루어진 실제의 회로로서 실장하는 경우의 회로의 일례에 대해서 나타내는 설명도이다. 이하, 도 10을 참조하여 본 발명의 제2 실시예에 따른 전하 도메인 필터 회로(200)의 구성에 대해서 설명한다.
도 10에 나타낸 전하 도메인 필터 회로(200)는, 도 7에 나타낸 구성에 있어서, n=1로 하여, 스위치와 커패시터로 이루어진 실제의 회로로서 구성한 것의 일례를 나타낸 것이다. 도 10에 나타낸 바와 같이, 본 발명의 제2 실시예에 따른 전하 도메인 필터 회로(200)는 12개의 스위치와 4개의 커패시터로 이루어진 1개의 단이 6개 구성되어 있는 6단(6-tier) 구성으로 되어 있다. 그리고, 각각의 스위치를 적절히 전환시킴으로써, 입력 단자(IN)로부터의 커패시터로의 전하 주입이나, 출력 단자(OUT)로의 커패시터로부터의 전하 방출이 반복하여 행해진다.
도 11은 도 10에 나타낸 본 발명의 제2 실시예에 따른 전하 도메인 필터 회로(200)에 입력하는 클럭 신호의 파형에 대해서 설명하는 설명도이다. 도 11에 나타낸 클럭 신호에 있어서, 인접한 클럭 신호간의 펄스의 상승 간격(intervals between the risins edges)이 상술한 샘플링 간격 T에 상당한다. 그리고, 도 10의 각 스위치의 근방에 첨부한 기호(φ1, φ2, φ3, φ4, φ5, φ6)와 도 11의 클럭 신호 φ1∼φ6이 각각 대응하고 있다. 본 발명의 제1 실시예와 마찬가지로, 도 11의 클럭 신호 φ1∼φ6이 각각 HIGH로 되는 타이밍에서, 도 10에 도시한, 클럭 신호에 대응하는 스위치가 각각 온으로 된다. 따라서, 도 11의 클럭 신호 φ1∼φ6이 HIGH와 LOW를 반복함으로써, 도 10에 나타낸 각 커패시터에 전하가 축적되어 신호의 샘플링이 행해진다.
또한, 스위치의 근방에 첨부한 부호에 클럭 신호 이외에 A, B의 문자를 첨부한 스위치가 있다. 예를 들어, A·φ1로 표기되어 있는 스위치(251e)는 클럭 신호 φ1이 제어 논리 A에 의해 클럭 게이팅되고 있음을 나타내고 있다. 즉, 제어 논리 A가 1이면 클럭 신호 φ1의 HIGH·LOW의 상태에 따라 스위치(251e)가 온/오프되고, 제어 논리 A가 0이면 클럭 신호 φ1의 HIGH 또는 LOW의 상태에 관계없이 오프된다.
또한, 도 10에 나타낸 24개의 커패시터는, 각 열에 대해서는 각각의 커패시터는 동일한 용량을 갖는 것이 바람직하다. 예를 들어, 커패시터 C1a, C2a, C3a, C4a, C5a, C6a는 동일한 용량을 갖고 있는 것이 바람직하다. 또한, 각 단의 커패시터는, 커패시터 C1c와 C1d, 커패시터 C2c와 C2d, 커패시터 C3c와 C3d, 커패시터 C4c와 C4d, 커패시터 C5c와 C5d, 커패시터 C6c와 C6d는 각각 동일한 용량을 갖는 것이 바람직하다. 또한, 상기 수학식 5의 α는, 1단째를 예로 들면, 커패시터 C1a 및 C1b의 용량을 커패시터 C1c의 용량에 의해 정규화함으로써 정할 수 있다.
또한, 도 10에 나타낸 본 발명의 제2 실시예에 따른 전하 도메인 필터 회로(200)의 각 스위치로서, 본 발명의 제1 실시예와 마찬가지로, MOSFET나 CMOSFET를 이용할 수도 있다.
도 10에 나타낸 전하 도메인 필터 회로(200)는, 도 4에 나타낸 본 발명의 제1 실시예에 따른 전하 도메인 필터 회로(100)와 마찬가지로, 입력과 출력의 샘플링 레이트가 동일한 필터이다. 그리고, 전하 도메인 필터 회로(200)는 커패시터의 용량이나 제어 논리 A, B의 상태에 따라 정규화 주파수 특성의 노치 위치를 전환시키는 것이 가능하다. 이상, 본 발명의 제2 실시예에 따른 전하 도메인 필터 회로(200)의 구성에 대해서 설명했다. 다음으로, 본 발명의 제2 실시예에 따른 전하 도메인 필터 회로(200)의 동작에 대해서 설명한다.
우선, 커패시터 C2a, C2b, C2c, C2d에 주목하면, 클럭 신호 φ1이 HIGH로 되고 있는 타이밍에서 스위치 252a, 252b, 252c, 252d가 모두 온으로 되고, 커패시터 C2a, C2b, C2c, C2d가 접지되므로, 커패시터 C2a, C2b, C2c, C2d에 잔류되어 있는 전하가 방출됨으로써 커패시터 C2a, C2b, C2c, C2d가 리셋된다.
그리고, 클럭 신호 φ2가 HIGH로 되고 있는 타이밍에서 스위치 252a, 252b, 252c, 252d가 모두 오프로 되고, 스위치 252g, 252h가 함께 온으로 되므로, 입력 단자(IN)와 커패시터(C2c, C2d)가 접속되어 커패시터(C2c, C2d)에 전하가 축적된다. 또한, 스위치 252e, 252f가 온으로 될지의 여부는 제어 논리 A, B의 상태에 따라 결정되고, 제어 논리 A, B의 상태에 따라 커패시터 C2a, C2b에 전하가 축적될지의 여부가 결정된다. 여기서는 알기 쉽게 하기 위해 제어 논리 A, B가 함께 1이라고 하여 설명한다. 제어 논리 A, B가 함께 1인 경우는, 클럭 신호 φ2가 HIGH로 되고 있는 타이밍에서 스위치 252e, 252f도 온으로 되고, 입력 단자(IN)와 커패시터(C2a, C2b)가 접속되어 커패시터(C2a, C2b)에 전하가 축적된다.
그리고, 클럭 신호 φ3이 HIGH로 되고 있는 타이밍에서 스위치 252e, 252f, 252g, 252h가 모두 오프로 되고, 스위치 252k가 온으로 되므로, 커패시터 C2c에 축적되어 있는 전하가 출력 단자(OUT)에 출력된다. 또한, 클럭 신호 φ3이 HIGH로 되 고 있는 타이밍에서 온으로 되는 스위치는, 그 이외에 스위치 251i, 251j, 256l이 있다. 따라서, 클럭 신호 φ3이 HIGH로 되고 있는 타이밍에서 커패시터 C1a, C1b, C6d에 축적되어 있는 전하가 출력 단자(OUT)에 출력된다. 커패시터 C1a, C1b에 축적되어 있는 전하는 샘플링 주기로 클럭 신호 φ3보다 2주기 전에 상당하는 클럭 신호 φ1이 HIGH로 된 타이밍에서 축적된 것이고, 커패시터 C6d에 축적되어 있는 전하는 샘플링 주기로 클럭 신호 φ3보다 3주기 전에 상당하는 클럭 신호 φ6이 HIGH로 된 타이밍에서 축적된 것이다.
이와 같이, 다른 단의 커패시터에 있어서도, 마찬가지로 샘플링 클럭마다 전하의 축적과 방출이 반복하여 행해지기 때문에, 입력과 출력의 샘플링 레이트는 동일해진다.
여기서, α를 이용하여 각 단에서의 커패시터의 용량비를 설명한다. 예를 들어, 커패시터 C1a 및 C1b의 용량의 합과 커패시터 C1c의 용량의 비는 α:1로 한다. 그리하면, 커패시터 C1c의 용량과 커패시터 C1d의 용량은 동일한 것이 바람직하므로, 커패시터 C1a 및 C1b의 용량의 합과 커패시터 C1c의 용량과 커패시터 C1d의 용량의 비는 α:1:1이다. 따라서, 각 단에서의 커패시터의 용량 합계는 커패시터 C1c의 용량을 1로 하면 2+α로 되고, 상술한 수학식 5의 분모를 만족한다.
그리고, 여기서는 n=1인 경우에 대해서 설명하고 있으므로, 수학식 5의 분자 제1항은 샘플링 타이밍으로부터 1주기분, 분자 제2항은 2주기분, 분자 제3항은 3주기분 각각 지연시킨 것으로 되어 있다. 따라서, 수학식 5의 분자 제1항은 커패시터 C2c에 축적되어 있던 전하의 출력에 상당하고, 분자 제2항은 커패시터 C1a 및 C1b에 축적되어 있던 전하에 상당하며, 분자 제3항은 커패시터 C6d에 축적되어 있던 전하의 출력에 상당한다. 커패시터 C1a 및 C1b의 용량의 합과 커패시터 C2c(또는 커패시터 C6d)의 용량의 비는 α:1이므로, 상술한 수학식 5의 분자도 만족한다.
따라서, 도 10에 나타낸 전하 도메인 필터 회로(200)는 상술한 수학식 5를 만족하고, 도 7에 나타낸 전하 도메인 필터 회로(200)가 도 10에 나타낸 회로 구성에 의해 실현 가능함을 알 수 있다.
또한, 수학식 5의 α의 값은 상술한 바와 같이 커패시터 C1a 및 C1b의 용량의 합과 커패시터 C1c의 용량의 비에 의해 결정된다. 간단한 예를 나타내면, 예를 들어 커패시터 C1a, C1b의 용량을 2진 가중치 부여로 하여, 커패시터 C1a와 커패시터 C1c의 용량비를 0.5:1, 커패시터 C1b와 커패시터 C1c의 용량비를 1:1로 하면, 제어 논리 A, B의 상태를 변화시킴으로써, 커패시터 C1c의 용량을 1로 한 커패시터 C1a 및 C1b의 용량의 합(즉, 수학식 5의 α의 값)은 0, 0.5, 1, 1.5의 4가지를 취할 수 있다. 또한, 커패시터 C1a 및 C1b 대신에 용량을 연속적으로 변경 가능한 가변 커패시터를 이용함으로써, 수학식 5의 α의 값을 연속적으로 변화시킬 수 있다. 가변 커 패시터를 이용함으로써, 정규화 주파수 특성을 연속적으로 변화시킬 수 있다.
도 12는 본 발명의 제2 실시예에 따른 전하 도메인 필터 회로(200)에 있어서 α의 값을 0, 0.5, 1, 1.5의 4가지로 변화시킨 경우의 정규화 주파수 특성을 나타내는 설명도이다. 도 12에 있어서, ㏈_H0(f)는 α의 값이 0인 경우의 정규화 주파수 특성을, ㏈_H1(f)는 α의 값이 0.5인 경우의 정규화 주파수 특성을, ㏈_H2(f)는 α의 값이 1인 경우의 정규화 주파수 특성을, ㏈_H3(f)는 α의 값이 1.5인 경우의 정규화 주파수 특성을 각각 나타내고 있다. 도 12에 나타낸 바와 같이, α의 값을 변화시킴으로써 노치 주파수의 위치가 상이한 정규화 주파수 특성을 얻을 수 있다.
이상, 본 발명의 제2 실시예에 따른 전하 도메인 필터 회로(200)의 동작에 대해서 설명했다. 또한, 본 발명에서는 전하 도메인 필터 회로(200)를 차동화하여 역상의 신호를 커패시터 C1a 및 C1b 내지 커패시터 C6a 및 C6b에 입력할 수도 있다. 역상의 신호를 커패시터 C1a 및 C1b 내지 커패시터 C6a 및 C6b에 입력함으로써, α의 값이 마이너스 값으로 되고, 수학식 5로 나타낸 전달 함수를 만족하는 전하 도메인 필터 회로를 구성할 수 있다.
이상 설명한 바와 같이, 본 발명의 제2 실시예에 의하면, 커패시터의 용량을 전환시킴으로써 수학식 5에서의 α의 값을 바꾸며, 제1 실시예와 같이 노치 주파수의 위치를 샘플링 주파수의 정수 분의 1에 한정하지 않고 설정할 수 있다. 또한, 제1 실시예와 마찬가지로, 전하 도메인 필터 회로(200)에 입력하는 클럭 신호는 동일한 파형으로서 위상만이 상이한, 짧은 주기의 클럭 신호이기 때문에, 클럭 신호 의 생성이 용이하며, 고속으로 동작시켜도 소비전력을 작게 억제할 수 있다. 또한, 전하 도메인 필터 회로(200)에 입력하는 클럭 신호의 파형은 단순하고, 또한 주기가 짧은 구형파이기 때문에, 클럭 신호 스펙트럼에 저주파 성분이 포함되지 않으며, 만약 필터의 통과 대역 내에 클럭 신호의 스펙트럼이 혼입되어도 용이하게 제거할 수 있다.
(제3 실시예)
본 발명의 제2 실시예에서는 상이한 타이밍으로 샘플링되는 3개의 신호를 합성하여, 주파수 특성을 변경할 수 있는 전하 도메인 필터 회로에 대해서 설명했다. 본 발명의 제3 실시예에서는 상이한 타이밍으로 샘플링되는 4개의 신호를 합성하여, 주파수 특성을 변경할 수 있는 전하 도메인 필터 회로에 대해서 설명한다.
도 13은 본 발명의 제3 실시예에 따른 전하 도메인 필터 회로(300)의 구성을 블록도에 의해 설명하는 설명도이다. 이하, 도 13을 이용하여 본 발명의 제3 실시예에 따른 전하 도메인 필터 회로(300)에 대해서 설명한다.
도 13에 나타낸 바와 같이, 본 발명의 제3 실시예에 따른 전하 도메인 필터 회로(300)는 FIR 필터의 일례이며, 지연 레지스터(310a, 310b, 310c, 310d)와, 승산기(320a, 320b, 320c, 320d)와, 가산기(330)를 포함하여 구성된다.
본 발명의 제1 실시예에 따른 전하 도메인 필터 회로(100) 및 본 발명의 제2 실시예에 따른 전하 도메인 필터 회로(200)와 동일하게, 전하 도메인 필터 회로(300)에는 연속 시간 신호를 샘플링 간격 T로 표본화한 이산 시간 신호가 입력 단자(IN)로부터 입력된다. 마찬가지로, 샘플링 주파수를 마찬가지로 fs(=1/T)로 한다. 지연 레지스터(310a)는 입력 신호를 샘플링 시점으로부터 시간 T 지연시켜 출력하는 것이다. 지연 레지스터(310a)로부터 출력되는 신호는 지연 레지스터(310b) 및 승산기(320a)에 입력된다. 또한, 샘플링 간격 T는 임의로 설정할 수 있는 가변의 값이다. 원하는 주파수 특성을 얻기 위해 샘플링 간격 T를 변화시킬 수도 있다.
지연 레지스터(310b)는 지연 레지스터(310a)로부터 출력되는 신호를 시간 n×T(T의 n배, n은 1이상의 정수) 지연시켜 출력하는 것이다. 즉, 지연 레지스터(310b)로부터의 출력 신호는 샘플링 시점으로부터 T(n+1)만큼 지연된 신호로 된다. 지연 레지스터(310b)로부터 출력되는 신호는 지연 레지스터(310c) 및 승산기(320b)에 입력된다.
부가 시간 T동안 지연시킨 후, 지연 레지스터(310c)는 지연 레지스터(310b)로부터 출력되는 신호를 출력하는 것이다. 즉, 지연 레지스터(310c)로부터의 출력 신호는 샘플링 시점으로부터 T(n+2)만큼 지연된 신호로 된다. 지연 레지스터(310c)로부터 출력되는 신호는 지연 레지스터(310d) 및 승산기(320c)에 입력된다. 지연 레지스터(310d)는 지연 레지스터(310c)로부터 출력되는 신호를 다시 시간 n×T 지연시켜 출력하는 것이다. 즉, 지연 레지스터(310d)로부터의 출력 신호는 샘플링 시점으로부터 T(2n+2)만큼 지연된 신호로 된다. 지연 레지스터(310c)로부터 출력되는 신호는 지연 레지스터(310d) 및 승산기(320d)에 입력된다.
승산기(320a)는 지연 레지스터(310a)로부터 출력되는 신호에 1/(2+|2α|)을 곱하여 출력하는 것이다. 마찬가지로, 승산기(320b)는 지연 레지스터(310b)로부터 출력되는 신호에 α/(2+|2α|)를 곱하여 출력하는 것이고, 승산기(320c)는 지연 레지스터(310c)로부터 출력되는 신호에 α/ (2+|2α|)를 곱하여 출력하는 것이며, 승산기(320d)는 지연 레지스터(310d)로부터 출력되는 신호에 1/(2+|2α|)을 곱하여 출력하는 것이다. 그리고, 가산기(330)는 승산기들(320a, 320b, 320c, 및 320d)로부터의 출력 신호를 가산하여 출력하는 것이다.
또한, 여기서 α의 값을 절대값으로 하고 있는 것은, 본 발명의 제2 실시예와 마찬가지로, α는 마이너스의 값도 취할 수 있기 때문이다. 구체적으로는, 회로를 차동화하여, 지연 레지스터(310b, 310d)에 역상의 신호를 입력함으로써 α의 값이 마이너스 값으로 될 수 있다.
여기서, α는 이하의 수학식 8을 충족시키는 것이다.
Figure 112008081139824-PAT00009
;n=1,3,5…
Figure 112008081139824-PAT00010
;n=2,4,6…
여기서,
Figure 112008081139824-PAT00011
여기서, frel은 α=0인 경우에서의, 노치가 생기는 가장 낮은 주파수를 1.0으로 했을 때의 상대 주파수를 나타내고 있다. 그리고, 도 13에 나타낸 전하 도메인 필터 회로(300)의 전달 함수는 이하의 수학식 9와 같이 된다.
Figure 112008081139824-PAT00012
예를 들어, n=1이며 계수 α를 α=0으로 한 경우에는, 상기 수학식 9는 이하의 수학식 10과 같이 된다.
Figure 112008081139824-PAT00013
이 경우에, 샘플링 주파수 fs로 정규화한 주파수 특성을 도 14에 나타낸다. 도 14에 나타낸 그래프에 있어서, ㏈_H4(f)로 나타낸 선이, n=1이며 계수 α를 α=0으로 한 경우에서의, 샘플링 주파수 fs로 정규화한 주파수 특성을 나타내고 있다. 도 14에 나타낸 바와 같이, n=1이며 계수 α를 α=0으로 한 경우에는, 정규화 주파수 f/fs가 0.167(=1/6)인 부분에 노치가 생기고 있음을 알 수 있다. 계수 α가 0인 경우는 승산기(320b, 320c)로부터의 출력이 0으로 되기 때문에, 전하 도메인 필터 회로(300)는 결과적으로 2개의 신호를 합성하여 출력하는 전하 도메인 필터로 된다. 2개의 신호를 합성하여 출력할 경우에는, 노치 위치가 생기는 주파수(노치 주 파수)는 샘플링 주파수의 정수 분의 1의 주파수에 한정된다.
다음으로, 이 노치 주파수를 20% 높게 하고 싶은 경우를 생각한다. 노치 주파수를 20% 높게 하기 위해서는, 수학식 8의 frel을 1.2로 하여 α를 구한다(n의 값은 n=1로 변화시키지 않는 것으로 한다). 그리하면, α의 값은 α=0.382로 된다. α가 0.382인 경우의 전하 도메인 필터 회로(300)의 전달 함수는 이하의 수학식 11과 같이 된다.
Figure 112008081139824-PAT00014
이 경우에, 샘플링 주파수 fs로 정규화한 주파수 특성을 도 15에 나타낸다. 도 15에 나타낸 그래프에 있어서, ㏈_H4(f)로 나타낸 선이 이 경우에서의 정규화 주파수 특성을 나타내고 있다. 도 14와 비교하여 노치 주파수의 위치가 20% 높은 위치(f/fs=0.2)에 있음을 알 수 있다.
이상, 본 발명의 제3 실시예에 따른 전하 도메인 필터 회로(300)에 대해서 설명했다.
이상 설명한 바와 같이, 본 발명의 제3 실시예에 따른 전하 도메인 필터 회로(300)에 의하면, 상이한 타이밍으로 샘플링되는 4개의 신호를 합성하고, 또한 α의 값을 변화시키도록 샘플링 타이밍을 변화시킴으로써 전하 도메인 필터 회로(300)의 주파수 특성을 변경할 수 있다.
(제4 실시예)
다음으로, 본 발명의 제4 실시예에 따른 전하 도메인 필터 회로에 대해서 설명한다. 이하에서 설명하는 본 발명의 제4 실시예에서는, 본 발명의 제2 실시예에 나타낸 전하 도메인 필터 회로를 2개 조합시킴으로써 주파수 특성을 가변으로 하는 것을 특징으로 한다.
도 16은 본 발명의 제4 실시예에 따른 전하 도메인 필터 회로(400)에 대해서 설명하는 설명도이다. 도 17은 도 16에 나타낸 본 발명의 제4 실시예에 따른 전하 도메인 필터 회로(400)를 스위치와 커패시터로 구성되는 실제의 회로로서 실장하는 경우의 회로의 일례에 대해서 나타내는 설명도이다. 이하, 도 16 및 도 17을 참조하여 전하 도메인 필터 회로(400)의 구성에 대해서 설명한다.
도 16에 나타낸 바와 같이, 본 발명의 제4 실시예의 실시예인 전하 도메인 필터 회로(400)는 지연 레지스터(410a, 410b, 410c, 410d, 410e)와, 승산기(420a, 420b, 440a, 440b)와, 가산기(430a, 430b)를 포함하여 구성된다.
도 16에 나타낸 전하 도메인 필터 회로(400)에는, 상기 제1 실시예 내지 제3 실시예와 마찬가지로, 연속 시간 신호를 샘플링 간격 T로 표본화한 이산 시간 신호가 입력 단자(IN)로부터 입력된다. 또한, 샘플링 주파수를 마찬가지로 fs(=1/T)로 한다. 지연 레지스터(410a, 410b, 410c, 410d, 410e)는 각각 입력 신호를 시간 T 지연시켜 출력하는 것이다. 또한, 샘플링 간격 T는 임의로 설정할 수 있는 가변의 값이다. 원하는 주파수 특성을 얻기 위해 샘플링 간격 T를 변화시킬 수도 있다.
승산기(420a, 420b)는 각각 지연 레지스터(410c)로부터 출력되는 신호에 계수 α를 곱하여 출력하는 것이다. 가산기(430a)는 지연 레지스터(410a), 승산기(420a), 및 지연 레지스터(410e)의 출력을 가산하여 출력하는 것이고, 마찬가지로 가산기(430b)는 지연 레지스터(410b), 승산기(420b), 및 지연 레지스터(410d)의 출력을 가산하여 출력하는 것이다. 그리고, 승산기(440a, 440b)는 각각 가산기(430a, 430b)로부터 출력되는 신호에 1/(2+|α|)을 곱하여 출력하는 것이다.
도 16에 나타낸 전하 도메인 필터 회로(400)는 도 7에 나타낸 본 발명의 제2 실시예에 따른 전하 도메인 필터 회로(200)를 스위치 S1, S2의 온·오프에 따라 n=1인 경우와 n=2인 경우의 양쪽에 대응시킨 것이다.
도 17은 도 16에 나타낸 본 발명의 제4 실시예에 따른 전하 도메인 필터 회로(400)를 스위치와 커패시터로 구성되는 실제의 회로로서 실장하는 경우의 회로의 일례에 대해서 나타내는 설명도이다. 도 17에 나타낸 바와 같이, 본 발명의 제4 실시예에 따른 전하 도메인 필터 회로(400)는 12개의 스위치와 4개의 커패시터의 세트가 8개 구성되어 있는 8단 구성으로 되어 있다. 그리고, 각각의 스위치를 적절히 전환시킴으로써, 입력 단자(IN)로부터의 커패시터로의 전하 주입이나, 출력 단자(OUT)로의 커패시터로부터의 전하 방출이 반복하여 행해진다.
도 18은 도 17에 나타낸 본 발명의 제4 실시예에 따른 전하 도메인 필터 회로(400)에 입력하는 클럭 신호의 파형에 대해서 설명하는 설명도이다. 도 18에 나타낸 클럭 신호에 있어서, 인접한 클럭 신호간의 펄스의 상승 간격이 상술한 샘플 링 간격 T에 상당한다. 그리고, 도 17의 각 스위치의 근방에 첨부한 기호(φ1, φ2, φ3, φ4, φ5, φ6, φ7, φ8)와 도 18의 클럭 신호 φ1∼φ8이 각각 대응하고 있다. 도 18의 클럭 신호 φ1∼φ8이 각각 HIGH로 되는 타이밍에서, 도 17에 도시한, 클럭 신호에 대응하는 스위치가 각각 온으로 된다. 따라서, 도 18의 클럭 신호 φ1∼φ8이 HIGH와 LOW를 반복함으로써, 도 17에 나타낸 각 커패시터에 전하가 축적되어 신호의 샘플링이 행해진다.
또한, 스위치의 근방에 첨부한 부호에 클럭 신호 이외에 A, B의 문자를 첨부한 스위치가 있다. 예를 들어, A·φ1로 표기되어 있는 스위치(451e)는 클럭 신호 φ1이 제어 논리 A에 의해 클럭·게이팅되고 있음을 나타내고 있다. 즉, 제어 논리 A가 1이면 클럭 신호 φ1의 HIGH·LOW의 상태에 따라 스위치(451e)가 온·오프되고, 제어 논리 A가 0이면 클럭 신호 φ1의 HIGH·LOW의 상태에 관계없이 오프된다.
또한, 도 17의 기호 ψ는 각각 어느 하나의 클럭 신호에 의해 스위치가 온되는 것을 나타내고 있다. 예를 들어, ψ1c(φ3, φ2)는 클럭 신호 φ2, φ3 중의 어느 하나가 HIGH로 되면 스위치(451k)가 온으로 되는 것을 나타내고 있다. 또한, ψ1c∼ψ8c 및 ψ1d∼ψ8d는, 각각 동일한 위치에 대응하는 클럭 신호가 HIGH로 되면, 각 스위치가 온으로 된다. 예를 들어, 클럭 신호 φ3이 HIGH로 되면 스위치(451k)가 온으로 될 경우에는, 클럭 신호 φ5가 HIGH로 되면 스위치(451l)는 온으로 되고, 클럭 신호 φ4가 HIGH로 되면 스위치(452k)가 온으로 되며, 클럭 신호 φ6이 HIGH로 되면 스위치(452l)가 온으로 된다. 이하의 기호 ψ가 첨부되어 있는 스위치에 대해서도 마찬가지이다.
또한, 기호 ψ가 첨부된 스위치에서 어느 쪽의 클럭 신호에 응답하여 온/오프할지는 도 16에 나타낸 스위치 S1, S2의 온/오프에 대응한다. 따라서, 어느 쪽의 클럭 신호에 응답하는지에 따라, n=1인 경우와 n=2인 경우 중 어느 한쪽을 선택할 수 있다.
도 17에 나타낸 24개의 커패시터는, 도 10에 나타낸 본 발명의 제2 실시예에 따른 전하 도메인 필터 회로(200)와 마찬가지로, 각 열에 대해서는 각각의 커패시터는 동일한 용량을 갖는 것이 바람직하다. 예를 들어, 커패시터 C1a, C2a, C3a, C4a, C5a, C6a는 동일한 용량을 갖고 있는 것이 바람직하다. 또한, 각 단의 커패시터도, 도 10에 나타낸 본 발명의 제2 실시예에 따른 전하 도메인 필터 회로(200)와 마찬가지로, 커패시터 C1c와 C1d, 커패시터 C2c와 C2d, 커패시터 C3c와 C3d, 커패시터 C4c와 C4d, 커패시터 C5c와 C5d, 커패시터 C6c와 C6d는 각각 동일한 용량을 갖는 것이 바람직하다. 또한, 상기 수학식 5의 α는, 1단째를 예로 들면, 커패시터 C1a 및 C1b의 용량을 커패시터 C1c의 용량에 의해 정규화함으로써 정할 수 있다.
또한, 도 17에 나타낸 본 발명의 제4 실시예에 따른 전하 도메인 필터 회 로(400)의 각 스위치로서 MOSFET나 CMOSFET를 이용할 수도 있다.
도 17에 나타낸 전하 도메인 필터 회로(400)는 입력과 출력의 샘플링 레이트가 동일한 필터이며, 정규화 주파수 특성의 노치 위치를 8가지로 전환시키는 것이 가능하다. 이상, 본 발명의 제4 실시예에 따른 전하 도메인 필터 회로(400)의 구성에 대해서 설명했다. 다음으로, 본 발명의 제4 실시예에 따른 전하 도메인 필터 회로(400)의 동작에 대해서 설명한다.
우선, 커패시터 C2a, C2b, C2c, C2d에 주목하면, 클럭 신호 φ1이 HIGH로 되고 있는 타이밍에서 스위치 452a, 452b, 452c, 452d가 모두 온으로 되고, 커패시터 C2a, C2b, C2c, C2d가 접지되므로, 커패시터 C2a, C2b, C2c, C2d에 잔류되어 있는 전하가 방출됨으로써 커패시터 C2a, C2b, C2c, C2d가 리셋된다.
그리고, 클럭 신호 φ2가 HIGH로 되고 있는 타이밍에서 스위치 452a, 452b, 452c, 452d가 모두 오프로 되고, 스위치 452g, 452h가 함께 온으로 되므로, 입력 단자(IN)와 커패시터(C2c, C2d)가 접속되어 커패시터(C2c, C2d)에 전하가 축적된다. 또한, 스위치 452e, 452f가 온으로 될지의 여부는 제어 논리 A, B의 상태에 따라 결정되고, 제어 논리 A, B의 상태에 따라 커패시터 C2a, C2b에 전하가 축적될지의 여부가 결정된다. 여기서는 알기 쉽게 하기 위해 제어 논리 A, B가 함께 1이라고 하여 설명한다. 제어 논리 A, B가 함께 1인 경우는, 클럭 신호 φ2가 HIGH로 되고 있는 타이밍에서 스위치 452e, 452f도 온으로 되고, 입력 단자(IN)와 커패시터(C2a, C2b)가 접속되어 커패시터(C2a, C2b)에 전하가 축적된다.
그리고, 클럭 신호 φ3 또는 φ4가 HIGH로 되고 있는 타이밍에서 스위치 452e, 452f, 452g, 452h가 모두 오프로 되고, 스위치 452k가 온으로 되므로, 커패시터 C2c에 축적되어 있는 전하가 출력 단자(OUT)에 출력된다. 여기서는, 클럭 신호 φ4가 HIGH로 되고 있는 타이밍에서 스위치 452k가 온으로 되고, 커패시터 C2c에 축적되어 있는 전하가 출력 단자(OUT)에 출력되는 것으로 한다. 즉, 도 7의 전하 도메인 필터 회로(200)에 있어서 n=1에 대응하는 경우에 대해서 설명한다.
여기서, 클럭 신호 φ4가 HIGH로 되고 있는 타이밍에서 온으로 되는 스위치는, 그 이외에 스위치 451i, 451j, 458l이 있다. 따라서, 클럭 신호 φ4가 HIGH로 되고 있는 타이밍에서 커패시터 C1a, C1b, C8d에 축적되어 있는 전하가 출력 단자(OUT)에 출력된다. 커패시터 C1a, C1b에 축적되어 있는 전하는 샘플링 주기로 클럭 신호 φ4보다 3주기 전에 상당하는 클럭 신호 φ1이 HIGH로 된 타이밍에서 축적된 것이고, 커패시터 C8d에 축적되어 있는 전하는 샘플링 주기로 클럭 신호 φ4보다 4주기 전에 상당하는 클럭 신호 φ8이 HIGH로 된 타이밍에서 축적된 것이다.
이와 같이, 다른 단의 커패시터에 있어서도, 마찬가지로 샘플링 클럭마다 전하의 축적과 방출이 반복하여 행해지기 때문에, 입력과 출력의 샘플링 레이트는 동일해진다.
여기서, α를 이용하여 각 단에서의 커패시터의 용량비를 설명한다. 예를 들어, 커패시터 C1a 및 C1b의 용량의 합과 커패시터 C1c의 용량의 비는 α:1로 한다. 그리하면, 커패시터 C1c의 용량과 커패시터 C1d의 용량은 동일한 것이 바람직하므로, 커패시터 C1a 및 C1b의 용량의 합과 커패시터 C1c의 용량과 커패시터 C1d의 용량의 비는 α:1:1이다. 따라서, 각 단에서의 커패시터의 용량 합계는 커패시터 C1c의 용량을 1로 하면 2+α로 되고, 상술한 수학식 5의 분모를 만족한다.
그리고, 여기서는 n=1인 경우에 대해서 설명하고 있으므로, 수학식 5의 분자 제1항은 샘플링 타이밍으로부터 1주기분, 분자 제2항은 2주기분, 분자 제3항은 3주기분 각각 지연시킨 것으로 되어 있다. 따라서, 수학식 5의 분자 제1항은 커패시터 C2c에 축적되어 있던 전하의 출력에 상당하고, 분자 제2항은 커패시터 C1a 및 C1b에 축적되어 있던 전하에 상당하며, 분자 제3항은 커패시터 C8d에 축적되어 있던 전하의 출력에 상당한다. 커패시터 C1a 및 C1b의 용량의 합과 커패시터 C2c(또는 커패시터 C8d)의 용량의 비는 α:1이므로, 상술한 수학식 5의 분자도 만족한다. 전달 함수를 수학식 12에 나타낸다.
Figure 112008081139824-PAT00015
또한, 수학식 12에서는 상기 수학식 5에 n=1을 대입한 것과 비교하여 전체적으로 샘플링 타이밍이 1주기분 지연되고 있으나, 전체적으로 1주기분 지연되고 있기 때문에, 주파수 특성에는 전혀 영향이 없다.
이상, n=1인 경우에 대해서 설명했지만, 한편으로 클럭 신호 φ3이 HIGH로 되고 있는 타이밍에서 스위치 452k가 온으로 되고, 커패시터 C2c에 축적되어 있는 전하가 출력 단자(OUT)에 출력될 경우, 즉, 도 7의 전하 도메인 필터 회로(200)에 있어서 n=2에 대응하는 경우에 대해서도 동일한 동작을 행하는 점에 대해서 설명한다.
클럭 신호 φ3이 HIGH로 되고 있는 타이밍에서 온으로 되는 스위치는, 그 이외에 스위치 458i, 458j, 456l이 있다. 따라서, 클럭 신호 φ3이 HIGH로 되고 있는 타이밍에서 커패시터 C8a, C8b, C6d에 축적되어 있는 전하가 출력 단자(OUT)에 출력된다. 커패시터 C8a, C8b에 축적되어 있는 전하는 샘플링 주기로 클럭 신호 φ3보다 3주기 전에 상당하는 클럭 신호 φ8이 HIGH로 된 타이밍에서 축적된 것이고, 커패시터 C6d에 축적되어 있는 전하는 샘플링 주기로 클럭 신호 φ3보다 5주기 전에 상당하는 클럭 신호 φ6이 HIGH로 된 타이밍에서 축적된 것이다.
여기서, α를 이용하여 각 단에서의 커패시터의 용량비를 설명한다. 예를 들어, 커패시터 C1a 및 C1b의 용량의 합과 커패시터 C1c의 용량의 비는 α:1로 한다. 그리하면, 커패시터 C1c의 용량과 커패시터 C1d의 용량은 동일한 것이 바람직하므로, 커패시터 C1a 및 C1b의 용량의 합과 커패시터 C1c의 용량과 커패시터 C1d의 용량의 비는 α:1:1이다. 따라서, 각 단에서의 커패시터의 용량 합계는 커패시터 C1c의 용량을 1로 하면 2+α로 되고, n=1인 경우와 마찬가지로, 상술한 수학식 5의 분모를 만족한다.
그리고, 여기서는 n=2인 경우에 대해서 설명하고 있으므로, 수학식 5의 분자 제1항은 샘플링 타이밍으로부터 1주기분, 분자 제2항은 3주기분, 분자 제3항은 5주기분 각각 지연시킨 것으로 되어 있다. 따라서, 수학식 5의 분자 제1항은 커패시터 C2c에 축적되어 있던 전하의 출력에 상당하고, 분자 제2항은 커패시터 C8a 및 C8b에 축적되어 있던 전하에 상당하며, 분자 제3항은 커패시터 C6d에 축적되어 있던 전하의 출력에 상당한다. 커패시터 C8a 및 C8b의 용량의 합과 커패시터 C2c(또는 커패시터 C6d)의 용량의 비는 α:1이므로, 상술한 수학식 5의 분자도 만족한다. 전달 함수를 수학식 13에 나타낸다.
Figure 112008081139824-PAT00016
이상, n=2인 경우에 대해서 설명했다. 이와 같이, 도 17에 나타낸 본 발명의 제4 실시예에 따른 전하 도메인 필터 회로(400)는 도 16에 나타낸 전하 도메인 필터 회로(400)의 구성을 만족함을 알 수 있다.
또한, 수학식 12 및 수학식 13의 α의 값은, 상기 수학식 5에서의 α의 값과 마찬가지로, 커패시터 C1a 및 C1b의 용량의 합과 커패시터 C1c의 용량의 비에 의해 결정된다. 간단한 예를 나타내면, 예를 들어 커패시터 C1a, C1b의 용량을 2진 가중치 부여로 하여, 커패시터 C1a와 커패시터 C1c의 용량비를 0.5:1, 커패시터 C1b와 커패시터 C1c의 용량비를 1:1로 하면, 제어 논리 A, B의 상태를 변화시킴으로써, 커패시터 C1c의 용량을 1로 한 커패시터 C1a 및 C1b의 용량의 합(즉, 수학식 12, 수학식 13의 α의 값)은 0, 0.5, 1, 1.5의 4가지를 취할 수 있다. 또한, 커패시터 C1a 및 C1b 대신에 용량을 연속적으로 변경 가능한 가변 커패시터를 이용함으로써, 수학식 12 및 수학식 13의 α의 값을 연속적으로 변화시킬 수 있다. 가변 커패시터를 이용함으로써, 정규화 주파수 특성을 연속적으로 변화시킬 수 있다.
n=1인 경우에 α의 값을 0, 0.5, 1, 1.5로 변화시킨 경우의 정규화 주파수 특성은, 도 12에 나타낸 본 발명의 제2 실시예에 따른 전하 도메인 필터 회로(200)에 있어서, α의 값을 0, 0.5, 1, 1.5의 4가지로 변화시킨 경우의 정규화 주파수 특성과 동일한 특성을 갖는다. 도 19는 본 발명의 제4 실시예에 따른 전하 도메인 필터 회로(400)에 있어서 α의 값을 0, 0.5, 1, 1.5의 4가지로 변화시킨 경우의 정규화 주파수 특성을 나타내는 설명도이다. 도 19에 있어서, ㏈_H4(f)는 α의 값이 0인 경우의 정규화 주파수 특성을, ㏈_H5(f)는 α의 값이 0.5인 경우의 정규화 주 파수 특성을, ㏈_H6(f)는 α의 값이 1인 경우의 정규화 주파수 특성을, ㏈_H7(f)는 α의 값이 1.5인 경우의 정규화 주파수 특성을 각각 나타내고 있다. 도 19에 나타낸 바와 같이, α의 값을 변화시킴으로써 노치 주파수의 위치가 상이한 주파수 특성을 얻을 수 있다. 또한, n의 값을 전환시킴으로써 필터의 차수가 바뀌고, 노치 주파수가 대폭으로 변화된다.
이상, 본 발명의 제4 실시예에 따른 전하 도메인 필터 회로(400)의 동작에 대해서 설명했다. 또한, 본 발명에서는 전하 도메인 필터 회로(400)를 차동화하여 역상의 신호를 커패시터 C1a 및 C1b 내지 커패시터 C8a 및 C8b에 입력할 수도 있다. 역상의 신호를 커패시터 C1a 및 C1b 내지 커패시터 C8a 및 C8b에 입력함으로써, α의 값이 마이너스 값으로 되고, 수학식 12 및 수학식 13으로 나타낸 전달 함수를 만족하는 전하 도메인 필터 회로를 구성할 수 있다.
이상 설명한 바와 같이, 본 발명의 제4 실시예에 따른 전하 도메인 필터 회로(400)에 의하면, 커패시터의 용량을 전환시킴으로써 수학식 12 및 수학식 13에서의 α의 값을 바꾸며, 본 발명의 제1 실시예와 같이 노치 주파수의 위치를 샘플링 주파수의 정수 분의 1에 한정하지 않고 설정할 수 있다. 또한, 본 발명의 제1 실시예와 마찬가지로, 전하 도메인 필터 회로(400)에 입력하는 클럭 신호는 동일한 파형으로서 위상만이 상이한, 짧은 주기의 클럭 신호이기 때문에, 클럭 신호의 생성이 용이하며, 고속으로 동작시켜도 소비전력을 작게 억제할 수 있다. 또한, 전하 도메인 필터 회로(400)에 입력하는 클럭 신호의 파형은 단순하고, 또한 주기가 짧은 구형파이기 때문에, 스펙트럼에 저주파 성분이 포함되지 않으며, 만약 필터의 통과 대역 내에 클럭 신호의 스펙트럼이 혼입되어도 용이하게 제거할 수 있다.
당업자라면, 특허청구범위에 기재된 범위 또는 그 균등물의 범위 내에서 각종 변경, 부조합 및 수정이 가능함을 이해할 것이다.
도 1은 본 발명의 제1 실시예에 따른 전하 도메인 필터 회로(100)의 구성을 설명하는 설명도.
도 2는 도 1에 나타낸 전하 도메인 필터 회로(100)에서 스위치 S3만이 폐쇄되어 있는 경우의 정규화 주파수 특성을 나타내는 설명도.
도 3은 전하 도메인 필터 회로(100)에서의 정규화 주파수 특성의 노치 위치를 변화시키고 있음을 나타내는 설명도.
도 4는 본 발명의 제1 실시예에 따른 전하 도메인 필터 회로(100)를 실제의 회로로서 실장하는 경우의 회로의 일례에 대해서 나타내는 설명도.
도 5는 도 4에 나타낸 본 발명의 제1 실시예에 따른 전하 도메인 필터 회로(100)에 입력하는 클럭 신호의 파형에 대해서 설명하는 설명도.
도 6은 도 4에 나타낸 본 발명의 제1 실시예에 따른 전하 도메인 필터 회로(100)에 입력하는 클럭 신호를 선택하는 회로에 대해서 설명하는 설명도.
도 7은 본 발명의 제2 실시예에 따른 전하 도메인 필터 회로(200)의 구성을 설명하는 설명도.
도 8은 도 7에 나타낸 전하 도메인 필터 회로(200)의 정규화 주파수 특성의 일례를 나타내는 설명도.
도 9는 도 7에 나타낸 전하 도메인 필터 회로(200)의 정규화 주파수 특성의 일례를 나타내는 설명도.
도 10은 본 발명의 제2 실시예에 따른 전하 도메인 필터 회로(200)를 실제의 회로로서 실장하는 경우의 회로의 일례에 대해서 나타내는 설명도.
도 11은 도 10에 나타낸 본 발명의 제2 실시예에 따른 전하 도메인 필터 회로(200)에 입력하는 클럭 신호의 파형에 대해서 설명하는 설명도.
도 12는 본 발명의 제2 실시예에 따른 전하 도메인 필터 회로(200)의 정규화 주파수 특성을 나타내는 설명도.
도 13은 본 발명의 제3 실시예에 따른 전하 도메인 필터 회로(300)의 구성을 설명하는 설명도.
도 14는 도 13에 나타낸 전하 도메인 필터 회로(300)의 정규화 주파수 특성의 일례를 나타내는 설명도.
도 15는 도 13에 나타낸 전하 도메인 필터 회로(300)의 정규화 주파수 특성의 일례를 나타내는 설명도.
도 16은 본 발명의 제4 실시예에 따른 전하 도메인 필터 회로(400)에 대해서 설명하는 설명도.
도 17은 본 발명의 제4 실시예에 따른 전하 도메인 필터 회로(400)를 실제의 회로로서 실장하는 경우의 회로의 일례에 대해서 나타내는 설명도.
도 18은 도 17에 나타낸 본 발명의 제4 실시예에 따른 전하 도메인 필터 회로(400)에 입력하는 클럭 신호의 파형에 대해서 설명하는 설명도.
도 19는 본 발명의 제4 실시예에 따른 전하 도메인 필터 회로(400)의 정규화 주파수 특성을 나타내는 설명도.
도 20은 종래의 재구성 가능한 필터 특성을 갖는 전하 도메인 필터 회로를 나타내는 설명도.
도 21a는 도 20의 전하 도메인 필터 회로(10)에 입력되는 클럭 신호의 파형을 나타내는 설명도.
도 21b는 도 20의 전하 도메인 필터 회로(10)에 입력되는 클럭 신호의 파형을 나타내는 설명도.
도 21c는 도 20의 전하 도메인 필터 회로(10)에 입력되는 클럭 신호의 파형을 나타내는 설명도.
도 22는 수학식 2로 나타낸 전달 함수를 실현하기 위한 sinc 필터의 블록도를 나타내는 설명도.
도 23은 도 22에 나타낸 SINC 필터의 정규화 주파수 특성을 나타내는 설명도.
<도면의 주요부분에 대한 부호의 설명>
100, 200, 300, 400 : 전하 도메인 필터 회로

Claims (3)

  1. 특정 시간 간격으로 샘플링되는 제1 신호를 출력하는 제1 신호 출력부와,
    상기 제1 신호와 동간격 및 상이한 타이밍에 샘플링되는 제2 신호를 출력하는 제2 신호 출력부와,
    상기 제1 신호와 상기 제2 신호를 가산하여 결과를 출력하는 가산부를 포함하며,
    상기 제2 신호 출력부는, 상기 제2 신호의 샘플링 타이밍을 복수의 타이밍 중에서 선택할 수 있는 전하 도메인 회로.
  2. 제1항에 있어서,
    상기 제2 신호 출력부에 입력되는 복수의 클럭 신호를 생성하는 클럭 신호 생성부를 더 포함하고,
    상기 제2 신호 출력부는, 상기 클럭 신호 생성부에서 생성되는 상기 클럭 신호중 하나를 선택하여 입력함으로써 상기 제2 신호의 샘플링 타이밍을 선택할 수 있는 전하 도메인 회로.
  3. 제1항에 있어서,
    상기 특정 시간 간격을 가변으로 하는 전하 도메인 회로.
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