JPH07123216B2 - ディジタルフィルタ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の遅延素子を用い
て、異なる遅延時間の複数の遅延信号が、それぞれの遅
延信号の信号レベルを異ならせて合成された出力信号を
得るためのディジタルフィルタに係り、特に、ゴースト
キャンセラに用いるに好適な、該ディジタルフィルタに
使用される乗算器の使用数を減少しコストダウンを図る
ことができるディジタルフィルタの改良に関する。

【０００２】

【従来の技術】従来から、所定の周波数応答の伝達関数
は、ある種のインパルス応答によって実現することが可
能であることが知られている。又、このような所定の周
波数応答となる伝達関数のインパルス応答を求め、電子
機器等に利用するための様々な理論が知られている。

【０００３】このような理論に従って、所定の周波数応
答を得るために、複数の遅延素子を用いて、異なる遅延
時間の複数の遅延信号が、それぞれの遅延信号の信号レ
ベルを異ならせて合成された出力信号を得るためのディ
ジタルフィルタとし、これにより対応するインパルス応
答のフィルタを実現したものがある。

【０００４】このような複数の遅延素子を用いたディジ
タルフィルタには、有限インパルス応答（finite impul
se response 、ＦＩＲ）フィルタ（以降、ＦＩＲフィル
タと呼ぶ）や無限インパルス応答（infinite impulse r
esponse 、ＩＩＲ）フィルタ（以降、ＩＩＲフィルタと
呼ぶ）が知られている。

【０００５】なお、これらＦＩＲフィルタとＩＩＲフィ
ルタの違い等は、図１７及び図１８を用いて後述する。

【０００６】図１３は、従来の、ＦＩＲフィルタのブロ
ック図である。

【０００７】この図１３において、合計n 個の遅延素子
Ｄ1 〜Ｄn は直列接続され、各接続部分には様々な遅延
時間の遅延信号を得るための合計 n＋１個のタップを備
えている。又、入力端子ＩＮから入力されたフィルタ入
力信号は、遅延素子Ｄ1 と乗算器Ｍ0 とのそれぞれの入
力に入力される。更に、これら n＋１個のそれぞれ遅延
時間の異なる遅延信号を入力して、それぞれ任意の信号
レベルの遅延出力信号を得ることのできる合計 n＋１個
の乗算器Ｍ0 〜Ｍn が、前記各タップ毎に配置されてい
る。これら合計 n＋１個の乗算器からの遅延出力信号
は、加算器Ａで加算され、フィルタ出力信号として出力
端子ＯＵＴに出力される。

【０００８】このようなＦＩＲフィルタにおいては、入
力端子ＩＮから所定位置（所定遅延時間）となる遅延素
子の出力側のタップから遅延信号を得、これら所定の遅
延信号を各タップ毎に配置された乗算器により所望の信
号レベルの遅延出力信号とし、これら遅延出力信号全て
を加算器で加算して最終的なフィルタ出力としている。
これにより、このようなＦＩＲフィルタにおいては、入
力端子ＩＮに入力されたフィルタ入力信号の、所望のイ
ンパルス応答のフィルタ出力信号を得ることができるよ
うにしている。

【０００９】この図１３において、入力端子ＩＮから入
力されたフィルタ入力信号は、所定のサンプリング時間
Ｔs 毎の連続したデータである。又、この図１３のＦＩ
Ｒフィルタは、１周期が前述のサンプリング時間Ｔs で
あるクロックに従ってディジタル処理を行っている。入
力端子ＩＮから入力されたフィルタ入力信号であるデー
タは、遅延素子Ｄ１に入力され、１クロック毎に順に、
遅延素子Ｄ２・・・Ｄn へとシフトしていく。

【００１０】なお、この図１３のＦＩＲフィルタがＮＴ
ＳＣ（national television systemcommittee）方式の
画像処理に用いられる場合には、サブキャリア周波数fs
c （＝３．５８ＭＨz ）に従って、前記クロックの周波
数、即ちサンプリング周波数として、４fsc （＝１４．
３ＭＨz ）がよく使われる。

【００１１】なお、これら遅延素子Ｄ１〜Ｄn は、それ
ぞれが、所定のビット数のワード、例えば８ビットのワ
ードのデータを記憶するレジスタであり、１クロックの
時間（サンプリング時間Ｔs ）の固定遅延を行う。

【００１２】遅延素子Ｄ１〜Ｄn の間毎の前記タップか
らは、通過した遅延素子Ｄ１〜Ｄnの個数に従った遅延
時間のデータが得られる。即ち、n個目の遅延素子Ｄn
の出力側のタップからは、（n ×Ｔs ）時間だけ遅延さ
れた信号（データ）が得られる。

【００１３】これらそれぞれのタップには、対応する乗
算器Ｍ０〜Ｍn が接続され、それぞれの乗算器Ｍ０〜Ｍ
n 毎に設定される係数 a₀ 〜 a_n が、タップからの信号
（データ）にかけられる。

【００１４】なお、これらの係数 a₀ 〜 a_n は、８〜１
０ビット程度の桁数の係数である。又、乗算器Ｍ０〜Ｍ
n には、通常、並列乗算器が用いられ、高速処理が図ら
れている。例えば、前述のクロックのクロック周波数を
１４．３ＭＨz とすると、クロック周期（サンプリング
時間Ｔs ）は（１／１４．３ＭＨz ＝７０ns）となるの
で、乗算器Ｍ０〜Ｍn の演算スピードは７０nsより速く
なければならない。

【００１５】なお、このような並列乗算器は、乗数のそ
れぞれの桁と被乗数のそれぞれの桁とについての演算を
ほぼ並列に演算するものであり、多くの論理ゲートを必
要とし、８×８ビットや８×１０ビットクラスの並列乗
算器では１０００ゲート程度必要である。

【００１６】図１３において、乗算器Ｍ０〜Ｍn の出力
は、加算器Ａで全て加算され、その結果が出力端子ＯＵ
Ｔから出力される。なお、乗算器Ｍ０〜Ｍn から出力さ
れる乗算結果は１６〜１８ビットのデータであり、加算
器Ａはこのようなビット数の加算が実行可能なものであ
り、出力端子ＯＵＴからの加算結果が出力される。

【００１７】なお、この図１３のＦＩＲフィルタで行わ
れる演算は、サンプリング時間Ｔs毎の第k 番目の入力
をＸ_k とし、出力をＹ_k とし、乗算器Ｍ０〜Ｍn でかけ
られる係数をそれぞれ a₀〜 a_n とすると、次式のよう
に表わすことができる。

【００１８】

【数１】

【００１９】なお、このような演算は、畳込み積分（co
nvolution）と呼ばれる演算で、このような演算によ
り、ディジタルフィルタに何等かの周波数特性を持たせ
ることができる。又、この周波数特性は、係数 a_i の与
え方によって定まる。

【００２０】又、従来から、種々のフィルタを利用し
て、テレビの受信信号からゴースト信号を除去し、ゴー
スト画面を改善するという技術が開示されている。

【００２１】図１４は、受信信号に主信号と共に重畳さ
れてしまっているゴースト信号による、ゴースト画面の
説明図である。

【００２２】この図１４において、画像Ｉ0 は主信号に
よる実像であり、画像Ｉ1 は受信信号中の主信号に重畳
されてしまっているゴースト信号によるゴーストであ
る。

【００２３】このような実像とゴーストとの画面ずれ量
taは、原信号に重畳されてしまっているゴースト信号の
遅れ時間あいるは進み時間で決まる。この図１４の画像
Ｉ0に対する画像Ｉ1 のように、右方へずれているゴー
ストは、後ゴーストと呼ばれる。一方、画面において左
方向へずれるゴーストは、前ゴーストと呼ばれる。この
ような前ゴーストは、原信号に対してゴースト信号の方
が電波の伝播が進んでいる場合であるが、異なる遅延時
間で伝播した電波のうち、一番強い信号を主信号とする
ので、このような前ゴーストが出ることもある。

【００２４】なお、この図１４はＮＴＳＣ方式を想定し
ており、左から右への水平走査が上から下へと順に行わ
れる。又、水平走査周期Ｔh は６３．５μs であり、水
平走査のうち約８０％程度が画面に表示されており、水
平走査のうち画面に表示されない左右の部分は水平ブラ
ンキングと呼ばれている。

【００２５】図１５は、ゴーストの発生過程を説明する
ための電波伝播図である。

【００２６】この図１５において、放送局２０から放射
された放送電波の直達波Ｂは、最短距離により受信アン
テナ２４へ到着する。一方、放送局２０から放射された
放送電波の一部は、鉄筋コンクリートビルディング２２
a や２２b に反射した反射波Ｃ及びＤとして受信アンテ
ナ２４へ到着する。これら反射波Ｃ及びＤは、直達波Ｂ
の伝播する距離よりも長い距離を伝播することになるの
で、前記直達波Ｂに比べ、伝播時間が長くなってしま
う。又、これら鉄筋コンクリートビルディング２２a や
２２b の放送電波の反射面は、ある程度の広さを有する
ものであるので、これら反射波Ｃ及びＤのそれぞれの伝
播時間には幅があり、それぞれ反射波Ｃ及びＤは伝播時
間の近接した多数の反射波の合成信号のようになる。

【００２７】従って、受信アンテナ２４に発生する受信
信号は、主信号の他に、時間的な遅れのあるゴースト信
号が重畳されてしまっている受信信号となってしまう。

【００２８】図１６は、原信号と、原信号に対応する主
信号にゴースト信号が重畳されてしまっている受信信号
との波形図である。

【００２９】この図１６において、原信号 x（t ）は、
高さ１の方形波により表わされている。又、この図１６
における受信信号 y（t ）には、一般に直達波である主
信号による高さ１の方形波 g₀ と、複数の反射波による
ゴースト信号の方形波 g₁ 〜g₅ とが重畳されてしまっ
ている。

【００３０】又、これら重畳されてしまっている反射波
によるゴースト信号の方形波 g₁ 、g₂ 、 g₃ 、 g₄ 、
g₅ は、直達波による原信号の方形波 g₀ よりも、それ
ぞれ、遅れ時間Δ t₁ 、Δ t₂ 、Δ t₃ 、Δ t₄ 、Δ t
₅ に遅延されてしまっている。又、これらゴースト信号
の方形波 g₁ 、 g₂ 、 g₃ 、 g₄ 、 g₅ の信号レベル
は、それぞれ、 a₁ 、 a₂ 、 a₃ 、 a₄ 、a₅ となって
いる。

【００３１】この図１６に示される受信信号 y（t ）を
式で表わすと次のようになる。

【００３２】 y（t ）＝ x（t ）＋ a₁ x （ t−Δ t₁ ） ＋ a₂ x （ t−Δ t₂ ） ＋ a₃ x （ t−Δ t₃ ） ＋ a₄ x （ t−Δ t₄ ） ＋ a₅ x （ t−Δ t₅ ） ……（２）

【００３３】この（２）式を変形して、 x（t ）を求め
ると次のようになる。

【００３４】 x（t ）＝ y（t ）− a₁ x （ t−Δ t₁ ） − a₂ x （ t−Δ t₂ ） − a₃ x （ t−Δ t₃ ） − a₄ x （ t−Δ t₄ ） − a₅ x （ t−Δ t₅ ） ……（３）

【００３５】即ち、この（３）式の演算により、受信信
号 y（t ）に重畳されてしまっているゴースト信号を除
去することができる。

【００３６】又、この（３）式の演算は、ディジタル処
理を前提として記述すると、即ち、離散時間システムを
前提として記述すると、次のようになる。

【００３７】

【数２】

【００３８】このような（３）式、あるいは（４）式の
演算を行い、ゴースト信号を受信信号から効果的に除去
することが、従来から、前述のＦＩＲフィルタを用いて
行われている。

【００３９】このＦＩＲフィルタはディジタルフィルタ
によって実現することができるが、近年ディジタルフィ
ルタの価格低下に伴い、ディジタルフィルタにより構成
されたＦＩＲフィルタによる種々のゴーストキャンセラ
が開発されている。

【００４０】図１７は、ディジタルフィルタを用いたゴ
ーストキャンセラの第１例を示すブロック図である。

【００４１】この図１７においては、前述の（４）式で
示される演算が行われている。即ち、この図１７におい
て、x （t ）及びy （t ）は、それぞれ、前述の（３）
式に対応している。符号１２a は図１８に示されるよう
なＦＩＲフィルタである。又、この図１７に示されるデ
ィジタルフィルタは、ＦＩＲフィルタ１２a に対して帰
還経路を有しており、全体としてＩＩＲフィルタとなっ
ている。

【００４２】図１９は、ディジタルフィルタを用いたゴ
ーストキャンセラの第２例を示すブロック図である。

【００４３】この図１９において、入力端子ＩＮから入
力された入力信号（受信信号）は、６４段の遅延素子に
より構成されるディジタルフィルタであるＦＩＲフィル
タを通過し、加算器Ａの２つの入力のうちの１つの入力
に入力される。この加算器Ａの出力は、遅延素子が５７
６段によって構成されるディジタルフィルタであるＦＩ
Ｒフィルタ１２b に入力され、このＦＩＲフィルタ１２
bの出力は、前記加算器Ａの２つの入力のうちのもう１
つの入力に入力される。即ち、このＦＩＲフィルタ１２
b と加算器ＡとはＩＩＲフィルタを構成しており、この
加算器Ａの出力はこのゴーストキャンセラの出力端子Ｏ
ＵＴにも接続されている。

【００４４】このゴーストキャンセラの第２例は、前述
の第１例に比べ、特に、イコライザ部として用いられる
ＦＩＲフィルタ１０を有している。このＦＩＲフィルタ
１０は、受信アンテナからテレビジョンまでの伝送系の
波形歪みの補正や、主信号に対してプラス・マイナス２
μs 程度の範囲の近接ゴーストの除去に用いられてい
る。

【００４５】又、加算器ＡとＦＩＲフィルタ１２b とに
より構成されるＩＩＲフィルタは、前述の（３）式ある
いは（４）式の演算、即ち、異なる遅延時間の複数の遅
延信号をそれぞれの遅延信号の信号レベルを異ならせて
加算し、ゴースト信号を除去するゴースト除去部を構成
している。

【００４６】図２０は、ディジタルフィルタを用いたゴ
ーストキャンセラの第３例のブロック図である。

【００４７】この図２０において、ＦＩＲフィルタ１０
は、前述の図１９の同符号のＦＩＲフィルタと同一のも
のであり、同様にイコライザ部を構成している。

【００４８】この図２０において、ゴースト除去部は、
可変遅延器１４と７〜１６段の遅延素子のＦＩＲフィル
タ１２c とによる信号遅延部が、１０〜１６組並列に配
置され、それぞれの信号遅延部の出力、即ち、それぞれ
の可変遅延器１４の出力が加算器Ａにより加算されるよ
うになっている。

【００４９】この図２０のゴーストキャンセラの第３例
は、前述のゴーストキャンセラの第１例において、値が
“０”となっている図１８の乗算器Ｍ０〜Ｍnの個数が
多いことに着目して、ＦＩＲフィルタの総タップ数を減
らすように構成したものである。

【００５０】この図２０の可変遅延器１４においては、
図２１に示される如く、固定遅延素子ＤＦ１〜ＤＦn が
直列に接続されている。又、この可変遅延器１４は、出
力端子ＯＵＴを、固定遅延素子ＤＦ１〜ＤＦn の間から
出されたどのタップに接続するか切替えることにより、
遅延時間が設定できるようになっている。

【００５１】ゴーストキャンセラの第３例による、図２
２に示されるような、主信号 g₁₀に重畳されてしまった
ゴースト信号 g₁₁〜g₁₃の除去は、合計３個の可変遅延
器１４と合計３個のＦＩＲフィルタ１２c とで行われ
る。

【００５２】即ち、この図２２の符号Ｆ１に示される如
く、遅延時間Δ t₁₁のゴースト信号g₁₁は、可変遅延器
ＶＤ１とＦＩＲフィルタＦＩＲ１とで除去可能である。
符号Ｆ２に示される如く、遅延時間Δ t₁₂のゴースト信
号 g₁₂は、可変遅延器ＶＤ２とＦＩＲフィルタＦＩＲ２
とで除去可能である。符号Ｆ３に示される如く、遅延時
間Δ t₁₃のゴースト信号 g₁₃は、可変遅延器ＶＤ３とＦ
ＩＲフィルタＦＩＲ３とで除去可能である。即ち、これ
らゴースト信号 g₁₁〜g₁₃は、合計（７×３〜１６×３
＝４８）個程度のＦＩＲフィルタのタップ数で除去する
ことができる。

【００５３】なお、原理的には、１つのゴースト除去に
１タップで良いことになるが、実際は、ゴーストの広が
りがあるため、７〜１６タップ（固定）を割当ててい
る。

【００５４】このように、ゴーストキャンセラの第３例
によれば、比較的少ないＦＩＲフィルタの総タップ数
で、ゴースト信号を除去することができ、用いられる乗
算器の総数をも減少することができ、コストを低減する
ことができる。

【００５５】

【発明が解決しようとする課題】しかしながら、前述の
ゴーストキャンセラの第１例及び第２例には、異なる遅
延時間の複数の遅延信号を、遅延時間や信号レベルを幅
広く選択して出力信号を合成し、様々な遅延時間や信号
レベルのゴースト信号でも効果的に除去することができ
るという特徴がある一方、多段のＦＩＲフィルタを使用
しなければならないという問題がある。

【００５６】従来、このような多段のＦＩＲフィルタ
は、数多くの乗算器を必要とし、ゴーストキャンセラ全
体のコストを上昇させてしまうという問題がある。

【００５７】一方、図２０に示されるゴーストキャンセ
ラの第３例では、使用するＦＩＲフィルタの段数が少く
てもよく、ゴーストキャンセラ全体のコスト低減を図る
ことができるという長所がある。しかしながら、使用す
るＦＩＲフィルタの個数及び各ＦＩＲフィルタのタップ
数には限りがあるため、除去できるゴーストの数や広が
りが限られ、遅延時間や信号レベルが異なる数多くのゴ
ースト信号が受信信号に重畳されている場合には、全て
のゴーストを除去することができなかったり、広がりが
大きいゴースト信号が十分除去できないという問題があ
る。又、少いタップで十分な狭いゴーストにも一律に７
〜１６タップが割当てられてしまうという問題がある。

【００５８】本発明は、前記従来の問題点を解決するべ
くなされたもので、ゴーストキャンセラに用いるに好適
な、異なる遅延時間の複数の遅延信号を、遅延時間や信
号レベルを幅広く選択して出力信号を合成することので
きるディジタルフィルタを、比較的少数の乗算器だけで
実現し、コストダウンを図ることを目的とする。

【００５９】

【課題を解決するための手段】本発明は、複数の遅延素
子が直列接続され、各接続部分にそれぞれの遅延時間の
遅延信号を得るためのタップを備えた遅延ラインを用い
て、異なる遅延時間の複数の遅延信号が、それぞれの遅
延信号の信号レベルを異ならせて合成された出力信号を
得るためのディジタルフィルタにおいて、入力された信
号レベルを所望の信号レベルとして出力する複数の乗算
器と、該複数の乗算器のそれぞれの出力を加算する加算
器と、前記複数のタップと前記複数の乗算器の入力との
間毎にマトリックス状に設けられ、対応するタップを対
応する乗算器の入力側へオンとするかオフとするか切替
えるスイッチ、及び、該スイッチの乗算器側の信号と他
の信号選択手段の出力との加算を行う加算器を有する信
号選択手段を含むスイッチングマトリックスとを備え、
前記信号選択手段の切替え選択により、異なる遅延時間
の複数の遅延信号が合成された出力信号を得るようにし
て、上記課題を達成したものである。

【００６０】又、複数の遅延素子を用いて、異なる遅延
時間の複数の遅延信号が、それぞれの遅延信号の信号レ
ベルを異ならせて合成された出力信号を得るためのディ
ジタルフィルタにおいて、入力された信号レベルを所望
の信号レベルとして出力する複数の乗算器と、前記複数
の遅延素子と前記複数の乗算器との間を切替え選択す
る、マトリックス状に配設された信号選択手段を含むス
イッチングマトリックスとを備え、前記複数の乗算器の
それぞれに、該ディジタルフィルタに入力された信号が
入力され、前記複数の遅延素子が、遅延入力信号の注入
のための複数の加算器と共に、交互に直列接続され、前
記信号選択手段が、前記複数の乗算器の出力と前記複数
の加算器のうちの１つの入力との間を切替え選択するこ
とにより、異なる遅延時間の複数の遅延信号が合成され
た出力信号を得るようにして、上記課題を達成したもの
である。

【００６１】

【００６２】

【００６３】

【００６４】又、前記信号選択手段を、前記複数の乗算
器の出力と前記複数の加算器の入力との間毎に設け、対
応する乗算器の出力と対応する加算器の入力との間をオ
ンとするかオフとするか切替えることにより、上記課題
を達成したものである。

【００６５】又、前記加算器を多入力の加算器とし、前
記信号選択手段を、前記複数の乗算器の出力と前記複数
の加算器の入力との間毎に設け、対応する乗算器の出力
と、対応する加算器の多入力の入力のうちの対応する入
力との間をオンとするかオフとするか切替えることによ
り、上記課題を達成したものである。

【００６６】又、複数の遅延素子が直列接続され、各接
続部分にそれぞれの遅延時間の遅延信号を得るためのタ
ップを備えた遅延ラインを用いて、異なる遅延時間の複
数の遅延信号が、それぞれの遅延信号の信号レベルを異
ならせて合成された出力信号を得るためのディジタルフ
ィルタにおいて、入力された信号レベルを所望の信号レ
ベルとして出力する複数の乗算器と、該複数の乗算器そ
れぞれの入力に設けられた多入力の加算器と、前記複数
の乗算器のそれぞれの出力を加算する加算器と、前記複
数のタップと前記多入力の加算器の入力との間毎に設け
られ、対応するタップと、対応する加算器の多入力の入
力のうちの対応する入力との間をオンとするかオフとす
るか切替えるスイッチを有し、マトリックス状に配設さ
れた信号選択手段を含むスイッチングマトリックスとを
備え、前記信号選択手段の切替え選択により、異なる遅
延時間の複数の遅延信号が合成された出力信号を得るよ
うにして、上記課題を達成したものである。

【００６７】

【００６８】

【作用】本発明では、複数の遅延素子を用いたディジタ
ルフィルタにおいて、入力された信号の信号レベルを所
望の信号レベルとして出力する複数の乗算器を備えると
共に、特に、これら複数の遅延素子と、これら複数の乗
算器との間を、切替え選択する信号選択手段を備えてい
る。従って、多数の遅延素子を並べて用いたとしても、
これら遅延素子の数に比べ少ない数の乗算器でも、遅延
時間や信号レベルを幅広く選択して出力信号を合成する
ことが可能である。

【００６９】即ち、本発明によれば、例えば、乗算器は
少なくとも合成されるそれぞれの遅延時間の遅延信号の
信号レベルの数だけあれば充分となっている（但し、後
述する実施例の如く、乗算器を更に減らすことも可
能）。従って、従来、例えば５００個の遅延素子を有す
るディジタルフィルタにあってはほぼ５００個（合成さ
れるそれぞれの遅延時間の遅延信号の信号レベルの数よ
り遥かに多い）の乗算器が用いられていたので、本発明
によればディジタルフィルタに用いられる乗算器の数を
大幅に減少することができる。

【００７０】本発明においては、比較的少数の乗算器を
切替え選択して効果的に利用できるようにしている信号
選択手段は、例えば、スイッチング素子や加算器等を用
いることができる。これら本発明で多用されるスイッチ
ング素子や加算器等は、乗算器と比べて、使用されるト
ランジスタ等の素子数が遥かに少ないものである。

【００７１】従って、ディジタルフィルタ中で使用され
る乗算器の数を減少することにより、新たに信号選択手
段が必要となっても、ディジタルフィルタ全体としては
コストダウンを図ることが可能である。

【００７２】又、本発明によれば使用される遅延素子を
効率的に使用することができ、遅延素子や可変遅延素子
等の数を減少させ、これによりコストダウンを図ること
ができる。

【００７３】なお、本発明では、複数の遅延素子と、こ
れら複数の乗算器と、信号選択手段との間の接続関係や
構成を限定するものではない。

【００７４】即ち、用いられている信号選択手段が、こ
れら複数の遅延素子とこれら複数の乗算器との間を切替
え選択するものであって、これによりこれら複数の遅延
素子とこれら複数の乗算器とが有機的に切替え選択さ
れ、各乗算器の乗算係数の変更等と共に、効果的に遅延
時間や信号レベルを幅広く選択するものであればよい。

【００７５】

【００７６】

【実施例】以下、図面を用いて本発明の実施例を詳細に
説明する。

【００７７】図１は、本発明が適用されたＦＩＲフィル
タの第１実施例のブロック図である。

【００７８】この図１において、入力端子ＩＮに入力さ
れたフィルタ入力信号は、遅延素子Ｄ1 と４つの信号選
択手段Ｓ00〜Ｓ30にそれぞれ入力される。

【００７９】合計n 個の同一の遅延時間を有する遅延素
子Ｄ1 〜Ｄn は直列に接続されており、これらそれぞれ
の遅延素子の各接続部分には遅延信号を得るためのタッ
プが設けられている。

【００８０】例えば、遅延素子Ｄ1 の出力と遅延素子Ｄ
2 の入力とが接続されているタップ部分は、４つの信号
選択手段Ｓ01〜Ｓ31が接続されている。又、遅延素子Ｄ
2 の出力と遅延素子Ｄ3 の入力とが接続されたタップ部
分には、４つの信号選択手段Ｓ02〜Ｓ32が接続されてい
る。又、遅延素子Ｄ3 の出力と遅延素子Ｄ4 の入力とが
接続されたタップ部分には、４つの信号選択手段Ｓ03〜
Ｓ33が接続されている。このように直列接続された複数
の遅延素子の各接続部分のタップ部分には４つの信号選
択手段がそれぞれ接続されている。即ち、合計n 個の遅
延素子Ｄ1 〜Ｄn に対して、合計４×（ n＋１）個の信
号選択手段Ｓ00〜Ｓ3nが接続されている。

【００８１】更に、これら信号選択手段Ｓ00〜Ｓ3nは、
全体が４つのグループに分けられ、それぞれカスケード
接続され乗算器Ｍ0 〜Ｍ3のうちのいずれか１つに接続
されている。即ち、合計 n＋１個の信号選択手段Ｓ00〜
Ｓ0nはカスケード接続され、最終段の信号選択手段Ｓ0n
は乗算器Ｍ0 の入力に接続されている。又、合計 n＋１
個の信号選択手段Ｓ10〜Ｓ1nはカスケード接続され、最
終段の信号選択手段Ｓ1nは乗算器Ｍ1 の入力に接続され
ている。又、合計 n＋１個の信号選択手段Ｓ20〜Ｓ2nは
カスケード接続され、最終段の信号選択手段Ｓ2nは乗算
器Ｍ2 の入力に接続されている。又、合計 n＋１個の信
号選択手段Ｓ30〜Ｓ3nはカスケード接続され、最終段の
信号選択手段Ｓ3nは乗算器Ｍ3 の入力に接続されてい
る。

【００８２】これら４つの乗算器Ｍ0 〜Ｍ3 の出力は加
算器Ａに入力され、この加算器Ａの出力はフィルタ出力
信号として出力端子ＯＵＴへ出力される。

【００８３】図２は、前記第１実施例の比較例に用いら
れる信号選択手段のブロック図である。

【００８４】図２において、信号選択手段Ｓ（前述の図
１においては、信号選択手段Ｓ00〜Ｓ3nの１つに該当）
は、１つのスイッチング素子ＳＷによって構成されてい
る。

【００８５】この図２の信号選択手段Ｓの３つの端子の
位置は、図１の各信号選択手段Ｓ00〜Ｓ3nの３つの端子
の位置と対応させて作図されている。即ち、例えば、こ
の図２の信号選択手段Ｓの下側の端子a は、図１の直列
接続された遅延素子の各接続部分のタップ部分に接続さ
れる信号選択手段Ｓ00〜Ｓ3nの下側の端子に対応してい
る。

【００８６】このような図１及び図２に示される比較例
によれば、４つの乗算器を効果的に用いて、少なくとも
４つの信号レベルや遅延時間の異なる遅延信号を合成す
ることのできるディジタルフィルタを実現することがで
きる。例えば乗算器Ｍ0 〜Ｍ3 のそれぞれに対応する
（ n＋１）個の信号選択手段のいずれかをオンとするこ
とで、わずか４個の乗算器Ｍ0 〜Ｍ3 は、それぞれどの
タップ部分（遅延素子Ｄ1 〜Ｄn の出力）にも接続する
ことができる。

【００８７】なお、遅延素子の数や乗算器の数はこの第
１実施例に限定したものではない。例えば、遅延素子の
数を５００〜６００個とし、乗算器の数を１００個程度
とした第１実施例のＦＩＲフィルタを数種類発明者は実
際に試作し、図１９を用いて前述したゴーストキャンセ
ラの第１例に用いて試験している。この第１実施例の試
作ＦＩＲフィルタは、従来の５００〜６００段の遅延素
子を用いたＦＩＲフィルタに比べ、乗算器を４００〜５
００個削減できており、大幅なコストダウンとなってい
る。

【００８８】又、例えば図２０を用いて前述した従来の
ゴーストキャンセラの第３例に比べて、同数の乗算器を
用いた場合には、本実施例は、乗算器を自由に最適タッ
プに割り当てられるので、遅れ時間幅の広いゴーストや
狭いゴーストや、より多くのゴーストを効果的に、より
完全に除去することができる。

【００８９】図３は、本発明の第１実施例に用いられる
信号選択手段のブロック図である。

【００９０】図３において、信号選択手段Ｓは、１つの
スイッチング素子ＳＷと１つの加算器Ａとにより構成さ
れている。

【００９１】この図３における信号選択手段Ｓの３つの
端子の位置は、前述の図１の各信号選択手段Ｓ00〜Ｓ3n
の３つの端子の位置に対応させて作図されている。即
ち、例えば、この図３における信号選択手段Ｓの下側の
端子b は、図１の直列接続された遅延素子の各接続部分
のタップ部分に接続される信号選択手段Ｓ00〜Ｓ3nの下
側の端子に対応している。

【００９２】このような図１及び図３に示された本発明
の第１実施例によれば、いくつかのタップ出力に同じ係
数を掛けたいとき、加算器により、１個の乗算器で済む
ため、より乗算器を効率的に使うことができる。これに
対して、比較例のように、スイッチング素子ＳＷのみの
ときは、タップ数分の乗算器が必要となる。

【００９３】例えば、図４に示されるような主信号 g₂₀
に対するゴースト信号 g₂₁〜 g₂₃の除去の際に、合計
（３＋２０＋５＝２８）タップが用いられ、これら２８
個のタップのうちには、同じ係数が割り当てられるタッ
プがある可能性がある。例えば、信号 x_i 、 x_j 、 x_k
のそれぞれに同じ係数 a₀ を乗算する場合には、次式が
成り立ち、本実施例では、図５に示すように、乗算器の
使用数を３個から１個に減少することができる。

【００９４】

【数３】

【００９５】図６は、本発明が適用されたＦＩＲフィル
タの第２実施例のブロック図である。

【００９６】この第２実施例の構成は、前述の図１の実
施例の構成を基本型とすれば、転置型の構成である。従
って、本第２実施例は、図２の信号選択手段を用いた比
較例と、ほぼ同様の効果が得られる。

【００９７】この図６において、入力端子ＩＮには、フ
ィルタ入力信号が入力され、このフィルタ入力信号は合
計５つの乗算器Ｍ0 〜Ｍ4 に入力される。

【００９８】乗算器Ｍ0 の出力は、合計 n＋１個の信号
選択手段Ｓ00〜Ｓ0nにそれぞれ入力される。又、乗算器
Ｍ1 の出力は、合計 n＋１個の信号選択手段Ｓ10〜Ｓ1n
にそれぞれ入力される。又、乗算器Ｍ2 の出力は、合計
n＋１個の信号選択手段Ｓ20〜Ｓ2nにそれぞれ入力され
る。又、乗算器Ｍ3 の出力は、合計 n＋１個の信号選択
手段Ｓ30〜Ｓ3nにそれぞれ入力される。又、乗算器Ｍ4
の出力は、合計 n＋１個の信号選択手段Ｓ40〜Ｓ4nにそ
れぞれ入力される。

【００９９】合計n 個の遅延素子Ｄ1 〜Ｄn は、遅延入
力信号の注入のための合計n 個の加算器Ａ1 〜Ａn と共
に、交互に直列接続されている。左端の遅延素子Ｄn の
入力とこれら合計n 個の加算器Ａn 〜Ａ1 の入力とに
は、順に、信号選択手段Ｓ4n〜Ｓ40が１つずつ接続され
ている。

【０１００】又、５つの乗算器Ｍ0 〜Ｍ4 の出力と、遅
延素子Ｄn の入力とn 個の加算器Ａn 〜Ａ1 の入力と
は、マトリックス状に配置された合計５×（ n＋１）個
の信号選択手段Ｓ0n〜Ｓ00, Ｓ1n〜Ｓ10、Ｓ2n〜Ｓ20、
Ｓ3n〜Ｓ30、Ｓ4n〜Ｓ40により切替え選択して接続でき
るようになっている。これにより、５つの乗算器Ｍ0 〜
Ｍ4 の出力が、どれでも、遅延素子Ｄn の入力や加算器
Ａn 〜Ａ1 の入力に選択して入力することができ、信号
レベルを異ならせて、異なる遅延時間の複数の遅延信号
を合成することができるようになっている。又、最終段
の加算器Ａ1 は、フィルタ出力信号を出力端子ＯＵＴへ
出力するようになっている。

【０１０１】図７は、前記第２実施例に用いられる信号
選択手段を示すブロック図である。

【０１０２】この図７において、信号選択手段Ｓは、１
つのスイッチング素子ＳＷによって構成されている。

【０１０３】又、この図７の信号選択手段Ｓの３つの端
子の位置は、それぞれ、前述の図６の各信号選択手段Ｓ
00〜Ｓ4nの３つの入力端子の位置に対応させて作図され
ている。即ち、例えば、この図７の信号選択手段Ｓの左
側の端子c は、図６において乗算器Ｍ0 〜Ｍ4 の出力の
いずれか１つに接続される信号選択手段Ｓ00〜Ｓ4nの左
側の端子に対応している。

【０１０４】この図６及び図７に示される本発明の第２
実施例によれば、 n個の遅延素子Ｄ1 〜Ｄn を用いなが
ら僅か５つの乗算器Ｍ0 〜Ｍ4 のみで、例えば、少なく
とも５つの、異なる遅延時間の異なる信号レベルの遅延
信号を合成してフィルタ出力信号として得ることができ
る。

【０１０５】なお、本発明は、実施例に示される乗算器
の数や遅延素子の数に限定されるものではない。例え
ば、発明者は、遅延素子数５００〜６００個で乗算器数
１００個の、図１９を用いて前述したゴーストキャンセ
ラの第１例に用いる、本発明の第２実施例のＦＩＲフィ
ルタを試作している。この第２実施例のゴーストキャン
セラ用ＦＩＲフィルタによれば、従来の５００〜６００
個の遅延素子を用いたゴーストキャンセラ用ＦＩＲフィ
ルタに比べて、乗算器の数を４００〜５００個削減する
ことができ、コストダウンを図ることができる。

【０１０６】なお、第２実施例の変形例として、信号選
択手段Ｓ00〜Ｓ4nに、前述の第１実施例で用いた図３に
示される加算器Ａを有する信号選択手段Ｓを用いてもよ
い。このような変形例によれば、乗算器Ｍ0 〜Ｍ4 のい
ずれか複数の出力を加算した後で、加算器Ａ1 〜Ａn の
それぞれへ入力することも可能である。

【０１０７】従って、このような変形例によれば、使用
数の限られた乗算器Ｍ0 〜Ｍ4 を用いて、より多様な信
号レベルの信号を得て、加算器Ａ1 〜Ａn それぞれへ入
力することができる。

【０１０８】図８は、本発明が適用されたＦＩＲフィル
タの第３実施例である。

【０１０９】この第３実施例の構成は、前述の図１の実
施例の構成を基本型とすれば、転置型の構成である。従
って、本第３実施例は、図３の信号選択手段を用いた第
１実施例と、ほぼ同様の効果が得られる。

【０１１０】この図８において、符号Ｍ0 〜Ｍ4 、Ｄn
〜Ｄ1 、ＩＮ、ＯＵＴは、前述の図６に示される同符号
のものと同一のものである。

【０１１１】この図８においては、加算器Ａn 〜Ａ0
は、多入力となっており、縦方向の全ての信号選択手段
Ｓ0i−Ｓ4iの出力と前段の固定遅延Ｄ_{i ＋１}の出力を加
算して出力することができる。

【０１１２】図９は、前記第３実施例に用いられる信号
選択手段の回路図である。

【０１１３】この図９において、信号選択手段Ｓは、１
つのスイッチング素子ＳＷによって構成されている。

【０１１４】又、この図９の信号選択手段Ｓの２つの端
子の位置は、前述の図８の各信号選択手段Ｓ00〜Ｓ4nの
２つの端子の位置に対応している。即ち、例えば、この
図９の信号選択手段Ｓの左側の端子e は、図８の各信号
選択手段Ｓ00〜Ｓ4nの、乗算器Ｍ0 〜Ｍn のいずれか１
つの出力に接続されている左側の端子に対応するもので
ある。

【０１１５】図１０は、本発明が適用されたＦＩＲフィ
ルタの第４実施例を示すブロック図である。

【０１１６】この第４実施例は、合計４個の加算器Ａ0
〜Ａ3 のみを用いて、図３の信号選択手段を用いた第１
実施例と、ほぼ同様の効果が得られる。即ち、本第４実
施例では、横方向の各段で加算するのではなく、加算器
Ａ0 〜Ａ3 でまとめて加算する。

【０１１７】この図１０において、遅延素子Ｄ1 〜Ｄn
及び乗算器Ｍ0 〜Ｍ3 及び加算器Ａ、入力端子ＩＮ、出
力端子ＯＵＴは、前述の図１の同符号のものと同一のも
のであり、同様に構成されている。又、この図１０のそ
れぞれの信号選択手段Ｓ00〜Ｓ3nは、それぞれ前述の図
１の信号選択手段Ｓ00〜Ｓ3nの同符号のものと同様な位
置に配置されている。

【０１１８】図１１は、第４実施例に用いられる信号選
択手段の回路図である。

【０１１９】この図１１において、信号選択手段Ｓは、
一つのスイッチング素子ＳＷによって構成されている。

【０１２０】又、この図１１の信号選択手段Ｓの２つの
端子の位置は、図１０のそれぞれの信号選択手段Ｓ00〜
Ｓ3nの２つの端子の位置に対応して作図されている。即
ち、例えば、この図１１の信号選択手段Ｓの下側の端子
fは、図１０のそれぞれの信号選択手段Ｓ00〜Ｓ3nの端
子のうち遅延素子の各接続部分の各タップ部分に接続さ
れている下側の端子に対応するものである。

【０１２１】図１２は、第４実施例に用いられる加算器
のブロック図である。

【０１２２】即ち、この図１２に示される加算器Ａi
は、図１０のそれぞれの加算器Ａ0 〜Ａ3 の１つずつを
表わすものである。

【０１２３】この図１２に示される加算器Ａi は、 n＋
１個の入力in₀ 〜in_n の各入力に入力された信号を加算
して出力する多入力加算器である。

【０１２４】このような図１０、図１１及び図１２に示
される本発明の第４実施例によれば、前記第１実施例の
ように合計４×（ n＋１）個の信号選択手段Ｓ00〜Ｓ3n
の内部に１つずつ加算器を備えなくても、異なる遅延時
間の複数の遅延信号の信号レベルを幅広く選択すること
ができる。

【０１２５】なお、本発明で用いられる遅延素子や乗算
器や信号選択手段の使用数は、以上説明した本発明の第
１実施例から第４実施例におけるそれぞれの使用数に限
定したものではない。又、これら本発明の第１実施例か
ら第４実施例のＦＩＲフィルタは、それぞれ、図１３を
用いて前述した従来のＦＩＲフィルタとほぼ同機能であ
り、図１９に示されるゴーストキャンセラの第１例のＦ
ＩＲフィルタや、図２０に示されるゴーストキャンセラ
の第２例のＦＩＲフィルタとして使用することができる
ことができることは言うまでもない。

【０１２６】

【発明の効果】以上説明した通り、本発明によれば、ゴ
ーストキャンセラに用いるに好適な、異なる遅延時間の
複数の遅延信号を、遅延時間や信号レベルを幅広く選択
して出力信号を合成することのできるディジタルフィル
タを、比較的少数の乗算器だけで実現し、コストダウン
を図ることができるという優れた効果を得ることができ
る。

【図面の簡単な説明】

【図１】図１は、本発明が適用されたＦＩＲフィルタの
第１実施例のブロック図である。

【図２】図２は、前記第１実施例の比較例に用いられる
信号選択手段のブロック図である。

【図３】図３は、前記第１実施例に用いられる信号選択
手段のブロック図である。

【図４】図４は、主信号にゴースト信号が重畳されてし
まっている受信信号の波形図である。

【図５】図５は、前記第１実施例の接続例を示す回路図
である。

【図６】図６は、本発明が適用されたＦＩＲフィルタの
第２実施例のブロック図である。

【図７】図７は、前記第２実施例に用いられる信号選択
手段のブロック図である。

【図８】図８は、本発明が適用されたＦＩＲフィルタの
第３実施例のブロック図である。

【図９】図９は、前記第３実施例に用いられる信号選択
手段の回路図である。

【図１０】図１０は、本発明が適用されたＦＩＲフィル
タの第４実施例のブロック図である。

【図１１】図１１は、前記第４実施例に用いられる信号
選択手段の回路図である。

【図１２】図１２は、前記第４実施例に用いられる加算
器の回路図である。

【図１３】図１３は、従来のＦＩＲフィルタのブロック
図である。

【図１４】図１４は、受信信号に主信号と共に重畳され
てしまっているゴースト信号による、ゴースト画面の説
明図である。

【図１５】図１５は、ゴーストの発生過程を説明するた
めの電波伝播図である。

【図１６】図１６は、原信号と、原信号に対応する主信
号にゴースト信号が重畳されてしまっている受信信号と
の波形図である。

【図１７】図１７は、ディジタルフィルタを用いた従来
のゴーストキャンセラの第１例を示すブロック図であ
る。

【図１８】図１８は、前記従来のゴーストキャンセラの
第１例に用いられるＦＩＲフィルタのブロック図であ
る。

【図１９】図１９は、ディジタルフィルタを用いた従来
のゴーストキャンセラの第２例を示すブロック図であ
る。

【図２０】図２０は、ディジタルフィルタを用いた従来
のゴーストキャンセラの第３例を示すブロック図であ
る。

【図２１】図２１は、前記従来のゴーストキャンセラの
第３例で用いられる可変遅延線の回路図である。

【図２２】図２２は、前記従来のゴーストキャンセラの
第３例での、ゴースト信号の除去を示す線図である。

【符号の説明】 １０、１２…有限インパルス応答フィルタ（ＦＩＲフィ
ルタ）、 １４…可変遅延線、 Ａ、Ａ1 〜Ａn …加算器、 Ｄ、Ｄ1 〜Ｄn …遅延素子、 Ｍ0 〜Ｍn …乗算器、 Ｓ、Ｓ00〜Ｓ4n…信号選択手段、 ＳＷ…スイッチング素子。

フロントページの続き (56)参考文献 特開 昭61−13707（ＪＰ，Ａ) 特開 昭63−13414（ＪＰ，Ａ) 特開 昭62−168412（ＪＰ，Ａ) 特開 昭63−18812（ＪＰ，Ａ) 特開 平５−7127（ＪＰ，Ａ) 特公 平４−59805（ＪＰ，Ｂ２) 三谷「ディジタルフィルタデザイン」 （昭62−４−20）昭晃堂Ｐ．99−100

Claims (5)

【特許請求の範囲】
1. 【請求項１】複数の遅延素子が直列接続され、各接続部
   分にそれぞれの遅延時間の遅延信号を得るためのタップ
   を備えた遅延ラインを用いて、異なる遅延時間の複数の
   遅延信号が、それぞれの遅延信号の信号レベルを異なら
   せて合成された出力信号を得るためのディジタルフィル
   タにおいて、 入力された信号レベルを所望の信号レベルとして出力す
   る複数の乗算器と、該複数の乗算器のそれぞれの出力を加算する加算器と、 前記複数のタップと前記複数の乗算器の入力との間毎に
   マトリックス状に設けられ、対応するタップを対応する
   乗算器の入力側へオンとするかオフとするか切替えるス
   イッチ、及び、該スイッチの乗算器側の信号と他の信号
   選択手段の出力との加算を行う加算器を有する信号選択
   手段を含むスイッチングマトリックスとを備え、 前記信号選択手段の切替え選択により、異なる遅延時間
   の複数の遅延信号が合成された出力信号を得ることを特
   徴とするディジタルフィルタ。
2. 【請求項２】複数の遅延素子を用いて、異なる遅延時間
   の複数の遅延信号が、それぞれの遅延信号の信号レベル
   を異ならせて合成された出力信号を得るためのディジタ
   ルフィルタにおいて、 入力された信号レベルを所望の信号レベルとして出力す
   る複数の乗算器と、 前記複数の遅延素子と前記複数の乗算器との間を切替え
   選択する、マトリックス状に配設された信号選択手段を
   含むスイッチングマトリックスとを備え、 前記複数の乗算器のそれぞれに、該ディジタルフィルタ
   に入力された信号が入力され、 前記複数の遅延素子が、遅延入力信号の注入のための複
   数の加算器と共に、交互に直列接続され、 前記信号選択手段が、前記複数の乗算器の出力と前記複
   数の加算器のうちの１つの入力との間を切替え選択する
   ことにより、異なる遅延時間の複数の遅延信号が合成さ
   れた出力信号を得ることを特徴とするディジタルフィル
   タ。
3. 【請求項３】請求項２において、 前記信号選択手段が、前記複数の乗算器の出力と前記複
   数の加算器の入力との間毎に設けられ、対応する乗算器
   の出力と対応する加算器の入力との間をオンとするかオ
   フとするか切替えることを特徴とするディジタルフィル
   タ。
4. 【請求項４】請求項２において、前記加算器が多入力の加算器であって、 前記信号選択手段が、前記複数の乗算器の出力と前記複
   数の加算器の入力との間毎に設けられ、対応する乗算器
   の出力と、対応する加算器の多入力の入力のうちの対応
   する入力との間をオンとするかオフとするか切替えるこ
   とを特徴とするディジタルフィルタ。
5. 【請求項５】複数の遅延素子が直列接続され、各接続部
   分にそれぞれの遅延時間の遅延信号を得るためのタップ
   を備えた遅延ラインを用いて、異なる遅延時間の複数の
   遅延信号が、それぞれの遅延信号の信号レベルを異なら
   せて合成された出力信号を得るためのディジタルフィル
   タにおいて、 入力された信号レベルを所望の信号レベルとして出力す
   る複数の乗算器と、 該複数の乗算器それぞれの入力に設けられた多入力の加
   算器と、 前記複数の乗算器のそれぞれの出力を加算する加算器
   と、 前記複数のタップと前記多入力の加算器の入力との間毎
   に設けられ、対応するタップと、対応する加算器の多入
   力の入力のうちの対応する入力との間をオンとするかオ
   フとするか切替えるスイッチを有し、マトリックス状に
   配設された信号選択手段を含むスイッチングマトリック
   スとを備え、 前記信号選択手段切替え選択により、異なる遅延時間の
   複数の遅延信号が合成された出力信号を得る ことを特徴
   とするディジタルフィルタ。