JPH06181426A - ディジタルフィルタ - Google Patents
ディジタルフィルタInfo
- Publication number
- JPH06181426A JPH06181426A JP33313192A JP33313192A JPH06181426A JP H06181426 A JPH06181426 A JP H06181426A JP 33313192 A JP33313192 A JP 33313192A JP 33313192 A JP33313192 A JP 33313192A JP H06181426 A JPH06181426 A JP H06181426A
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- JP
- Japan
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- signal
- filter
- difference
- digital filter
- Prior art date
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- Filters That Use Time-Delay Elements (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】
【目的】本発明は、入力信号列に基づいてフィルタ係数
を自動的に定めこのフィルタ係数を用いて所望とする特
性を得るいわゆる適応フィルタシステムに採用されるデ
ィジタルフィルタに関し、処理速度の向上を図る。 【構成】複数の基準値レジスタを内蔵しておき、基準値
レジスタ選択回路によりこれら複数の基準値レジスタを
順次選択し、差分演算回路により選択された基準値レジ
スタに格納された基準値と出力信号との差分を順次求め
る。
を自動的に定めこのフィルタ係数を用いて所望とする特
性を得るいわゆる適応フィルタシステムに採用されるデ
ィジタルフィルタに関し、処理速度の向上を図る。 【構成】複数の基準値レジスタを内蔵しておき、基準値
レジスタ選択回路によりこれら複数の基準値レジスタを
順次選択し、差分演算回路により選択された基準値レジ
スタに格納された基準値と出力信号との差分を順次求め
る。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタルフィルタに
関し、詳細には入力信号列に基づいてフィルタ係数を自
動的に定めこのフィルタ係数を用いて所望とするフィル
タ特性を得るいわゆる適応フィルタシステムに採用され
るディジタルフィルタに関する。
関し、詳細には入力信号列に基づいてフィルタ係数を自
動的に定めこのフィルタ係数を用いて所望とするフィル
タ特性を得るいわゆる適応フィルタシステムに採用され
るディジタルフィルタに関する。
【０００２】
【従来の技術】近年上記のようなディジタルフィルタを
使用した適応フィルタシステムが採用されてきている。
例えば、テレビ放送において、高層ビルなどの反射電波
によって生じるゴースト現象（画像が二重，三重にずれ
て重なって映る現象）を除去するゴーストキャンセラ
や、電話等におけるエコー現象を除去するエコーキャン
セラ等がその例である。
使用した適応フィルタシステムが採用されてきている。
例えば、テレビ放送において、高層ビルなどの反射電波
によって生じるゴースト現象（画像が二重，三重にずれ
て重なって映る現象）を除去するゴーストキャンセラ
や、電話等におけるエコー現象を除去するエコーキャン
セラ等がその例である。
【０００３】そのような適応フィルタシステムにおいて
は、あらかじめ定められた規格の基準信号を定期的に送
信し、受信側でその基準信号を受信してディジタルフィ
ルタに入力し、そのディジタルフィルタの出力信号とあ
らかじめ記憶しておいた基準信号とを比較し、これらの
信号どうしの差異が小さくなるようにそのディジタルフ
ィルタの係数を逐次更新するものであり、このようにし
てフィルタ係数が更新されたディジタルフィルタを通過
させることにより信号（ゴーストキャンセラの場合の画
像信号、エコーキャンセラの場合の音声信号）に混入し
たノイズ（ゴーストやエコー）が除去される。
は、あらかじめ定められた規格の基準信号を定期的に送
信し、受信側でその基準信号を受信してディジタルフィ
ルタに入力し、そのディジタルフィルタの出力信号とあ
らかじめ記憶しておいた基準信号とを比較し、これらの
信号どうしの差異が小さくなるようにそのディジタルフ
ィルタの係数を逐次更新するものであり、このようにし
てフィルタ係数が更新されたディジタルフィルタを通過
させることにより信号（ゴーストキャンセラの場合の画
像信号、エコーキャンセラの場合の音声信号）に混入し
たノイズ（ゴーストやエコー）が除去される。
【０００４】図５は、ディジタルフィルタの一例である
ＦＩＲフィルタ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅ
ｓｐｏｎｓｅ Ｆｉｌｔｅｒ）の構成を示した回路ブロ
ック図である。入力信号列 …ｕ（ｎ−ｍ），ｕ（ｎ−
ｍ＋１），…，ｕ（ｎ−３），ｕ（ｎ−２），ｕ（ｎ−
１），ｕ（ｎ），… が、シフトレジスタを構成する複
数のタップに時系列的に順次入力され、図示しないクロ
ックに同期して１つ先のタップに順送りされる。これら
複数のタップに入力された各入力信号 …ｕ（ｎ−
ｍ），ｕ（ｎ−ｍ＋１），…，ｕ（ｎ−３），ｕ（ｎ−
２），ｕ（ｎ−１），ｕ（ｎ），… は、各タップに対
応して備えられた各乗算器に入力される。また、各タッ
プに対応して各係数レジスタが備えられ、これら各係数
レジスタには、各係数ｗ（０），ｗ（１），…，ｗ
（ｍ）が格納されており、これら各係数 …ｕ（ｎ−
ｍ），ｕ（ｎ−ｍ＋１），…，ｕ（ｎ−３），ｕ（ｎ−
２），ｕ（ｎ−１），ｕ（ｎ），… も対応する各乗算
器に入力される。各乗算器では入力された各入力信号
…ｕ（ｎ−ｍ），ｕ（ｎ−ｍ＋１），…，ｕ（ｎ−
３），ｕ（ｎ−２），ｕ（ｎ−１），ｕ（ｎ），… に
各係数ｗ（０），ｗ（１），…，ｗ（ｍ）が乗算され、
その後加算器により加算され、出力信号ｙ（ｎ）として
ＦＩＲフィルタ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅ
ｓｐｏｎｓｅ Ｆｉｌｔｅｒ）の構成を示した回路ブロ
ック図である。入力信号列 …ｕ（ｎ−ｍ），ｕ（ｎ−
ｍ＋１），…，ｕ（ｎ−３），ｕ（ｎ−２），ｕ（ｎ−
１），ｕ（ｎ），… が、シフトレジスタを構成する複
数のタップに時系列的に順次入力され、図示しないクロ
ックに同期して１つ先のタップに順送りされる。これら
複数のタップに入力された各入力信号 …ｕ（ｎ−
ｍ），ｕ（ｎ−ｍ＋１），…，ｕ（ｎ−３），ｕ（ｎ−
２），ｕ（ｎ−１），ｕ（ｎ），… は、各タップに対
応して備えられた各乗算器に入力される。また、各タッ
プに対応して各係数レジスタが備えられ、これら各係数
レジスタには、各係数ｗ（０），ｗ（１），…，ｗ
（ｍ）が格納されており、これら各係数 …ｕ（ｎ−
ｍ），ｕ（ｎ−ｍ＋１），…，ｕ（ｎ−３），ｕ（ｎ−
２），ｕ（ｎ−１），ｕ（ｎ），… も対応する各乗算
器に入力される。各乗算器では入力された各入力信号
…ｕ（ｎ−ｍ），ｕ（ｎ−ｍ＋１），…，ｕ（ｎ−
３），ｕ（ｎ−２），ｕ（ｎ−１），ｕ（ｎ），… に
各係数ｗ（０），ｗ（１），…，ｗ（ｍ）が乗算され、
その後加算器により加算され、出力信号ｙ（ｎ）として
【０００５】
【数１】
【０００６】が出力される。（１）式で示される出力信
号ｙ（ｎ）は、入力信号に各係数ｗ（０），ｗ（１），
…，ｗ（ｍ）の値に応じた所定のフィルタリング、例え
ばハイパスフィルタリングやローパスフィルタリング等
を施したものとなる。図６は、このＦＩＲフィルタを用
いた適応フィルタシステムの従来例である。このシステ
ムにはＦＩＲフィルタのほか、基準信号列を格納してお
く信号格納用メモリと演算用のプロセッサが備えられて
いる。
号ｙ（ｎ）は、入力信号に各係数ｗ（０），ｗ（１），
…，ｗ（ｍ）の値に応じた所定のフィルタリング、例え
ばハイパスフィルタリングやローパスフィルタリング等
を施したものとなる。図６は、このＦＩＲフィルタを用
いた適応フィルタシステムの従来例である。このシステ
ムにはＦＩＲフィルタのほか、基準信号列を格納してお
く信号格納用メモリと演算用のプロセッサが備えられて
いる。
【０００７】定期的に発信され所定の伝送経路（例えば
テレビ局とテレビ受信機との間の電波による伝送路等）
を経由して受信された基準信号が入力信号としてＦＩＲ
フィルタに入力され、そのときのＦＩＲフィルタの出力
信号（上記（１）式参照）と基準信号格納用メモリから
読み出された基準信号がプロセッサで比較され、これら
両者の差が小さくなるような新たなフィルタ係数が生成
され、この新たなフィルタ係数が図５に示す係数レジス
タに格納される。フィルタ係数を生成する手法として
は、例えばＺＦ方（Ｚｅｒｏ Ｆｏｒｃｉｎｇ法）が知
られている。このＺＦ法はディジタルフィルタの出力信
号をｙ（ｎ）、基準信号格納用メモリに格納された基準
信号をｄ（ｎ）、係数レジスタ（図５参照）に格納され
た更新前の係数のセットをｃ（ｎ）、更新後の係数のセ
ットをｃ’（ｎ）としたとき、 ｃ’（ｎ）＝ｃ（ｎ）＋α・（ｄ（ｎ）−ｙ（ｎ）） …（２） 但し、αは各所定の定数である。に従って求める手法で
あり、図６に示すプロセッサでは例えばこの（２）式に
従った演算が行われる。尚、フィルタ係数を決定する手
法は上述のＺＦ法に限られず、例えば平均二乗誤差（Ｍ
ｅａｎ Ｓｑｕａｒｅ Ｅｒｒｏｒ）法等も知られてお
り、この平均二乗誤差法ないしはさらに異なる他の手法
を採用してもよい。
テレビ局とテレビ受信機との間の電波による伝送路等）
を経由して受信された基準信号が入力信号としてＦＩＲ
フィルタに入力され、そのときのＦＩＲフィルタの出力
信号（上記（１）式参照）と基準信号格納用メモリから
読み出された基準信号がプロセッサで比較され、これら
両者の差が小さくなるような新たなフィルタ係数が生成
され、この新たなフィルタ係数が図５に示す係数レジス
タに格納される。フィルタ係数を生成する手法として
は、例えばＺＦ方（Ｚｅｒｏ Ｆｏｒｃｉｎｇ法）が知
られている。このＺＦ法はディジタルフィルタの出力信
号をｙ（ｎ）、基準信号格納用メモリに格納された基準
信号をｄ（ｎ）、係数レジスタ（図５参照）に格納され
た更新前の係数のセットをｃ（ｎ）、更新後の係数のセ
ットをｃ’（ｎ）としたとき、 ｃ’（ｎ）＝ｃ（ｎ）＋α・（ｄ（ｎ）−ｙ（ｎ）） …（２） 但し、αは各所定の定数である。に従って求める手法で
あり、図６に示すプロセッサでは例えばこの（２）式に
従った演算が行われる。尚、フィルタ係数を決定する手
法は上述のＺＦ法に限られず、例えば平均二乗誤差（Ｍ
ｅａｎ Ｓｑｕａｒｅ Ｅｒｒｏｒ）法等も知られてお
り、この平均二乗誤差法ないしはさらに異なる他の手法
を採用してもよい。
【０００８】
【発明が解決しようとする課題】図６に示すような適応
フィルタシステムにおいては、例えば（２）式に示すよ
うに、基準信号列ｄ（ｎ）と出力信号列ｙ（ｎ）との差
ｄ（ｎ）−ｙ（ｎ）をもとに計算が行われるが、両者の
信号列が長い場合はプロセッサにおける演算時間が無視
できず、また、上記従来の適応フィルタシステムではＦ
ＩＲフィルタとプロセッサのほかに基準信号列を格納し
ておくためのメモリ等も必要とし、このメモリをアクセ
スして基準信号を読み出すにも時間を要し、これら読出
し、演算処理の分だけシステムの処理速度が低下してし
まうという問題がある。
フィルタシステムにおいては、例えば（２）式に示すよ
うに、基準信号列ｄ（ｎ）と出力信号列ｙ（ｎ）との差
ｄ（ｎ）−ｙ（ｎ）をもとに計算が行われるが、両者の
信号列が長い場合はプロセッサにおける演算時間が無視
できず、また、上記従来の適応フィルタシステムではＦ
ＩＲフィルタとプロセッサのほかに基準信号列を格納し
ておくためのメモリ等も必要とし、このメモリをアクセ
スして基準信号を読み出すにも時間を要し、これら読出
し、演算処理の分だけシステムの処理速度が低下してし
まうという問題がある。
【０００９】本発明は、上記事情に鑑み、処理速度の向
上が図られたディジタルフィルタを提供することを目的
とする。
上が図られたディジタルフィルタを提供することを目的
とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
の本発明のディジタルフィルタは、クロック信号に同期
して時系列的に入力されるディジタルの入力信号に所定
のフィルタリング処理を施して時系列的なディジタルの
出力信号を生成するディジタルフィルタにおいて、 （１）各所定の基準値を格納しておくための複数の基準
値レジスタ （２）複数の基準値レジスタをクロック信号に同期して
順次選択する基準値レジスタ選択回路 （３）基準値レジスタ選択回路により順次選択された基
準値レジスタに格納された基準値と順次生成される出力
信号との差を順次求める差分演算回路 を備えたことを特徴とする。
の本発明のディジタルフィルタは、クロック信号に同期
して時系列的に入力されるディジタルの入力信号に所定
のフィルタリング処理を施して時系列的なディジタルの
出力信号を生成するディジタルフィルタにおいて、 （１）各所定の基準値を格納しておくための複数の基準
値レジスタ （２）複数の基準値レジスタをクロック信号に同期して
順次選択する基準値レジスタ選択回路 （３）基準値レジスタ選択回路により順次選択された基
準値レジスタに格納された基準値と順次生成される出力
信号との差を順次求める差分演算回路 を備えたことを特徴とする。
【００１１】
【作用】本発明のディジタルフィルタは、複数の基準値
レジスタ（上記（１））それぞれに各基準値を格納して
おき、基準値レジスタ選択回路（上記（２））により基
準値レジスタを順次選択し、選択された基準値レジスタ
に格納された基準値と順次生成される出力信号との差を
差分演算回路（上記（３））で順次求める構成としたた
め、従来（図６参照）のようにフィルタ外部にメモリを
備えた場合のメモリアクセスタイムが不要となる。した
がって処理速度の早いディジタルフィルタが実現する。
レジスタ（上記（１））それぞれに各基準値を格納して
おき、基準値レジスタ選択回路（上記（２））により基
準値レジスタを順次選択し、選択された基準値レジスタ
に格納された基準値と順次生成される出力信号との差を
差分演算回路（上記（３））で順次求める構成としたた
め、従来（図６参照）のようにフィルタ外部にメモリを
備えた場合のメモリアクセスタイムが不要となる。した
がって処理速度の早いディジタルフィルタが実現する。
【００１２】また出力信号を得ると同時に基準値と出力
信号との差が求められるため図６に示すプロセッサの負
荷が大幅に緩和され、性能の低いもしくはより小型のプ
ロセッサで済み、あるいは上述したＺＦ法のような比較
的単純な演算を行う場合はプロセッサに代え簡単なロジ
ック回路ないしシーケンサで済む。したがってより小型
もしくは安価なディジタルフィルタを構成することがで
きる。
信号との差が求められるため図６に示すプロセッサの負
荷が大幅に緩和され、性能の低いもしくはより小型のプ
ロセッサで済み、あるいは上述したＺＦ法のような比較
的単純な演算を行う場合はプロセッサに代え簡単なロジ
ック回路ないしシーケンサで済む。したがってより小型
もしくは安価なディジタルフィルタを構成することがで
きる。
【００１３】
【実施例】以下、本発明の実施例について説明する。図
１は、本発明の一実施例に係るディジタルフィルタを用
いた適応フィルタシステムの一例を示したブロック図で
ある。図６に示した従来のシステムとの相違点について
説明する。
１は、本発明の一実施例に係るディジタルフィルタを用
いた適応フィルタシステムの一例を示したブロック図で
ある。図６に示した従来のシステムとの相違点について
説明する。
【００１４】このフィルタシステムはＦＩＲフィルタと
プロセッサないしロジック（以下、プロセッサ／ロジッ
クと記載する）から構成されている。ＦＩＲフィルタ
は、フィルタ係数が格納される係数レジスタのほか、図
６に示す基準信号格納用メモリに格納されていた基準信
号と同等の基準値が格納された基準値レジスタを有し、
このＦＩＲフィルタからは出力信号が順次出力されると
ともにプロセッサ／ロジックに向けて出力信号と基準値
との差が順次出力され、プロセッサ／ロジックではこの
差に基づいてフィルタ係数が求められ、ＦＩＲ内の係数
レジスタが定期的に更新される。
プロセッサないしロジック（以下、プロセッサ／ロジッ
クと記載する）から構成されている。ＦＩＲフィルタ
は、フィルタ係数が格納される係数レジスタのほか、図
６に示す基準信号格納用メモリに格納されていた基準信
号と同等の基準値が格納された基準値レジスタを有し、
このＦＩＲフィルタからは出力信号が順次出力されると
ともにプロセッサ／ロジックに向けて出力信号と基準値
との差が順次出力され、プロセッサ／ロジックではこの
差に基づいてフィルタ係数が求められ、ＦＩＲ内の係数
レジスタが定期的に更新される。
【００１５】図２は、本発明のディジタルフィルタの一
実施例を示した回路ブロック図である。図５に示した従
来の例との相違点についてのみ説明する。図２に示すデ
ィジタルフィルタには、図５に示す従来の構成のほか、
各基準値ｄ（０），ｄ（１），…，ｄ（ｎ−１）を格納
するｎ個の基準値レジスタ、出力信号ｙ（ｉ）と基準値
ｄ（ｉ）との差分を演算する減算器、各基準値レジスタ
に格納された基準値を減算器に伝送するか否かのスイッ
チの役割りをなすセレクタ、およびどのセレクタをオン
させるかを定める信号を出力するｎ個の選択レジスタが
備えられている。ｎ個の選択レジスタには受信された基
準信号列のうちの最初の値ｕ（０）が図示の最左端のタ
ップに入力され出力信号としてｙ（０）が出力されるタ
イミングでは、最左端の選択レジスタに論理‘１’，他
の選択レジスタには論理‘０’の信号が保持され、最左
端の基準値レジスタに格納された基準値ｄ（０）が減算
器に入力され、この減算器から差分信号ｙ（０）−ｄ
（０）が出力される。その後図示しないクロック信号が
入力される毎に選択レジスタの論理‘１’が右に移動し
て各基準値ｄ（１），ｄ（２），…，ｄ（ｎ−１）が順
次減算器に入力され、これにより、出力信号ｙ（１），
ｙ（２），…，ｙ（ｎ−１）がそれぞれ出力される各タ
イミングで各差分信号ｙ（１）−ｄ（１），ｙ（２）−
ｄ（２），…，ｙ（ｎ−１）−ｄ（ｎ−１）が出力され
る。
実施例を示した回路ブロック図である。図５に示した従
来の例との相違点についてのみ説明する。図２に示すデ
ィジタルフィルタには、図５に示す従来の構成のほか、
各基準値ｄ（０），ｄ（１），…，ｄ（ｎ−１）を格納
するｎ個の基準値レジスタ、出力信号ｙ（ｉ）と基準値
ｄ（ｉ）との差分を演算する減算器、各基準値レジスタ
に格納された基準値を減算器に伝送するか否かのスイッ
チの役割りをなすセレクタ、およびどのセレクタをオン
させるかを定める信号を出力するｎ個の選択レジスタが
備えられている。ｎ個の選択レジスタには受信された基
準信号列のうちの最初の値ｕ（０）が図示の最左端のタ
ップに入力され出力信号としてｙ（０）が出力されるタ
イミングでは、最左端の選択レジスタに論理‘１’，他
の選択レジスタには論理‘０’の信号が保持され、最左
端の基準値レジスタに格納された基準値ｄ（０）が減算
器に入力され、この減算器から差分信号ｙ（０）−ｄ
（０）が出力される。その後図示しないクロック信号が
入力される毎に選択レジスタの論理‘１’が右に移動し
て各基準値ｄ（１），ｄ（２），…，ｄ（ｎ−１）が順
次減算器に入力され、これにより、出力信号ｙ（１），
ｙ（２），…，ｙ（ｎ−１）がそれぞれ出力される各タ
イミングで各差分信号ｙ（１）−ｄ（１），ｙ（２）−
ｄ（２），…，ｙ（ｎ−１）−ｄ（ｎ−１）が出力され
る。
【００１６】このような構成により、基準値を格納して
おくメモリを外部に備えた場合と比べメモリのアクセス
タイムが不要となり、また出力信号と同期してリアルタ
イムで差分信号が得られ、したがって処理の高速化が図
られることとなる。図３は、図１に示すプロセッサ／ロ
ジックの一例を示した図である。このプロセッサ／ロジ
ックは上述した（２）式に示すＺＦ法の演算を行うロジ
ック回路であり、図２に示すフィルタから順次出力され
る各差分信号ε（ｎ）＝ｙ（ｎ）−ｄ（ｎ）が乗算器に
入力されて所定の定数αが乗算され、またこれとともに
もう１つの乗算器に更新前のフィルタ係数ｃ（ｎ）が入
力されて所定の係数γが乗算され、これらが加算器によ
り互いに加算されて新たなフィルタ係数ｃ’（ｎ）が生
成される。このフィルタ係数ｃ’（ｎ）が図２に示す係
数レジスタに格納される。この例ではこのような簡単な
ロジックによりフィルタ係数の演算が実現される。
おくメモリを外部に備えた場合と比べメモリのアクセス
タイムが不要となり、また出力信号と同期してリアルタ
イムで差分信号が得られ、したがって処理の高速化が図
られることとなる。図３は、図１に示すプロセッサ／ロ
ジックの一例を示した図である。このプロセッサ／ロジ
ックは上述した（２）式に示すＺＦ法の演算を行うロジ
ック回路であり、図２に示すフィルタから順次出力され
る各差分信号ε（ｎ）＝ｙ（ｎ）−ｄ（ｎ）が乗算器に
入力されて所定の定数αが乗算され、またこれとともに
もう１つの乗算器に更新前のフィルタ係数ｃ（ｎ）が入
力されて所定の係数γが乗算され、これらが加算器によ
り互いに加算されて新たなフィルタ係数ｃ’（ｎ）が生
成される。このフィルタ係数ｃ’（ｎ）が図２に示す係
数レジスタに格納される。この例ではこのような簡単な
ロジックによりフィルタ係数の演算が実現される。
【００１７】図４は、本発明のディジタルフィルタの他
の例を示した例である。従来例および前述した実施例は
ＦＩＲフィルタに関するものであるが、本実施例はＦＩ
Ｒフィルタを複数用いた汎用のディジタルフィルタに本
発明を適用した例である。本発明に特有な部分である基
準値レジスタ、選択レジスタ等は、図示の２つのＦＩＲ
フィルタの各段数（タップ数）のうちの大きな方の段数
に見合った段数に構成される。
の例を示した例である。従来例および前述した実施例は
ＦＩＲフィルタに関するものであるが、本実施例はＦＩ
Ｒフィルタを複数用いた汎用のディジタルフィルタに本
発明を適用した例である。本発明に特有な部分である基
準値レジスタ、選択レジスタ等は、図示の２つのＦＩＲ
フィルタの各段数（タップ数）のうちの大きな方の段数
に見合った段数に構成される。
【００１８】この例に示すように、本発明は単純なＦＩ
Ｒフィルタにのみ適用されるものではなく、広範な構成
のディジタルフィルタ一段に適用される。
Ｒフィルタにのみ適用されるものではなく、広範な構成
のディジタルフィルタ一段に適用される。
【００１９】
【発明の効果】以上説明したように、本発明のディジタ
ルフィルタは、複数の基準値レジスタを内蔵しておき、
基準値レジスタ選択回路によりこれら複数の基準値レジ
スタを順次選択し、差分演算回路により選択された基準
値レジスタに格納された基準値と出力信号との差分を順
次求める構成としたため、処理速度の早いディジタルフ
ィルタが実現する。また新たなフィルタ係数を求める演
算が比較的簡単となり小型化ないし低コスト化を図るこ
ともできる。
ルフィルタは、複数の基準値レジスタを内蔵しておき、
基準値レジスタ選択回路によりこれら複数の基準値レジ
スタを順次選択し、差分演算回路により選択された基準
値レジスタに格納された基準値と出力信号との差分を順
次求める構成としたため、処理速度の早いディジタルフ
ィルタが実現する。また新たなフィルタ係数を求める演
算が比較的簡単となり小型化ないし低コスト化を図るこ
ともできる。
【図１】本発明の一実施例に係るディジタルフィルタを
用いた適応フィルタシステムの一例を示したブロック図
である。
用いた適応フィルタシステムの一例を示したブロック図
である。
【図２】本発明のディジタルフィルタの一実施例を示し
た回路ブロック図である。
た回路ブロック図である。
【図３】図１に示すプロセッサ／ロジックの一例を示し
た図である。
た図である。
【図４】本発明のディジタルフィルタの他の例を示した
例である。
例である。
【図５】ディジタルフィルタの一例であるＦＩＲフィル
タ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ
Ｆｉｌｔｅｒ）の構成を示した回路ブロック図であ
る。
タ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ
Ｆｉｌｔｅｒ）の構成を示した回路ブロック図であ
る。
【図６】ＦＩＲフィルタを用いた適応フィルタシステム
の従来例である。
の従来例である。
Claims (1)
- 【請求項１】 クロック信号に同期して時系列的に入力
されるディジタルの入力信号に所定のフィルタリング処
理を施して時系列的なディジタルの出力信号を生成する
ディジタルフィルタにおいて、 各所定の基準値を格納しておくための複数の基準値レジ
スタと、 該複数の基準値レジスタを前記クロック信号に同期して
順次選択する基準値レジスタ選択回路と、 該基準値レジスタ選択回路により順次選択された基準値
レジスタに格納された基準値と順次生成される前記出力
信号との差を順次求める差分演算回路とを備えたことを
特徴とするディジタルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33313192A JPH06181426A (ja) | 1992-12-14 | 1992-12-14 | ディジタルフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33313192A JPH06181426A (ja) | 1992-12-14 | 1992-12-14 | ディジタルフィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06181426A true JPH06181426A (ja) | 1994-06-28 |
Family
ID=18262644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33313192A Withdrawn JPH06181426A (ja) | 1992-12-14 | 1992-12-14 | ディジタルフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06181426A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100335252B1 (ko) * | 2000-03-30 | 2002-05-06 | 정명식 | 비트 분리 구조의 고속 디지털 필터 |
-
1992
- 1992-12-14 JP JP33313192A patent/JPH06181426A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100335252B1 (ko) * | 2000-03-30 | 2002-05-06 | 정명식 | 비트 분리 구조의 고속 디지털 필터 |
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