CN102420225A - 半导体器件 - Google Patents

Abstract

提供了一种具有电阻值的温度依赖性小的电阻元件的半导体器件。半导体器件具有金属电阻元件层。金属电阻元件层包括电阻膜层。另一金属电阻元件层包括另一金属电阻膜层。金属电阻膜层为氮化钛电阻与氮化钽电阻中的一个。另一金属电阻膜层为氮化钛电阻与氮化钽电阻中的另一个。氮化钛电阻的电阻值具有正温度系数。而氮化钽电阻的电阻值具有负温度系数。接触插塞将金属电阻膜层与另一金属电阻膜层电耦合。因此，氮化钛电阻的温度系数与氮化钽电阻的温度系数可以彼此抵消。这可以减小温度系数。

Description

半导体器件

相关申请的交叉引用

2010年9月28日提交的日本专利申请No.2010-217317的公开内容，包括说明书、附图和摘要，以引用的方式全部并入于此。

技术领域

本发明涉及半导体器件。更具体地，本发明涉及半导体器件中包括的电阻元件的配置。

背景技术

在现有技术中，微计算机和振荡器一直单独地制造。在近些年来，在微计算机的芯片中包括振荡器已经实现了半导体器件的布局面积的缩减、成本的降低等。

为了使微计算机的芯片在其中包括振荡器，要求即使在诸如电压和温度的条件改变时振荡器的振荡频率仍然稳定。作为一个示例，对于微计算机中包括的高速OCO(芯片上振荡器)电路而言，要求振荡频率例如为40MHz±1％。

高速OCO电路例如包括用于将供应自恒定电流源的电流转换为电压的电阻元件。该电压决定振荡频率。因此，在电阻元件的电阻值根据温度变化时，高速OCO电路的振荡频率变化。由于这个原因，要求降低电阻元件的电阻值的温度依赖性。

例如，日本未审专利公开No.2007-149965(专利文献1)和日本未审专利公开No.2006-216607(专利文献2)公开了一种通过组合具有正温度系数的电阻和具有负温度系数的电阻而抑制电阻值的温度依赖性的技术。专利文献1公开了以下内容：由镍铬形成的电阻元件的电阻值具有正温度系数，而由铬硅形成的电阻元件的电阻值具有负温度系数。专利文献2公开了以下内容：由N型多晶硅形成的电阻元件的电阻值具有正温度系数，而由P型多晶硅形成的电阻元件的电阻值具有负温度系数。

[引用列表]

[专利文献1]

日本未审专利公开No.2007-149965

[专利文献2]

日本未审专利公开No.2006-216607

专利文献1并未具体地公开电阻值的温度系数。因此，专利文献1并未具体地公开包括镍铬电阻和铬硅电阻的电阻元件的电阻值的温度改变率降低了多少。

在另一方面，专利文献2公开了由N型多晶硅和P型多晶硅形成的电阻元件的电阻值的改变率是-0.02％(在-45℃到125℃的温度范围内)。在要求电路具有与高速OCO电路一样的高精确度电阻值的电阻元件的情况中，要求电阻值的温度依赖性尽可能小。因此，由N型多晶硅和P型多晶硅形成的电阻元件可能不适于这样的电路。

发明内容

本发明的目的在于提供具有电阻值呈现出小温度依赖性的电阻元件的半导体器件。

根据本发明一个示例的半导体器件包括半导体衬底、提供在半导体衬底之上的绝缘层、提供在绝缘层之上的第一电阻元件以及与第一电阻元件电耦合的第二电阻元件。第一电阻元件和第二电阻元件之一由氮化钛形成。第一电阻元件和第二电阻元件的另一个由氮化钽形成。

根据本发明的示例，可以提供具有电阻值呈现出小温度依赖性的电阻元件的半导体器件。

附图说明

图1是示出包括根据本发明的实施例的半导体器件的微计算机芯片的整体结构的示意图；

图2是示出在图1中示出的高速OCO电路的配置的一个示例的电路图；

图3是示出氮化钛电阻的电阻值的温度依赖性的视图；

图4是示出氮化钽电阻的电阻值的温度依赖性的视图；

图5是示出根据第一实施例的电阻元件的温度依赖性的视图；

图6是第一实施例的电阻元件的等效电路图；

图7是根据第一实施例的电阻元件的平面图；

图8是沿着图7的线VIII-VIII的截面图；

图9是示意性地示出了具有最简单多层互连结构的半导体器件的示例的截面图；

图10是示出了用于制造根据第一实施例的半导体器件的方法的第一步骤的示意截面图；

图11是示出了用于制造根据第一实施例的半导体器件的方法的第二步骤的示意截面图；

图12是示出了用于制造根据第一实施例的半导体器件的方法的第三步骤的示意截面图；

图13是示出了用于制造根据第一实施例的半导体器件的方法的第四步骤的示意截面图；

图14是示出了用于制造根据第一实施例的半导体器件的方法的第五步骤的示意截面图；

图15是示出了用于制造根据第一实施例的半导体器件的方法的第六步骤的示意截面图；

图16是示出了用于制造根据第一实施例的半导体器件的方法的第七步骤的示意截面图；

图17是示出了用于制造根据第一实施例的半导体器件的方法的第八步骤的示意截面图；

图18是示出了用于制造根据第一实施例的半导体器件的方法的第九步骤的示意截面图；

图19是示出了用于制造根据第一实施例的半导体器件的方法的第十步骤的示意截面图；

图20是示出了用于制造根据第一实施例的半导体器件的方法的第十一步骤的示意截面图；

图21是示出了用于制造根据第一实施例的半导体器件的方法的第十二步骤的示意截面图；

图22是示出了用于制造根据第一实施例的半导体器件的方法的第十三步骤的示意截面图；

图23是示出根据第一实施例的电阻元件的第一修改示例的平面图；

图24是沿着图23的线XXIV-XXIV的截面图；

图25是示出根据第一实施例的电阻元件的第二修改示例的平面图；

图26是第二实施例的电阻元件的等效电路图；

图27是示出根据第二实施例的电阻元件的一个示例的平面图；

图28是沿着图27的线XXVIII-XXVIII的截面图；

图29是沿着图27的线XXIX-XXIX的截面图；

图30是沿着图27的线XXX-XXX的截面图；

图31是示出根据第三实施例的电阻元件的一个示例的平面图；

图32是沿着图31的线XXXII-XXXII的截面图；

图33是沿着图31的线XXXIII-XXXIII的截面图；

图34是示出了根据第三实施例的电阻元件的另一示例的截面图；以及

图35是示出包括在根据第四实施例的半导体器件中的电阻电路的视图。

具体实施方式

以下将通过参考所附附图详细地描述本发明的实施例。顺便提及的是，在附图中，相同或者相似的部件被给予了相同的参考标记和附图标记，并且将不会对其进行重复描述。

第一实施例

图1是示出包括根据本发明实施例的半导体器件的微计算机芯片的整体结构的示意图。

参照图1，微计算机芯片MC1包括RAM(随机存储存储器)形成区域MC11、CPU(中央处理单元)形成区域MC12、外围电路形成区域MC13和MC15、ROM(只读存储器)形成区域MC14以及电源电路区域MC16。电源电路区域MC16包括高速OCO电路100。图1中示出的布局是一个示例，并且微计算机芯片的配置不限于图1中所示出的。

图2是示出在图1中示出的高速OCO电路的配置的一个示例的电路图。参照图2，高速OCO电路100例如通过由于对电容元件的重复充电和放电所导致的振荡操作而生成具有预定振荡周期(虽然并未具体地限定，但是例如40MHz)的信号。

高速OCO电路100包括恒定电压电路101，该恒定电压电路101包括恒定电流源。恒定电压电路101包括耗尽型MOSFET Q1、电阻元件110以及增强型MOSFET Q2、MOSFET Q3和MOSFET Q4。MOSFET Q1和MOSFETQ4为N沟道MOSFET。MOSFET Q2和MOSFET Q3为P沟道MOSFET。高速OCO电路100还包括增强型MOSFET Q5至MOSFET Q7、电容器C1、差分放大电路102、延迟电路103以及升压电路104。

MOSFET Q1的源极耦合到电阻元件110的一端。MOSFET Q1的漏极和MOSFET Q2的漏极以及MOSFET Q2的栅极和MOSFETQ3的栅极互相耦合。MOSFET Q3的漏极和MOSFET Q4的漏极，以及MOSFET Q4的栅极和MOSFET Q1的栅极互相耦合。MOSFETQ2和MOSFET Q3的源极耦合到源电压Vcc。电阻元件110的另一端和MOSFET Q4的源极耦合到接地电压。

恒定电压电路101生成流过电阻元件110的给定电流。从电阻元件110的一端(节点N)输出由电流值和电阻元件110的电阻值(作为一个示例，5kΩ)的乘积决定的恒定电压。恒定电压是将向差分放大电路102的负输入端子输入的参考电压。

MOSFET Q5的栅极耦合到MOSFET Q2的栅极和MOSFET Q3的栅极。MOSFET Q5的源极耦合到源电压Vcc。MOSFET Q5的漏极耦合到MOSFET Q6的源极。MOSFET Q6的漏极耦合到MOSFETQ7的漏极。MOSFET Q7的源极耦合到接地电压。

MOSFET Q6的栅极和MOSFET Q7的栅极耦合到延迟电路103的输出端子。MOSFET Q6的漏极和MOSFET Q7的漏极这两者都耦合到电容器C1的一端(节点N1)，并且耦合到差分放大电路102的正输入端子。

差分放大电路102将由恒定电压电路101生成的电压与电容器C1的电压进行比较。电容器C1根据比较结果进行充电或者放电。通过对电容器C1重复充电和放电，经由延迟电路103输出具有预定振荡周期的信号。

升压电路104包括反相器IV1、增强型MOSFET Q12和MOSFETQ13以及电容器C2和电容器C3。MOSFET Q12和MOSFET Q13为N沟道MOSFET。

启动信号CLK被输入到升压电路104中。升压电路104提升启动信号CLK的电压，并且将经提升的电压施加到MOSFET Q4的栅极和MOSFET Q1的栅极。

启动信号CLK被输入到反相器IV1和MOSFET Q12的栅极。IV1的输出端子耦合到电容器C2的一端。电容器C2的另一端耦合到MOSFET Q12的漏极、MOSFET Q13的漏极以及MOSFET Q13的栅极。MOSFET Q13的源极耦合到电容器C3的一端(节点N3)。MOSFET Q12的源极和电容器C3的另一端耦合到接地电压。

从恒定电压电路101输出的电压由电阻元件110的电阻值和流过电阻元件110的电流决定。根据本发明的实施例，抑制电阻元件110的电阻值根据温度变化变为可能。因此，可以使从恒定电压电路101输出的电压稳定。从恒定电压电路101输出的电压的稳定可以使从高速OCO电路输出的振荡频率稳定(例如40MHz±1％或40MHz±0.2％)。也就是说，可以使在微计算机中包括的振荡电路的频率稳定。

为了阻止电阻值根据温度变化，在相关技术中，电阻元件110例如包括N型多晶硅和P型多晶硅的组合。N型多晶硅的电阻值具有正温度系数。相比而言，P型多晶硅的电阻值具有负温度系数。这两者的组合促使正温度系数和负温度系数彼此抵消。因此，可以降低电阻值的温度系数。

然而，多晶硅的温度系数通常为大约几千ppm。此外，多晶硅的温度系数由多晶硅的杂质浓度调节。由于这个原因，所以难于形成具有稳定性的较小温度系数的多晶硅电阻。

因此，考虑电阻元件110由电阻值在半导体器件的经补偿的温度范围内呈现出较小变化的金属材料形成。例如，通过针对电阻元件110使用氮化钛(TiN)，可以获得比多晶硅电阻的温度系数小一个数量级的温度系数(几百ppm)。

然而，在要求振荡频率的精确度进一步增强时，可能要求具有更小温度系数的电阻。根据本发明的实施例，氮化钛电阻和氮化钽(TaN)电阻的组合形成电阻元件110。

图3是示出氮化钛电阻的电阻值的温度依赖性的视图。参照图3，氮化钛电阻的电阻值在-40℃到125℃的温度范围内具有正温度系数(大约几百ppm，例如400ppm)。顺便提及的是，此温度范围是一个示例。

图4是示出氮化钽电阻的电阻值的温度依赖性的视图。参照图4，氮化钽电阻的电阻值在-40℃到125℃的温度范围内具有负温度系数(绝对值为大约几百ppm)。

图5是示出根据第一实施例的电阻元件的温度依赖性的视图。参照图5，根据第一实施例的电阻元件具有相互电耦合的氮化钛电阻和氮化钽电阻。在电阻元件中，氮化钛电阻的温度系数和氮化钽电阻的温度系数相互抵消。因此，可以使温度系数的绝对值更小，或者使温度系数为零。

氮化钛电阻的电阻值的温度系数和氮化钽电阻的电阻值的温度系数(绝对值)两者均比多晶硅电阻的电阻值的温度系数小上约一个数量级。因此，形成具有稳定性的较小温度系数的电阻元件变为可能。

图6是第一实施例的电阻元件的等效电路图。参照图6，电阻元件110包括相互串联耦合的电阻元件111和电阻元件112。电阻元件111是氮化钛电阻和氮化钽电阻中的一个。电阻元件112是氮化钛电阻和氮化钽电阻中的另一个。

电阻元件111的电阻值称作R1。电阻元件112的电阻值称作R2。电阻元件110的电阻值R表达为以下表述(1)(符号“*”表示乘积；以下也同样适用)。

R＝R1+R2＝R1s(1+ΔR1)+R2s(1+ΔR2)＝R1s+R2s+ΔR1*R1s+ΔR2*R2s

(1)

其中ΔR1和ΔR2是彼此具有相反符号的值。例如，假定电阻元件111是氮化钛电阻，并且电阻元件112是氮化钽电阻。在该情况中，ΔR1为正值，并且ΔR2为负值。通过适当地设置电阻值R1和电阻值R2，可以使得ΔR1*R1s+ΔR2*R2s等于零。R1s和R2s为不依赖于温度的分量。在ΔR1*R1s+ΔR2*R2s＝0时，可以获得不依赖于温度的电阻值R(＝R1s+R2s)。

ΔR1和ΔR2之间的关系由试验或者通过其他方法先前确定。结果，确定了为获得ΔR1*R1s+ΔR2*R2s＝0的R1s和R2s之间的关系。电阻值R例如在电路设计的阶段中确定。电阻值R(设计值)以及R1s与R2s之间的关系决定了电阻值R1s和电阻值R2s。因此，电阻值R1s和电阻值R2s分别定义为电阻值R1和电阻值R2。通过适当地设置氮化钛电阻和氮化钽电阻的相应宽度、长度和厚度，可以获得电阻值。

图7是根据第一实施例的电阻元件的平面图。图8是沿着图7的线VIII-VIII的截面图。

参照图7和图8，半导体器件具有衬底SUB和提供在衬底SUB之上的第一层间绝缘膜SO11。在第一层间绝缘膜SO11之上提供了抽头(tap)层Ma和抽头层Mb。对在第一层间绝缘膜SO11之下的层应用多层互连结构。抽头层Ma和抽头层Mb是布置在多个布线层的最高位置处的布线层。

用表面平坦化的第二层间绝缘膜SO12覆盖抽头层Ma和抽头层Mb。在第二层间绝缘膜SO12之上提供金属电阻元件层Rm1。金属电阻元件层Rm1具有由金属电阻膜层Rm11和抗氧化膜层SN1构成的双层结构。金属电阻元件层Rm1与电阻元件111对应。

用表面平坦化的第三层间绝缘膜SO13覆盖金属电阻元件层Rm1。在第三层间绝缘膜SO13之上提供金属电阻元件层Rm2。金属电阻元件层Rm2具有由金属电阻膜层Rm12和抗氧化膜层SN2构成的双层结构。金属电阻元件层Rm2与电阻元件112对应。

用表面平坦化的第四层间绝缘膜SO14覆盖金属电阻元件层Rm2。用平坦表面钝化膜SN12覆盖第四层间绝缘膜SO14。用平坦表面保护性膜PF覆盖钝化膜SN12。

金属电阻膜层Rm11为氮化钛电阻和氮化钽电阻之一。金属电阻膜层Rm12为氮化钛电阻和氮化钽电阻中的另一个。也就是说，在布置在氮化钽电阻层之上的层处可以形成氮化钛电阻。相反地，可以在布置在氮化钛电阻层之上的层处形成氮化钽电阻。

接触插塞CP1将电阻元件111的一端与抽头层Ma耦合。接触插塞CP2将电阻元件111的另一端与电阻元件112的一端耦合。接触插塞CP3将电阻元件112的另一端与抽头层Mb耦合。针对接触插塞CP1至接触插塞CP3例如使用钨(W)。接触插塞CP3包括接触插塞CP1和耦合到接触插塞CP1的接触插塞CP2。

用于接触插塞CP1至接触插塞CP3的材料与氮化钛和氮化钽中的任何一个都不同。因此，可以理解的是，接触插塞CP1至接触插塞CP3的电阻值的温度特性可能影响电阻元件110的电阻值的温度特性。在如以上描述的接触插塞CP1至接触插塞CP3中的每个均由钨形成时，钨的电阻值的温度系数大约几千ppm(例如，3000ppm)。然而，通过增加电阻元件110的电阻值对电阻元件110与接触插塞CP1至接触插塞CP3的电阻值的和的总电阻值的贡献，可以降低由于接触插塞CP1至接触插塞CP3的电阻值的温度特性导致的电阻值的变化。

图9是示意性地示出了具有最简单多层互连结构的半导体器件的示例的截面图。参照图9，在衬底SUB之上形成绝缘膜SO1。在绝缘膜SO1之上形成布线层ML1。用绝缘膜SO2覆盖布线层ML1。在绝缘膜SO2之上形成布线层ML2。用绝缘膜SO3覆盖布线层ML2。根据图9中示出的配置，布线层ML2是布置在多个布线层的最高位置处的布线层。因此，金属电阻元件层Rm1和金属电阻元件层Rm2形成布线层ML2之上的位置处，例如在绝缘膜SO3之上。

在具有多层互连结构的半导体器件的情况中，布线层的数目只要为多个，而并不限于两个。也就是说，布置在图8中示出的抽头层Ma和抽头层Mb之下的布线层的数目只要为1个或者更多，而不具有具体限制。

然后将给出用于制造根据第一实施例的半导体器件的方法。具体地，将给出图7和图8中示出的电阻元件110的制造步骤的描述。

图10是示出了用于制造根据第一实施例的半导体器件的方法的第一步骤。参照图10，在衬底SUB之上形成已知的多层互连结构。然后形成表面平坦化的第一层间绝缘膜SO11。针对第一层间绝缘膜SO11，使用氧化硅膜。对于氧化硅膜而言，使用通过具有良好台阶覆盖的高密度等离子体CVD方法沉积的USG(非掺杂硅酸盐玻璃)膜(HDP-USG)和通过等离子体CVD方法沉积的TEOS膜(P-TEOS)。衬底SUB是半导体衬底，并且在衬底SUB上形成诸如晶体管(未示出)之类的电路元件。

然后，在第一层间绝缘膜SO11之上形成布线层M。布线层M是布置在多个布线层的最高位置处的布线层。布线层M通过溅射方法沉积。布线层M具有底层M1、布线主体M2以及上层M3。底层M1包括TiN/Ti膜。布线主体M2包括添加铜的铝(Al-Cu)膜。上层M3包括TiN/Ti膜。布线层M的膜厚度例如大约几百nm到1μm。

然后，在布线层M之上形成抗反射层SON11。抗反射层SON11例如是等离子体氮氧化物膜(P-SiON)，并且其由CVD方法形成。

图11是示出了用于制造根据第一实施例的半导体器件的方法的第二步骤。参照图11，进行布线层M和抗反射膜SON11的图形化。使用光刻技术和干法刻蚀处理以用于图形化。通过图形化形成抽头层Ma和抽头层Mb。顺便提及的是，已知技术可用于光刻技术和干法刻蚀技术以进行图形化。因此，此处将不再重复对其进行详细描述(以下同样适用)。

图12是示出了用于制造根据第一实施例的半导体器件的方法的第三步骤。参照图12，形成覆盖抽头层Ma和抽头层Mb的第二层间绝缘膜SO12。针对第二层间绝缘膜SO12，使用包括HDP-USG和P-TEOS的氧化硅膜。进行使用CMP(化学机械抛光)的平坦化处理。结果，第二层间绝缘膜SO12的表面被平坦化。

图13是示出了用于制造根据第一实施例的半导体器件的方法的第四步骤。参照图13，通过使用光刻技术和干法刻蚀处理，在第二层间绝缘膜SO12中形成分别与抽头层Ma和抽头层Mb连通的接触孔Va1。

图14是示出了用于制造根据第一实施例的半导体器件的方法的第五步骤。参照图14，在每个接触孔Va1中，形成接触插塞CP1。首先，通过溅射方法在接触孔Va1中沉积作为阻挡层的TiN/Ti(钛)层压膜CP11。然后，通过CVD方法沉积钨膜CP12。随后，通过CMP方法，使TiN/Ti层压膜CP11和钨膜CP12的顶表面平坦化。

图15是示出了用于制造根据第一实施例的半导体器件的方法的第六步骤。参照图15，在第二层间绝缘膜SO12之上形成金属电阻元件层Rm1。金属电阻元件层Rm1具有由金属电阻膜层Rm11和抗氧化膜层SN1构成的双层结构。例如，金属电阻膜层Rm11是通过溅射方法形成的TiN膜。

针对抗氧化膜层SN1，例如使用等离子体氮化物(P-SiN)膜。通过CVD方法形成等离子体氮化物膜。

然后，使用光刻方法和干法刻蚀处理进行金属电阻元件层Rm1的图形化。通过该步骤，形成了金属电阻元件层Rm1，并且金属电阻元件层Rm1经由接触插塞CP1与抽头层Ma电耦合。

顺便提及的是，抗氧化膜层SN1防止在氧气等离子体气氛中进行去除光致抗蚀剂时金属电阻膜层Rm11的表面暴露在氧气等离子气氛中。

图16是示出了用于制造根据第一实施例的半导体器件的方法的第七步骤。参照图16，在第二层间绝缘膜SO12之上以覆盖金属电阻元件层Rm1的方式形成第三层间绝缘膜SO13。针对第三层间绝缘膜SO13，使用包括P-TEOS膜的氧化硅膜。通过CVD方法形成P-TEOS膜。此外，进行使用CMP方法的平坦化处理。结果，第三层间绝缘膜SO13的表面被平坦化。

图17是示出了用于制造根据第一实施例的半导体器件的方法的第八步骤。参照图17，使用光刻技术和干法刻蚀处理，在第三层间绝缘膜SO13中形成接触孔Va2。在抽头层Mb之上，以与接触插塞CP1连通的方式在第三层间绝缘膜SO13中形成接触孔Va2。此外，以与金属电阻膜层Rm11连通的方式在第三层间绝缘膜SO13中形成接触孔Va2。

图18是示出了用于制造根据第一实施例的半导体器件的方法的第九步骤。参照图18，在接触孔Va2中形成接触插塞CP2。首先，通过溅射方法在接触孔Va2中沉积作为阻挡层的TiN/Ti层压膜CP13。然后，通过CVD方法沉积钨膜CP14。随后，通过CMP方法，使TiN/Ti层压膜CP13和钨膜CP14的顶表面平坦化。

在抽头层Mb之上，使接触插塞CP1和接触插塞CP2耦合。结果，形成了接触插塞CP3。

图19是示出了用于制造根据第一实施例的半导体器件的方法的第十步骤。参照图19，在第三层间绝缘膜SO13之上形成金属电阻元件层Rm2。金属电阻元件层Rm2具有由金属电阻膜层Rm12和抗氧化膜层SN2构成的双层结构。例如，金属电阻膜层Rm12是由溅射方法形成的TaN膜。然而，如以上描述的，金属电阻膜层Rm11可以是TaN膜，并且金属电阻膜层Rm12可以是TiN膜。金属电阻元件层Rm2经由接触插塞CP2与抽头层Ma电耦合。

然后，使用光刻技术和干法刻蚀处理进行金属电阻元件层Rm2的图形化。通过该步骤，形成了金属电阻元件层Rm2。针对抗氧化膜层SN2，例如，使用等离子体氮化物(P-SiN)膜。等离子体氮化物膜通过CVD方法形成。抗氧化膜层SN2防止在氧气等离子体气氛中进行去除光致抗蚀剂时金属电阻膜层Rm12的表面暴露在氧气等离子气氛中。

图20是示出了用于制造根据第一实施例的半导体器件的方法的第十一步骤。参照图20，在第三层间绝缘膜SO13之上形成第四层间绝缘膜SO14。此外，进行使用CMP方法的平坦化处理。结果，第四层间绝缘膜SO14的表面被平坦化。

图21是示出了用于制造根据第一实施例的半导体器件的方法的第十二步骤。参照图21，在第四层间绝缘膜SO14之上形成钝化膜SN12。针对钝化膜SN12使用P-SiN膜。通过CVD方法沉积钝化膜SN12。钝化膜SN12是用于保护半导体器件的表面不受外界损害的涂覆膜。顺便提及的是，虽然在图21中未示出，但是为了形成焊盘开口，通过光刻技术和干法刻蚀处理选择性地去除第二层间绝缘膜SO12、第三层间绝缘膜SO13、第四层间绝缘膜SO14，以及钝化膜SN12。

图22是示出了用于制造根据第一实施例的半导体器件的方法的第十三步骤。参照图22，在钝化膜SN12之上，形成保护性膜PF。保护性膜PF例如是光敏聚酰亚胺膜。顺便提及的是，虽然在图22中未示出，通过光刻处理形成了通过去除覆盖先前步骤形成的焊盘开口的聚酰亚胺而获得的图形。通过直到此处的步骤，完成了图7和图8中示出的半导体器件。

在该实施例中，金属电阻元件层Rm1和金属电阻元件层Rm2经由绝缘膜形成在布置在多个布线层的最高位置处的布线层之上。为了实现钝化膜SN12和保护性膜PF的有利的覆盖，使第二层间绝缘膜SO12和第三层间绝缘膜SO13的相应表面平坦化。因此，可以使通过溅射方法形成的金属电阻膜层Rm11和金属电阻膜层Rm12的厚度相等。可以用高精确度控制金属电阻膜层Rm11和金属电阻膜层Rm12的厚度。因此，可以增强电阻元件111和电阻元件112的相应电阻值的精确度。

此外，通过将金属电阻元件层Rm1和金属电阻元件层Rm2布置在布线层M之上，可以减轻对电阻元件111和电阻元件112的布局约束。例如，为了获得期望的电阻值，可能出现延伸电阻元件的必要。在使用布线层M或者布置在布线层M之下的布线层形成金属电阻元件层Rm1和金属电阻元件层Rm2时，芯片面积可能由于为获得期望的电阻值而导致的电阻元件的延伸而增加。根据该实施例，可以减轻对电阻元件111和电阻元件112的布局约束。由于这个理由，可以在不增加芯片面积的情况下形成电阻元件。

图23是示出根据第一实施例的电阻元件的第一修改示例的平面图。图24是沿着图23的线XXIV-XXIV的截面图。参照图23和图24，在电阻元件110A中，电阻元件111和电阻元件112经由抽头层Mc以及接触插塞CP1和接触插塞CP3彼此耦合。在这一方面，电阻元件110A与电阻元件110不同。电阻元件110A的其他部分的配置与电阻元件110的对应部分的配置相同。因此，此后将不会重复进行详细描述。

与抽头层Ma和抽头层Mb一样，抽头层Mc是布置在多个布线层的最高位置处的布线层M。如图23和图24所示，使用布置在多个布线层的最高位置处的布线层M，电阻元件111和电阻元件112也可以彼此串联地耦合。

图25是示出根据第一实施例的电阻元件的第二修改示例的平面图。参照图25，电阻元件111和112沿着给定方向(被称作X方向)布置，并且从抽头层Mc在共同方向(Y方向)上延伸。在这一方面，电阻元件110B与电阻元件110A不同。电阻元件110A的其他部分的配置与电阻元件110的对应部分的配置相同。因此，此后将不会重复详细描述。

金属电阻元件层Rm1金属电阻元件层Rm2布置在布线层M之上的位置处。因此，如图7、图23和图25所示，可以实现电阻元件111和电阻元件112的各种布局。也就是说，图7、图23和图25中所示的布局是一个示例，并且也可以采用其他布局。

如直到此处所描述的，根据第一实施例，半导体器件包括电阻元件，该电阻元件包括彼此串联耦合的氮化钛(TiN)电阻和氮化钽(TaN)电阻。氮化钛电阻和氮化钽电阻在电阻值的温度系数方面具有较小值(几百ppm，作为一个示例400ppm)。此外，氮化钛电阻的电阻值具有正温度系数。在另一方面，氮化钽电阻的电阻值具有负温度系数。通过组合氮化钛电阻和氮化钽电阻，可以提供具有小温度依赖性或者不具有温度依赖性的电阻元件。

第二实施例

在第二实施例中，半导体器件包括电阻元件，该电阻元件包括彼此并联耦合的氮化钛电阻和氮化钽电阻。在这一方面，第二实施例与第一实施例不同。如与第一实施例一样，该电阻元件包括在高速OCO电路中，例如在微计算机芯片(参见图1和图2)中。因此，关于包括根据第二实施例的电阻元件的高速OCO电路和包括高速OCO电路的微计算机芯片此后将不再重复。

图26是第二实施例的电阻元件的等效电路图。参照图26，电阻元件120包括彼此并联耦合的电阻元件111和电阻元件112。如与第一实施例一样，电阻元件111是氮化钛电阻和氮化钽电阻之一，并且电阻元件112是氮化钛电阻和氮化钽电阻中的另一个。

图27是示出根据第二实施例的电阻元件的一个示例的平面图。图28是沿着图27的线XXVIII-XXVIII的截面图。图29是沿着图27的线XXIX-XXIX的截面图。图30是沿着图27的线XXX-XXX的截面图。

参照图27到图30，电阻元件120具有电阻元件111和电阻元件112。电阻元件111的一端经由接触插塞CP3耦合到抽头层Mb。电阻元件111的另一端经由接触插塞CP1耦合到抽头层Mc。电阻元件112的一端经由接触插塞CP1耦合到抽头层Mb。电阻元件112的另一端经由接触插塞CP1耦合到抽头层Mc。

顺便提及的是，如从图27和图25的比较所指示的，电阻元件120具有根据电阻元件110B的配置，其中抽头层Ma和抽头层Mb彼此耦合。

电阻元件111的电阻值称作R1。电阻元件112的电阻值称作R2。电阻元件120的电阻值R表达为以下表述(2)。

R＝1/(1/R1+1/R2)＝R1*R2/(R1+R2)＝{R1s(1+ΔR1)*R2s(1+ΔR2)}/{R1s(1+ΔR1)+R2s(1+ΔR2)}≈(R1s*R2s+ΔR1*R1s+ΔR2*R2s)/(R1s+R2s+ΔR1*R1s+ΔR2*R2s)＝(1+ΔR1/R2s+ΔR2/R1s)/(1/R2s+1/R1s+ΔR1/R2s+ΔR2/R1s)(2)

其中ΔR1和ΔR2是彼此具有相反符号的值(例如，ΔR1为正值，并且ΔR2为负值)。通过将电阻值R1和电阻值R2设置在适当值处，可以满足关系ΔR1/R2s+ΔR2/R1s＝0。结果，可以获得不依赖于温度的电阻值R。

如直至此处所描述的，根据第二实施例，半导体器件包括电阻元件，该电阻元件包括彼此并联耦合的氮化钛电阻和氮化钽电阻。与第一实施例一样，根据第二实施例，可以在由并联耦合形成的电阻元件中降低温度依赖性，或者获得基本上为零的温度依赖性。

第三实施例

在第三实施例中，堆叠氮化钛电阻和氮化钽电阻。在这一方面，第三实施例与第一实施例不同。如与第一实施例一样，该电阻元件包括在高速OCO电路中，例如在微计算机芯片(参见图1和图2)中。因此，关于包括根据第三实施例的电阻元件的高速OCO电路和包括高速OCO电路的微计算机芯片此后将不再重复。

图31是示出根据第三实施例的电阻元件的一个示例的平面图。参照图31，电阻元件130包括电阻元件111和布置在电阻元件111之上的电阻元件112。电阻元件111的一端经由接触插塞CP1耦合到抽头层Ma。电阻元件111的另一端经由接触插塞CP1耦合到抽头层Mb。

电阻元件111和电阻元件112两者的长度均为L。电阻元件111的宽度为W1。相比而言，电阻元件112的宽度为W2。W1＜W2。如与第一实施例和第二实施例一样，电阻元件111为氮化钛电阻和氮化钽电阻之一。电阻元件112为氮化钛电阻和氮化钽电阻中的另一个。

图32是沿着图31的线XXXII-XXXII的截面图。图33是沿着图31的线XXXIII-XXXIII的截面图。参照图32和图33，在第二层间绝缘膜SO12之上提供金属电阻元件层Rm3。金属电阻元件层Rm3具有由金属电阻膜层Rm11和金属电阻膜层Rm12以及抗氧化膜层SN1构成的三层结构。金属电阻膜层Rm12堆叠在金属电阻膜层Rm11之上。金属电阻膜层Rm11对应于电阻元件111。金属电阻膜层Rm12对应于电阻元件112。抗氧化膜层SN1覆盖金属电阻膜层Rm11和金属电阻膜层Rm12。

用第三层间绝缘膜SO13覆盖金属电阻元件层Rm3。根据第三实施例的半导体器件并不具有第四层间绝缘膜SO14。在这一方面，根据第三实施例的半导体器件与根据第一实施例的半导体器件不同(参见图8)。用平坦表面的钝化膜SN12覆盖第三层间绝缘膜SO13。用平坦表面的保护性膜PF覆盖钝化膜SN12。

图32和图33中示出的半导体器件的其他部分的配置与根据第一实施例的半导体器件的对应部分的配置相同(参见图8)。也就是说，与第一实施例一样，金属电阻膜层Rm11和金属电阻膜层Rm12布置在多个布线层的最高层的布线之上。

金属电阻膜层Rm11是氮化钛电阻和氮化钽电阻之一。金属电阻膜层Rm12为氮化钛电阻和氮化钽电阻中的另一个。也就是说，可以在氮化钽电阻之上形成氮化钛电阻。相反地，可以在氮化钛电阻之上形成氮化钽电阻。

用于制造金属电阻元件层Rm3的方法不具有任何特定约束。然而，例如可以采用以下描述的方法。首先，通过溅射方法在第二层间绝缘膜SO12的平坦化的表面之上形成TiN膜(第一电阻膜层Rm11)。然后使用光刻方法和干法刻蚀处理进行金属电阻膜层Rm11的图形化。

随后，通过溅射方法，形成TaN膜(第二电阻膜层Rm12)。使用光刻方法和干法刻蚀处理进行金属电阻膜层Rm12的图形化，从而使得将TaN膜和TiN膜堆叠在彼此之上。TaN膜可以通过剥离(lift-off)方法堆叠在TiN膜之上。也就是说，使用光刻技术进行光致抗蚀剂的图形化，从而使得在光致抗蚀剂重叠在TiN膜的一部分处形成光致抗蚀剂的开口(空间图案)。然后，通过溅射沉积TaN膜。最后，去除光致抗蚀剂。结果，可以将具有长度L和宽度W2的TaN膜堆叠在TiN膜之上。

随后，通过CVD方法形成抗氧化膜层SN1(P-SiN膜)。使用光刻方法和干法刻蚀处理进行抗氧化膜层SN1的图形化。具体地，进行抗氧化膜层SN1的图形化，从而使得抗氧化膜层SN1的长度为L并且使得抗氧化膜层SN1的宽度为W1。

在图31到图33中示出的电阻元件120的等效电路与图26中示出的电路等同。也就是说，电阻元件120包括彼此并联耦合的电阻元件111和电阻元件112。

电阻元件111的电阻值称作R1。电阻元件112的电阻值称作R2。电阻元件11O的电阻值R表达为如以上描述的1/{(1/R1)+(1/R2)}＝R1*R2/(R1+R2)。在R1＝R1s(1+ΔR1)，并且R2＝R2s(1+ΔR2)时，电阻值R可以根据表达式(3)表达如下：

[数学表达式1]

$R=\frac{R1s(1+\mathrm{\ΔR}1)*R2s(1+\mathrm{\ΔR}2)}{R1s(1+\mathrm{\ΔR}1)+R2s(1+\mathrm{\ΔR}2)}$

$=\frac{R1s*R2s(1+\mathrm{\ΔR}1)(1+\mathrm{\ΔR}2)}{R1s+R2s+R1\mathrm{s\ΔR}1+R2\mathrm{s\ΔR}2}$

$=\frac{R1s*R2s(1+\mathrm{\ΔR}1)(1+\mathrm{\ΔR}2)}{(R1s+R2s)(1+\frac{R1\mathrm{s\ΔR}1+R2\mathrm{s\ΔR}2}{R1s+R2s})}...\left(3\right)$

忽略分数的分子中的项ΔR1*ΔR2。此外，对分母进行泰勒展开，从而导致向分子移项。结果，以上(3)变换为如下：

[数学表达式2]

$\≈\frac{R1s*R2s}{R1s+R2s}(1+\mathrm{\ΔR}1+\mathrm{\ΔR}2)(1-\frac{R1\mathrm{s\ΔR}1+R2\mathrm{s\ΔR}2}{R1s+R2s})$

$\≈\frac{R1s*R2s}{R1s+R2s}(1+\mathrm{\ΔR}1+\mathrm{\ΔR}2-\frac{R1\mathrm{s\ΔR}1+R2\mathrm{s\ΔR}2}{R1s+R2s})$

$=\frac{R1s*R2s}{R1s+R2s}(1+\frac{R1\mathrm{s\ΔR}1+R2\mathrm{s\ΔR}1+R1\mathrm{s\ΔR}2+R2\mathrm{s\ΔR}2-R1\mathrm{s\ΔR}1-R2\mathrm{s\ΔR}2}{R1s+R2s})$

$=\frac{R1s*R2s}{R1s+R2s}(1+\frac{R2\mathrm{s\ΔR}1+R1\mathrm{s\ΔR}2}{R1s+R2s})...\left(4\right)$

通过将以上(4)的右边的括号中的第二项设置为零，可以消除电阻值R的温度依赖性。也就是说，使得R2*ΔR1+R1*ΔR2＝0的条件变得必要。

在如图31和图32所示电阻元件111和电阻元件112在电阻长度上相等，并且电阻元件111和电阻元件112宽度不同时，用以下方式确定使得条件R2*ΔR1+R1*ΔR2＝0。

电阻元件111的薄层电阻值称为ρ1；电阻元件111的长度称为L1；并且电阻元件111的宽度称为W1。电阻元件112的薄层电阻值称为ρ2；电阻元件112的长度称为L2；并且电阻元件112的宽度称为W2。电阻元件111的电阻值R1表达为R1＝ρ1*(L1/W1)，并且电阻元件112的电阻值R2表达为R2＝ρ2*(L2/W2)。因此，可用以下(5)代替R2*ΔR1+R1*ΔR2＝0。

[数学表达式3]

$\mathrm{\ρ}2*\frac{L2}{W2}*\mathrm{\ΔR}1+\mathrm{\ρ}1*\frac{L1}{W1}*\mathrm{\ΔR}2=0...\left(5\right)$

此处L1＝L2。因此，以上(5)可以变换为如下。

[数学表达式4]

$\mathrm{\ρ}2*\frac{L2}{W2}*\mathrm{\ΔR}1=-\mathrm{\ρ}1*\frac{L1}{W1}*\mathrm{\ΔR}2$

$\frac{\mathrm{\ρ}2*\mathrm{\ΔR}1}{W2}=-\frac{\mathrm{\ρ}1*\mathrm{\ΔR}2}{W1}$

$\frac{W1}{W2}=\frac{\mathrm{\ρ}1*\mathrm{\ΔR}2}{\mathrm{\ρ}2*\mathrm{\ΔR}1}...\left(6\right)$

因此，通过设定W1与W2的比值以满足以上(6)中示出的关系，可以消除电阻R的温度依赖性。

此外，如图34中所示，也可以使金属电阻膜层Rm11和Rm12的宽度(即，电阻元件111的宽度W1和电阻元件112的宽度W2)相等。例如，通过溅射制造TiN膜，并且更换靶以连续地进行溅射。结果，TaN膜堆叠在TiN膜之上。此外，通过CVD方法，以覆盖TaN膜和TiN膜的方法制造抗氧化膜层SN1。随后，可以通过图形化处理制造如图34所示的具有相同宽度的电阻元件111和电阻元件112。

在这种情况中，以如下方式确定用于消除电阻值R的温度依赖性的条件(R2*ΔR1+R1*ΔR2＝0)。

首先，薄层电阻ρ表达为ρ＝σ/t，其中σ表示体电阻，并且t表示膜厚度。以上(5)可以被变换为如下：

[数学表达式5]

$\frac{\mathrm{\σ}2}{t2}*\frac{L2}{W2}*\mathrm{\ΔR}1=-\frac{\mathrm{\σ}1}{t1}*\frac{L1}{W1}*\mathrm{\ΔR}2...\left(7\right)$

其中σ1表示电阻元件111的体电阻，t1表示电阻元件111的膜厚度，σ2表示电阻元件112的体电阻，并且t2表示电阻元件112的膜厚度，

L1＝L2，并且W1＝W2。因此，以上(7)可以被变换为如下：

[数学表达式6]

$\frac{\mathrm{\σ}2}{t2}*\mathrm{\ΔR}1=-\frac{\mathrm{\σ}1}{t1}*\mathrm{\ΔR}2$

$\frac{t1}{t2}=-\frac{\mathrm{\σ}1*\mathrm{\ΔR}2}{\mathrm{\σ}2*\mathrm{\ΔR}1}...\left(8\right)$

通过选择膜厚度t1和t2以满足由以上(8)表达的关系，可以获得不具有温度依赖性的电阻值R。

如直至此处描述的，根据第三实施例，氮化钛电阻和氮化钽电阻彼此堆叠。这消除了氮化钛电阻和氮化钽电阻之间的用于相互耦合的接触插塞或者用于将氮化钛电阻和氮化钽电阻中的每个耦合到布线层M(图27和图28中示出的抽头层Mc)的需要。结果，可以降低接触插塞的电阻值相对于电阻元件的电阻值的贡献的比例。

如以上描述的，接触插塞的电阻值的温度系数可能比氮化钛电阻和氮化钽电阻中的每个电阻值的温度系数(绝对值)大。根据第三实施例，可以提供在温度依赖性上比根据第一实施例或者第二实施例减小更多的电阻元件，或者基本上不具有温度依赖性的电阻元件。

此外，根据第三实施例，可以从根据第一实施例的配置中省略第四层间绝缘膜SO14。因此，根据第三实施例，可以减小与第一实施例相比的制造成本。

第四实施例

根据第四实施例的半导体器件包括根据第一实施例到第三实施例中的任何一个的多个电阻元件，并且从而允许电阻值的调节。

图35是示出包括在根据第四实施例的半导体器件中的电阻电路的视图。参照图35，电阻电路150包括在节点Na和节点Nb之间串联地耦合的电阻元件151至电阻元件155，以及分别与电阻元件151至电阻元件155并联地耦合的MOSFET Tr1至MOSFET Tr5。相应电阻元件151至电阻元件155为根据第一实施例到第三实施例中的任何一个的电阻元件(110、110A、110B、120以及130)。

电阻电路150可以用于替代图2中示出的恒定电压电路101中的电阻元件110。在这种情况中，节点Na耦合到MOSFET Q1的源极，并且节点Nb耦合到接地电压。

电阻元件151至电阻元件155中的每个在对应MOSFET截止时被选择。然而，在对应MOSFET导通时，电阻元件处于非选择状态。MOSFET Tr1至MOSFET Tr5各自独立地导通和截止。因此，可以控制节点Na和节点Nb之间的电阻值。此外，可以理解的是，电阻值的温度依赖性(温度系数)在电阻元件151至电阻元件155之间变化。使用以上允许在节点Na和节点Nb之间的电阻值温度依赖性的精细调节。

顺便提及的是，在图35中，电阻电路150中包括的电阻元件的数目是5。然而，电阻电路150中包括的电阻元件的数目只要为多个而不具有特定限制。

此外，根据实施例的电阻元件并不限于在OCO电路能够使用的那些电阻元件。本发明可应用于包括被要求根据温度的电阻值的变化最小的电路的半导体器件。

本文公开的实施例应当被视为是示例性的，而不在任何方面进行限制。本发明的范围不是由实施例的描述限定，而是由所附的权利要求限定，并且旨在涵盖落入权利要求的等价物的意义和范围内的所有改变。

本发明尤其有利地应用于具有电阻元件的半导体器件。

Claims (9)

1.一种半导体器件，包括：

半导体衬底；

提供在所述半导体衬底之上的绝缘层；

提供在所述绝缘层之上的第一电阻元件；以及

与所述第一电阻元件电耦合的第二电阻元件，

其中所述第一电阻元件和所述第二电阻元件中的一个由氮化钛形成，并且

其中第一电阻元件和所述第二电阻元件中的另一个由氮化钽形成。

2.根据权利要求1所述的半导体器件，进一步包括多个布线层，

其中所述第一电阻元件和所述第二电阻元件经由所述绝缘层布置在于所述布线层的最高位置处布置的布线层之上。

3.根据权利要求1所述的半导体器件，其中所述第二电阻元件与所述第一电阻元件串联地耦合。

4.根据权利要求1所述的半导体器件，

其中所述第二电阻元件与所述第一电阻元件并联地耦合。

5.根据权利要求1所述的半导体器件，其中所述第二电阻元件堆叠在所述第一电阻元件之上，从而使得所述第二电阻元件与所述第一电阻元件直接接触。

6.根据权利要求1所述的半导体器件，

其中所述第一电阻元件和所述第二电阻元件包括在恒定电压电路中，所述恒定电压电路用于通过流过所述第一电阻元件和所述第二电阻元件的恒定电流的流动而生成恒定电压。

7.根据权利要求6所述的半导体器件，

其中所述恒定电压电路包括：

多个电阻元件，各自包括第一电阻元件和第二电阻元件，并且所述第一电阻元件和第二电阻元件彼此电耦合；以及

分别耦合到所述电阻元件的多个晶体管。

8.根据权利要求6所述的半导体器件，其中所述恒定电压电路包括在振荡电路中。

9.根据权利要求8所述的半导体器件，其中所述振荡电路包括在微计算机的芯片中。

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