CN102376622A - 避免介质层中出现空洞的方法 - Google Patents
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Abstract
本发明公开了一种避免介质层中出现空洞的方法，该方法包括：在NMOS管和PMOS管的表面沉积刻蚀停止层后，在刻蚀停止层之上旋涂PR；对PR进行光刻，光刻后的PR将PMOS管的栅极结构和NMOS管的栅极结构之间的刻蚀停止层暴露出来；对刻蚀停止层进行刻蚀，在PMOS管的栅极结构和NMOS管的栅极结构之间的刻蚀停止中形成一沟槽；去除PR；在刻蚀后的刻蚀停止层之上沉积介质层。采用本发明公开的方法能够避免介质层中出现空洞。
Description
技术领域
本发明涉及半导体技术，特别涉及一种避免介质层中出现空洞的方法。
背景技术
图1～图16为现有技术中半导体器件的制作方法的过程剖面示意图，该方法主要包括：
步骤101，参见图1，提供一半导体衬底1001，在半导体衬底1001上形成N阱1002、P阱1003以及浅沟槽隔离区(STI)1004。
首先，采用双阱工艺来定义N型金属氧化物半导体(NMOS)管和P型金属氧化物半导体(PMOS)管的有源区，从而得到N阱1002和P阱1003。
然后，通过光刻以及刻蚀等工艺，在半导体衬底1001上形成STI 1004，用于电绝缘所形成的NMOS管和PMOS管的有源区。
步骤102，参见图2，在半导体衬底1001表面生长栅氧化层和沉积多晶硅，并利用光刻、刻蚀和离子注入等工艺在P阱1003上方形成NMOS管的栅极结构1005，在N阱1002上方形成PMOS管的栅极结构1005。
本步骤中，首先进行栅氧化层的生长；然后，通过化学气相沉积工艺，在晶片表面沉积一层多晶硅，厚度约为500～2000埃；之后，通过光刻、刻蚀和离子注入等工艺，制作出NMOS管和PMOS管的栅极结构。
本发明所述栅极结构包括由多晶硅构成的栅极和位于栅极下方的栅氧化层。
至此，完成了栅极结构的制作。
步骤103，参见图3，旋涂光阻胶(PR)1006，在PR 1006之上施加第一掩膜版(图未示出)，并进行曝光、显影，从而形成第一光刻图案，其中， 曝光、显影后保留的PR 1006覆盖在PMOS管的表面，NMOS管的表面暴露出来。
步骤104，参见图4，进行轻掺杂漏(LDD)注入，在NMOS管栅极结构1005两侧的半导体衬底1001上形成轻掺杂漏极1007和轻掺杂源极1008。
注入的离子为N型元素，例如磷或砷。
在半导体器件微型化、高密度化、高速化和系统集成化等需求的推动下，栅极结构的宽度不断减小，其下方的沟道长度也不断减小，然而漏端的电压并没有显著减小，这就造成了在漏端的电场的增加，使得附近的电荷具有较大的能量，这些热载流子有可能穿越栅氧化层，引起了漏电流的增加，因此，需要采用一些手段来降低漏电流出现的可能性，如LDD注入。
步骤105，参见图5，将第一光刻图案剥离。
具体来说，主要采用两种方法去除PR 1006，第一，采用氧气(02)进行干法刻蚀，氧气与PR 1006发生化学反应，可将PR 1006去除；第二，还可采用湿法去胶法，例如，采用硫酸和双氧水的混合溶液可将PR 1006去除。
步骤106，参见图6，旋涂PR 1006，在PR 1006之上施加第二掩膜版(图未示出)，并进行曝光、显影，从而形成第二光刻图案，其中，曝光、显影后保留的PR 1006覆盖NMOS管表面，PMOS管的表面暴露出来。
步骤107，参见图7，进行轻掺杂漏LDD注入，在PMOS管栅极结构1005两侧的半导体衬底1001上形成轻掺杂漏极1007和轻掺杂源极1008。
注入的离子为P型元素，例如硼或铟。
至此，完成了NMOS管和PMOS管的轻掺杂漏极1007和轻掺杂源极1008的制作。
步骤108，参见图8，在半导体衬底1001表面依次沉积二氧化硅(SiO2)1009和氮化硅(Si3N4)1010，并采用干法刻蚀工艺刻蚀晶片表面的氮化硅1010，采用湿法刻蚀工艺刻蚀晶片表面的二氧化硅1009，形成NMOS管和PMOS管的栅极结构1005的侧壁层。
其中，侧壁层包括第一侧壁层和第二侧壁层，第一侧壁层为刻蚀后的二氧化硅1009，第二侧壁层为刻蚀后的氮化硅1010。
侧壁层可用于防止后续进行源漏注入时过于接近沟道以致发生源漏穿通，即注入的杂质发生扩散从而产生漏电流。
至此，完成了侧壁层的制作。
步骤109，参见图9，旋涂PR 1006，在PR 1006之上施加第三掩膜版(图未示出)，并进行曝光、显影，从而形成第三光刻图案，其中，曝光、显影后保留的PR 1006覆盖在PMOS管的表面，NMOS管的表面暴露出来。
步骤110，参见图10，进行离子注入，从而形成NMOS管的漏极1011和源极1012。
注入的离子为N型元素，例如磷或砷，N型离子注入后形成的结深比步骤104中进行LDD注入后形成的结深略大。
需要说明的是，由于侧壁层可作为栅极结构1005的保护层，因此注入的离子难以进入栅极，从而仅对栅极两侧的半导体衬底1001实现了注入，并最终形成漏极1011和源极1012。
步骤111，参见图11，将第三光刻图案剥离。
步骤112，参见图12，旋涂PR 1006，在PR 1006之上施加第四掩膜版(图未示出)，并进行曝光、显影，从而形成第四光刻图案，其中，曝光、显影后保留的PR 1006覆盖NMOS管表面，PMOS管的表面暴露出来。
步骤113，参见图13，进行离子注入，从而形成PMOS管的漏极1011和源极1012。
注入的离子为P型元素，例如硼或铟，P型离子注入后形成的结深比步骤107中进行LDD注入后形成的结深略大。
步骤114，参见图14，将第四光刻图案剥离。
至此，完成了NMOS管和PMOS管的漏极、源极的制作。
步骤115，参见图15，在半导体衬底1001表面沉积刻蚀停止层1013。
刻蚀停止层1013可为氮化硅。
步骤116，参见图16，在刻蚀停止层1013之上沉积介质层1014。
至此，本流程结束。
然而，如图16所示，在实际应用中，由于刻蚀停止层在NMOS管和PMOS管的栅极结构之间会形成向下的凹陷区域，当沉积介质层时，很容易在凹陷区域的底部形成真空区域，真空区域通常为图16所示的空洞1015，当在后续进行金属互连而形成接触孔时，空洞1015的存在有可能会使得所定义的接触孔的区域扩大，有可能导致所制作的半导体器件发生短路。
发明内容
有鉴于此，本发明提供一种避免介质层中出现空洞的方法，能够避免介质层中出现空洞。
为达到上述目的，本发明的技术方案是这样实现的：
一种避免介质层中出现空洞的方法，该方法包括：
在N型金属氧化物半导体NMOS管和P型金属氧化物半导体PMOS管的表面沉积刻蚀停止层后，在刻蚀停止层之上依次形成底部抗放射涂层BARC和光阻胶PR；
对PR进行光刻，光刻后的PR将PMOS管的栅极结构和NMOS管的栅极结构之间的刻蚀停止层上的BARC暴露出来；
依次对BARC和刻蚀停止层进行刻蚀，在PMOS管的栅极结构和NMOS管的栅极结构之间的刻蚀停止层中形成一沟槽；
依次去除PR和BARC；
在刻蚀后的刻蚀停止层之上沉积介质层。
所述沟槽的深度为50纳米至90纳米，所述沟槽的宽度为40纳米至80纳米。
所述刻蚀停止层为氮化硅。
在NMOS管和PMOS管的表面沉积刻蚀停止层之前，该方法进一步还包括：
在晶片上形成用于隔离PMOS管和NMOS管的浅沟槽隔离区STI以及NMOS管和PMOS管的栅极结构；
进行浅掺杂漏LDD注入，在NMOS管和PMOS管的栅极结构两侧分别形成PMOS管和NMOS管的轻掺杂漏极、PMOS管和NMOS管的轻掺杂源极；
在NMOS管和PMOS管的栅极结构两侧分别形成NMOS管和PMOS管的栅极结构的侧壁层；
在晶片上形成暴露出NMOS管的PR后，进行N型元素的离子注入，形成NMOS管的漏极和源极；在晶片上形成暴露出PMOS管的PR后，进行P型元素的离子注入，形成PMOS管的漏极和源极。
在本发明所提供的一种避免介质层中出现空洞的方法中，在NMOS管和PMOS管的表面沉积刻蚀停止层后，对刻蚀停止层进行刻蚀，在PMOS管的栅极结构和NMOS管的栅极结构之间的刻蚀停止层中形成一沟槽，然后在刻蚀后的刻蚀停止层之上沉积介质层，可见，本发明将刻蚀停止层在NMOS管和PMOS管的栅极结构之间的凹陷区域刻蚀为一沟槽，而当沉积介质层时，由于沟槽具有比较小的纵横比，不易在沟槽底部形成真空区域，能够避免沉积介质层时形成空洞。
附图说明
图1～图16为现有技术中半导体器件的制作方法的过程剖面示意图。
图17为本发明所提供的一种避免介质层中出现空洞的方法的流程图。
图18～图37为本发明所提供的一种避免介质层中出现空洞的方法的实施例的过程剖面示意图。
具体实施方式
为使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明所述方案作进一步地详细说明。
本发明的核心思想为：将刻蚀停止层在NMOS管和PMOS管的栅极结构之间的凹陷区域刻蚀为一沟槽，而当沉积介质层时，由于沟槽具有比较小的纵横比，不易在沟槽底部形成真空区域，能够避免沉积介质层时形成空洞。
图17为本发明所提供的一种避免介质层中出现空洞的方法的流程图。如图1所示，该方法包括以下步骤：
步骤11，在NMOS管和PMOS管的表面沉积刻蚀停止层后，在刻蚀停止层之上依次形成BARC和PR。
步骤12，对PR进行光刻，光刻后的PR将PMOS管的栅极结构和NMOS管的栅极结构之间的刻蚀停止层上的BARC暴露出来。
步骤13，依次对BARC和刻蚀停止层进行刻蚀，在PMOS管的栅极结构和NMOS管的栅极结构之间的刻蚀停止层中形成一沟槽。
步骤14，依次去除PR和BARC。
步骤15，在刻蚀后的刻蚀停止层之上沉积介质层。
至此，本流程结束。
下面通过一个实施例对本发明进行详细说明。
图18～图37为本发明所提供的一种避免介质层中出现空洞的方法的实施例的过程剖面示意图，该方法主要包括：
步骤201，参见图18，提供一半导体衬底1001，在半导体衬底1001上形成N阱1002、P阱1003以及STI 1004。
步骤202，参见图19，在半导体衬底1001表面生长栅氧化层和沉积多晶硅，并利用光刻、刻蚀和离子注入等工艺在P阱1003上方形成NMOS管的栅极结构1005，在N阱1002上方形成PMOS管的栅极结构1005。
步骤203，参见图20，旋涂PR 1006，在PR 1006之上施加第一掩膜版(图未示出)，并进行曝光、显影，从而形成第一光刻图案，其中，曝光、显影后保留的PR 1006覆盖在PMOS管的表面，NMOS管的表面暴露出来。
步骤204，参见图21，进行LDD注入，在NMOS管栅极结构1005两侧的半导体衬底1001上形成轻掺杂漏极1007和轻掺杂源极1008。
步骤205，参见图22，将第一光刻图案剥离。
步骤206，参见图23，旋涂PR 1006，在PR 1006之上施加第二掩膜版(图未示出)，并进行曝光、显影，从而形成第二光刻图案，其中，曝光、显影后保留的PR 1006覆盖NMOS管表面，PMOS管的表面暴露出来。
步骤207，参见图24，进行轻掺杂漏LDD注入，在PMOS管栅极结构1005两侧的半导体衬底1001上形成轻掺杂漏极1007和轻掺杂源极1008。
步骤208，参见图25，在半导体衬底1001表面依次沉积二氧化硅1009和氮化硅1010，并采用干法刻蚀工艺刻蚀晶片表面的氮化硅1010，采用湿法刻蚀工艺刻蚀晶片表面的二氧化硅1009，形成NMOS管和PMOS管的栅极结构1005的侧壁层。
其中，侧壁层包括第一侧壁层和第二侧壁层，第一侧壁层为刻蚀后的二氧化硅1009，第二侧壁层为刻蚀后的氮化硅1010。
步骤209，参见图26，旋涂PR 1006，在PR 1006之上施加第三掩膜版(图未示出)，并进行曝光、显影，从而形成第三光刻图案，其中，曝光、显影后保留的PR 1006覆盖在PMOS管的表面，NMOS管的表面暴露出来。
步骤210，参见图27，进行离子注入，从而形成NMOS管的漏极1011和源极1012。
步骤211，参见图28，将第三光刻图案剥离。
步骤212，参见图29，旋涂PR 1006，在PR 1006之上施加第四掩膜版(图未示出)，并进行曝光、显影，从而形成第四光刻图案，其中，曝光、显影后保留的PR 1006覆盖NMOS管表面，PMOS管的表面暴露出来。
步骤213，参见图30，进行离子注入，从而形成PMOS管的漏极1011和源极1012。
步骤214，参见图31，将第四光刻图案剥离。
步骤215，参见图32，在NMOS管和PMOS管的表面沉积刻蚀停止层1013。
刻蚀停止层1013可为氮化硅。
上述步骤与现有技术相同，不再详述。
步骤216，参见图33，在刻蚀停止层1013之上沉积底部抗反射涂层(BARC)1016后，在BARC 1016之上旋涂PR 1006。
步骤217，参见图34，在PR 1006之上施加第五掩膜版(图未示出)，并进行曝光、显影，从而形成第五光刻图案。
曝光、显影后的PR 1006在PMOS管的栅极结构和NMOS管的栅极结构之间留有一开口，从而将PMOS管的栅极结构和NMOS管的栅极结构之间的刻蚀停止层1013之上的BARC 1016暴露出来。
步骤218，参见图35，按照第五光刻图案依次对BARC 1016和刻蚀停止层1013进行刻蚀，在PMOS管的栅极结构和NMOS管的栅极结构之间的刻蚀停止层1013中形成一沟槽。
如图35所示，沟槽位于PMOS管的栅极结构和NMOS管的栅极结构之间，且沟槽的底部与半导体衬底1001的表面保持一定的距离，优选地，沟槽的深度a为50纳米至90纳米，沟槽的宽度b为40纳米至80纳米。
步骤218中在PMOS管的栅极结构和NMOS管的栅极结构之间的刻蚀停止层中形成沟槽的原因在于：现有技术中刻蚀停止层在NMOS管和PMOS管的栅极结构之间会形成向下的凹陷区域，且凹陷区域具有比较大的纵横比(aspect ratio)，所以当沉积介质层时很容易在凹陷区域的底部形成空洞，而本发明将刻蚀停止层在NMOS管和PMOS管的栅极结构之间的凹陷区域刻蚀为一沟槽，能够减小纵横比，而当沉积介质层时，由于沟槽具有比较小的纵横比，不易在沟槽底部形成真空区域，有效地避免沉积介质层时形成空洞。
步骤219，参见图36，将BARC 1016和第五光刻图案剥离。
其中，剥离的方法可采用现有技术的方法。
步骤220，参见图37，在刻蚀后的刻蚀停止层1013之上沉积介质层1014。
至此，本流程结束。
根据本发明所提供的技术方案，在NMOS管和PMOS管的表面沉积刻 蚀停止层后，对刻蚀停止层进行刻蚀，在PMOS管的栅极结构和NMOS管的栅极结构之间的刻蚀停止层中形成一沟槽，然后在刻蚀后的刻蚀停止层之上沉积介质层，可见，本发明将刻蚀停止层在NMOS管和PMOS管的栅极结构之间的凹陷区域刻蚀为一沟槽，而当沉积介质层时，由于沟槽具有比较小的纵横比，不易在沟槽底部形成真空区域，能够避免沉积介质层时形成空洞。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (4)
1.一种避免介质层中出现空洞的方法，该方法包括：
在N型金属氧化物半导体NMOS管和P型金属氧化物半导体PMOS管的表面沉积刻蚀停止层后，在刻蚀停止层之上依次形成底部抗放射涂层BARC和光阻胶PR；
对PR进行光刻，光刻后的PR将PMOS管的栅极结构和NMOS管的栅极结构之间的刻蚀停止层上的BARC暴露出来；
依次对BARC和刻蚀停止层进行刻蚀，在PMOS管的栅极结构和NMOS管的栅极结构之间的刻蚀停止层中形成一沟槽；
依次去除PR和BARC；
在刻蚀后的刻蚀停止层之上沉积介质层。
2.根据权利要求1所述的方法，其特征在于，所述沟槽的深度为50纳米至90纳米，所述沟槽的宽度为40纳米至80纳米。
3.根据权利要求2所述的方法，其特征在于，所述刻蚀停止层为氮化硅。
4.根据权利要求1所述的方法，其特征在于，在NMOS管和PMOS管的表面沉积刻蚀停止层之前，该方法进一步还包括：
在晶片上形成用于隔离PMOS管和NMOS管的浅沟槽隔离区STI以及NMOS管和PMOS管的栅极结构；
进行浅掺杂漏LDD注入，在NMOS管和PMOS管的栅极结构两侧分别形成PMOS管和NMOS管的轻掺杂漏极、PMOS管和NMOS管的轻掺杂源极；
在NMOS管和PMOS管的栅极结构两侧分别形成NMOS管和PMOS管的栅极结构的侧壁层；
在晶片上形成暴露出NMOS管的PR后，进行N型元素的离子注入，形成NMOS管的漏极和源极；在晶片上形成暴露出PMOS管的PR后，进行P型元素的离子注入，形成PMOS管的漏极和源极。
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|---|---|
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| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
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|
| C41 | Transfer of patent application or patent right or utility model | ||
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|
| C12 | Rejection of a patent application after its publication | ||
| RJ01 | Rejection of invention patent application after publication |
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