CN102315193A - 发光装置芯片封装物及支撑结构的形成方法 - Google Patents

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Abstract

本发明提供一种发光装置芯片封装物及支撑结构的形成方法，该发光装置芯片封装物包括：发光装置芯片；以及支撑结构，其中该发光装置芯片设置于该支撑结构之上，且其中该支撑结构具有用于提供该发光元件芯片的电性连结的一第一组贯穿硅介层物以及用于提供该发光元件芯片散热的一第二组贯穿硅介层物，其中该第一组贯穿硅介层物依照一第一图案密度的一第一图案而设置为，而该第二组贯穿硅介层物依照一第二图案密度的一第二图案设置，而其中该第一组贯穿硅介层物与该第二组贯穿硅介层物具有一相同深度。于本发明中描述的图案(或布局)与图案密度提供了可于蚀刻后具有较少微负载效应以及具有良好的芯片内均匀度的贯穿硅介层物的布局。

Description

发光装置芯片封装物及支撑结构的形成方法
技术领域
本发明涉及贯穿硅介层物(through silicon vias)的蚀刻，且尤其涉及降低贯穿硅介层物的蚀刻微负载(etching microloading)效应。
背景技术
于先进半导体封装的趋势中，已于改善电性表现时降低了形状因子(formfactor)。如此可制作出适用于工业与消费者的更快、更便宜与更小的产品。贯穿硅介层物(through silicon vias，TSVs)，或更精确为贯穿硅插拴(throughsilicon plug)，提供了可达成更高程度的整合以及先进半导体封装物的形状因子的降低的方法。如其名称所述，半导体装置前侧与后侧的电性连接情形使得于一封装物中垂直地组装多个芯片成为可能，而于公知封装物中仅具有单一芯片。如此，可于较小的形状因子中整合较多的半导体装置。此外，也可于单一芯片中整合不同类型的半导体芯片，以制作出所谓的系统级封装物(system in package，SIP)。无关于上述方法，于印刷电路板中的多重封装物所占面积为减少的，如此也减少了最终产品成本。最终，借由采用贯穿硅介层物所形成的芯片间内连情形可减少与基板间所需的电性连结物的数量，由于一基板连接物可是用于多个芯片。如此也有助于简化组装工艺以及改善合格率。
于贯穿硅介层物制造中，由于使用蚀刻以于硅基板内形成深贯穿硅介层物，硅蚀刻为一重要步骤。因此，便产生了下文中的揭示情形。
发明内容
有鉴于此，本发明提供了发光装置芯片封装物及用于发光装置芯片的支撑结构的形成方法。
于一实施例中，本发明提供了一种发光装置芯片封装物，包括：
该发光装置芯片；以及一支撑结构，其中该发光装置芯片设置于该支撑结构之上，且其中该支撑结构具有用于提供该发光元件芯片的电性连结的一第一组贯穿硅介层物以及用于提供该发光元件芯片散热的一第二组贯穿硅介层物，其中该第一组贯穿硅介层物依照一第一图案密度的一第一图案而设置为，而该第二组贯穿硅介层物依照一第二图案密度的一第二图案设置，而其中该第一组贯穿硅介层物与该第二组贯穿硅介层物具有一相同深度。
于另一实施例中，本发明提供了一种用于发光装置芯片的支撑结构的形成方法，包括：
准备用于图案化多个贯穿硅介层物的一光掩模，其中所述多个贯穿硅介层物分成至少一第一组与一第二组，而其中该第一组的贯穿硅介层物提供了与发光装置芯片的电性连接，而该第二组贯穿硅介层物提供了发光装置芯片的散热，该第一组贯穿硅介层物与该第二组贯穿硅介层物的深度介于15-40微米，而该第一图案密度与该第二图案密度间的差值具有为0.1-5％的一绝对值；沉积一抗蚀剂层于作为该支撑结构的一基板之上；采用该光掩模以图案化位于该基板上的该抗蚀剂层；以及借由用于硅的一深反应性离子蚀刻工艺以于图案化该抗蚀剂层后蚀刻该基板。
本发明的图案(或布局)与图案密度提供了可于蚀刻后具有较少微负载效应以及具有良好的芯片内均匀度的贯穿硅介层物的布局。
为让本发明的上述目的、特征及优点能更明显易懂，下文特举一优选实施例，并配合附图，作详细说明如下：
附图说明
图1显示了依据本发明的一实施例的一半导体芯片的封装物的剖面情形；
图2A显示了依据本发明的一实施例的蚀刻深度与图案密度间函数关系的一图表；
图2B显示了依据本发明的一实施例的蚀刻速率与深宽比间函数关系的一图表；
图2C显示了依据本发明的一实施例的具有宽度”W”与深度”D”的一介层物；
图3A显示了依据本发明的一实施例的一发光装置的封装物的上视情形；
图3B显示了依据本发明的一实施例的如图3A内封装物的剖面情形；
图3C显示了依据本发明的一实施例的一发光装置的封装物的剖面情形
图3D内(a)-(g)显示了依据本发明的一实施例的贯穿硅介层物的剖面情形的多种形状；
图4A-图4C显示了依据本发明的一实施例的于一发光装置的封装物内的贯穿硅介层物的多种设置情形；
图5A显示了依据本发明的一实施例的贯穿硅介层物的设置情形；
图5B显示了依据本发明的另一实施例的一贯穿硅介层物的设置情形；
图6显示了依据本发明的一实施例的贯穿硅介层物的蚀刻时间与沟填时间以及介层物尺寸间函数关系的一图表；
图7显示了依据本发明的一实施例的用于图案化与蚀刻位于一基板上的贯穿硅介层物的一制造流程。
其中，附图标记说明如下：
100～封装物；
101～半导体芯片；
102～绝缘层；
104～上方导电接触物；
105～贯穿硅介层物；
106～下方导电接触物；
107～导热沟槽/介层物；
108～连接元件；
110～硅基板；
120～支撑结构；
101(L)、102(S)～曲线；
205～介层物；
206、207～反应物；
208～区域；
300～封装物；
301～发光装置；
302～封装结构；
303～P接触物；
304～封装结构；
305～N接触物；
306、307～导电介面；
308、309～导电的贯穿硅介层物；
310～介面区；
310’～区域；
311～导热的贯穿硅介层物；
312～导热介面；
313～衬层介电层；
350～发光装置封装物；
401、402、403、404、405、406～行；
407、408～导电的贯穿硅介层物；
410、411～贯穿硅介层物；
412～贯穿硅介层物；
409、415～导热的贯穿硅介层物；
420～区域；
430～整个区域；
601、602～曲线；
700～工艺流程；
701、702、703、704、705～操作。
具体实施方式
图1显示了依据本发明一实施例的用于一半导体芯片101的封装物100的剖面情形。封装物100包括了一支撑结构(或封装结构)120，其由硅基板110所制成。支撑结构120用于支撑半导体芯片101并提供半导体芯片101与位于支撑结构120下方的如印刷电路板(PCB)的一安装基板(未显示)间的电性连结。除了提供电性连接，支撑结构也提供了帮助逸散由半导体芯片101所产生的热的装置，例如导热沟槽/介层物107，。
支撑结构120包括了形成于硅基板110的底部与顶部上以及形成于贯穿硅介层物(或插拴)105的侧壁上的绝缘层102。支撑结构120也包括了形成于硅基板110上的数个上方导电接触物104以及形成于硅基板110下方的数个下方导电接触物106。半导体芯片101通过如锡球的连接元件108而连接于上方导电接触物。贯穿硅介层物105内填入有导电材料所，以形成半导体芯片110与安装基板(未显示)间的电性连接情形，如此提供了与如电源或其他构件的其他构件间的电性连接关系。支撑结构120还包括数个导热沟槽/介层物107，其形成于硅基板110远离于半导体芯片101的一侧。导热沟槽/介层物107也为如金属的导热材料所填满，以帮助改善将半导体芯片101所产生的散热转移至基板110。如图1所示，导热沟槽/介层物107并不电性连接于半导体芯片101。
虽然支撑结构也提供了与半导体芯片101的电性连接与散热等功能，然而其工艺即为麻烦。由于贯穿硅介层物105与导热沟槽/介层物107具有不同深度，此两种不同介层物的蚀刻需要不同的两道抗蚀剂图案工艺与两道蚀刻工艺。此外，导热沟槽/介层物107的散热能力为导热沟槽/介层物107与电性接触区域104间的硅材料所限制。硅的热导率低于金属的热导率。因此，硅的散热效率并不如导热沟槽/介层物107内的金属材料来的佳。
因此，便需要具有如导热沟槽介层物107的导热沟槽/介层物，其具有相同于导电的贯穿硅介层物105的深度。当导热沟槽/介层物107与导电的贯穿硅介层物105具有相同深度时，仅需使用单道的抗蚀剂图案化工艺与蚀刻工艺以形成介层物/沟槽，而不需要两道分别的图案化与蚀刻工艺的使用。此外，通过贯穿硅介层物的散热将优于未利用到使用整个基板深度的导热沟槽/介层物，例如图1内所示的导热沟槽/介层物107。
贯穿硅介层物(through silicon vias，TSVs)或贯穿硅插拴(through siliconplugs，TSPs)可借由干硅蚀刻(dry silicon etching)工艺而制成。贯穿硅介层物具有介于约数百微米范围内的深度，因此用于蚀刻贯穿硅介层物(或贯穿硅插拴)的干硅蚀刻工艺(或深硅蚀刻工艺)为深反应性离子蚀刻(DRIE)工艺。深反应性离子蚀刻工艺可用于制造硅微系统元件或微机电系统。用于形成贯穿硅介层物的深反应性离子蚀刻各向异性地蚀刻了硅，以制作出贯穿硅介层物的垂直侧壁。
于部分实施例中，硅的深反应性离子蚀刻可使用一等离子体化含氟气体内的氟自由基(F*)，例如采用SE6以蚀刻硅。方程式(1)显示了氟自由基(F*)的产生来自于于一等离子体环境中的示范的含氟气体SF6。
SF6→SFM+NF*.............(1)
其中M+N＝6。氟自由基(F*)接着与硅反应以形成SiF4，如以下方程式(2)所示。
Si+4F*-→SiF4..............(2)
接着气态的SiF4于其形成之后离开了基板表面。为了蚀刻贯穿硅介层物，蚀刻工艺为高度各向异性。各向异性蚀刻可借由侧壁保护或借由形成高分子于侧壁之上而达成。于部分实施例中，可加入如氧气、氯气或溴化氢的一或多个保护气体于蚀刻气体中以形成侧壁保护物。于另一实施例中，可加入如C4F8的氟碳气体于蚀刻气体中，以于蚀刻时形成保护贯穿硅介层物的侧壁的聚合物。
上述硅的深反应性蚀刻工艺具有会影响到工艺结果的数个工艺参数，例如压力、气体流速、工艺功率等。除了上述的工艺参数外，对于经蚀刻形成的开口的轮廓与图案的也可影响蚀刻深度与其他工艺特性。此些效应可分为芯片间芯片效应(die-to-die effect)或芯片内效应(within-die effect)。芯片间效应包括了起因于腔体形态与工艺气体导入的空间地跨越晶片的蚀刻率变化。芯片间效应则为所谓的巨观负载效应(macroloading effect)，其由横跨基板上的反应物质的差异所造成。芯片内效应则为所谓的微负载效应，其可包括深宽比相关蚀刻，其为于深且窄结构内反应物质的传输降低所造成的一蚀刻率降低情形。微负载效应也可包括芯片内的基于高开口密度所造成的局部的反应物质缺乏而导致的一蚀刻率降低的结果。高开口密度区域具有高反应物消耗速率。由于于晶片上蚀刻物质的传输受限于扩散工艺，可于整个长度尺寸上呈现浓度变化，即为所谓的”空乏半径(depletion radius)”。如此的空乏情形导致了反应物的不足以及于高开口密度区内的蚀刻率的降低。
图2A显示了依据本发明的一实施例的蚀刻深度与图案密度间函数关系的一示意图表。曲线101绘示了对于具有一特殊尺寸(尺寸L)与形状的开口的不同图案密度于一特定蚀刻时间(T)后的蚀刻深度。于部分实施例中，贯穿硅介层物的深度介于约30-400微米。在此，图案密度定义为开口的表面区与基板总表面区的的百分比。举例来说，50％的图案密度指基板表面的50％为开口所占据。曲线101显示了随着图案密度的增加，基于反应物空乏情形所造成的蚀刻率降低结果。
图2A也显示了另一曲线102，其绘示了具有特殊尺寸”S ”的开口与尺寸的其他开口的蚀刻深度。尺寸曲线102的开口(S)小于曲线101的开口尺寸。曲线102为于曲线101的下方。如此意味着对于一特定图案密度而言，具有较小尺寸的开口可具有较大尺寸的开口而较为缓慢地蚀刻。如此可解释为受到深宽比的影响。图2B显示了依据本发明一实施例的蚀刻率与深宽比间函数关系的一图表。图2C显示了依据本发明的一实施例的具有一宽度”W”与一深度”D”的介层物(via)205。介层物205的深宽比定义为D/W。对于如反应物206与207的反应物而言，较不容易抵达位于介层物205内的较深区域，例如区域208。因此，当深宽比为高时蚀刻速率较低，如图2B所示，如前所述，于曲线102内的开口尺寸小于曲线101内的开口尺寸。因此，曲线102位于曲线101的下方，如图2A所示。于部分实施例中，贯穿硅介层物的深宽比介于约2-25。于部分实施例中，贯穿硅介层物的深宽比介于约3-10。
图3A显示了依据本发明一实施例的发光装置301(一半导体装置)的封装物300的上视情形。图3B显示了依据本发明的一实施例的图3A的封装物300的剖面情形(沿着线段QQ)。如图3A-图3B所示，发光装置301设置于一封装结构302之上，其提供了电性连接与散热等功能。发光装置301通过一(金属)焊线304而连接于一P接触物(或P电极)303。发光装置301也连接于一N接触物(或N电极)305。N接触物305与P接触物303电性地连结于导电介面307与306，其位于封装结构302的其他侧且分别通过贯穿硅介层物309与308而连接于封装结构302。于部分实施例中，导电介面306与307由相同于如贯穿硅介层物308与309的材料所填入，且其延伸至高于贯穿硅介层物308与309之上方。
发光装置301设置于介面区310之上，于部分实施例中其为P接触物305的一延伸部。导电介面306与307电性连接于如一印刷电路板(未显示)的一基板，且也可能包括其他的导电构件。
由发光装置301所产生的热可借由贯穿硅介层物311的帮助而逸散至下方的界面区310。贯穿硅介层物311连接于一导热介面312，其可导热地连接于位于如前述的印刷电路板的基板上的一或多个热构件。导热界面312通过贯穿硅介层物311而导热地连接于封装基板302，并延伸至贯穿硅介层物311之上。
于部分实施例中，所有贯穿硅介层物之间为一衬层介电层313所绝缘。于部分实施例中，贯穿硅介层物308、309与311为如钨、铝或铜的导电材料所填入。于部分实施例中，于沉积导电材料之前，贯穿硅介层物为一阻障层和/或一粘着促进层(未显示)所衬覆。上述阻障层和/或粘着促进层的沉积依据填入于贯穿硅介层物内的导电材料而应用。于部分实施例中，阻障层和/或粘着促进层包括Ti、TiN、Ta、TaN或上述膜层的组合。
于如图3A与图3B所示的实施例中，N接触物305电性连接于贯穿硅介层物309，而贯穿硅介层物309实体地与导热的贯穿硅介层物311相分隔。于部分实施例中，导热的贯穿硅介层物311也可作为导电的贯穿硅介层物而可不需要使用与的相分隔的贯穿硅介层物309。图3C显示了依据本发明的一实施例的一发光装置的封装物350的剖面情形，在此连结N接触物的导电的贯穿硅介层物与导热的贯穿硅介层物经过结合。如图3C所示，N接触物305与介面区310相重迭并成为一区域310’，其提供了与位于如前述印刷电路板(未显示)的基板上的其他元件的电性连接与导热连接。图3B内所示的贯穿硅介层物309可不存在。贯穿硅介层物311’具有导电连接与热传导等功能。
于图3A与图3B中，由发光装置芯片301所产生的热也通过相似于导电的连接贯穿硅介层物308与309的贯穿硅介层物311而散热。由于贯穿硅介层物311与贯穿硅介层物308与309具有相同深度，因而可简化工艺。仅需要单一的介层物(或插拴)图案化以及单一的介层物(或插拴)蚀刻。如前所述，为了形成良好的介层物(或插拴或沟槽)，便需要解决微负载相关的问题。为了降低微负载效应，于部分实施例中，用于散热的贯穿硅介层物311可具有极相似于导电的贯穿硅介层物308与309的尺寸与形状。图3D内(a)-(g)显示了依据本发明的实施例的贯穿硅介层物的剖面的多种形状。如图3D内(a)-(g)内所示，其形状可为一圆形(a)、一椭圆形(b)、一正方形(c)、一长方形(d)、一三角形(e)、一六边形(f)、或一八边形(g)等。借由使得导电的贯穿硅介层物具有极相似于热贯穿硅介层物的形状与尺寸，于蚀刻时以及于蚀刻之后，两种介层物(导电与导热)的深宽比可维持于相同范围，以避免其中一种介层物具有高于或低于另一种介层物的深宽比。
此外，于依据本发明之部分实施例中，导热与导电的介层物的密度处于相同范围内。图3A与图3B显示了导热介层物311与导电介层物308与309依照相同图案以及具有相同密度的设置情形。如此的设置情形可降低此两种介层物间的微负载效应，进而使得工艺最佳化较为容易。图3A与图3B内仅显示了如何设置此些介层物的一范例。其也可能有其他的设置范例。第4A图显示了依据本发明一实施例中，位于不同行的导热与导电的介层物间的硅贯穿介层物处于交错设置的情形。举例来说，位于行401与405内的导电介层物分别与位于行402与406内的导电介层物为交错。位于行403内的导热介层物与行404内的导热介层物交错。图4B显示了依据本发明的一实施例中，导电的贯穿硅介层物407与408的行按照导热介层物的相同长度”L”而延伸情形。图4C显示了依据本发明的一实施例的导电的贯穿硅介层物410与411依照单一行的设置情形。为了使得导电的贯穿硅介层物410与411的图案密度具有接近于导热的贯穿硅介层物412的图案密度，相较于其他前述的设置情形(如图3A-图3C与图4A-图4B所示的导热的贯穿硅介层物)，导热的贯穿硅介层物405(在此显示为导热的贯穿硅介层物412)于行间更远地分隔。可针对导电与导热的贯穿硅介层物的布局施行不同修改，以增加此两种形态介层物(导热与导电的介层物)间的图案与图案密度间的相似情形。
图5A显示了依据本发明的一实施例的贯穿硅介层物的设置情形。贯穿硅介层物501的半径为”r”，而两相邻的贯穿硅介层物间的距离为”2r”(或者为贯穿硅介层物的直径)。于图5A内的贯穿硅介层物的图案密度约为20％(或者更精确的来说为19.6％)。图5B显示了依据本发明的一实施例的贯穿硅介层物的另一设置情形。贯穿硅介层物具有正方形形状以及具有一宽度”D”，介于两相邻的贯穿硅介层物间之间距也为”D”。于图5B中的贯穿硅介层物的图案密度为25％。于部分实施例中，图案密度以为贯穿硅介层物所占据的区域除以贯穿硅介层物所在区域而计算得到，而非整个基板的表面区域。举例来说，如图4A内热介层物的图案密度计算为将于行403与404内的导热介层物的剖面区域除以区域420(虚线表示)，而非除以整个区域430(L型区域)。于部分实施例中，贯穿硅介层物密度介于约0.1％-70％。于部分实施例中，贯穿硅介层物密度介于约25-60％。
由于导热的贯穿硅介层物的数量可能多于导电的贯穿硅介层物的数量，显示于图3A-图3C内以及于图4A-图4C内图案范例的导电的贯穿硅介层物可能较导热的贯穿硅介层物容易受到边际效应(edge effect)的影响。在此描述的边际效应指位于贯穿硅介层物图案边缘的贯穿硅介层物且可称的为”图案边缘效应”。举例来说，基于边缘效应，图4B内导电的贯穿硅介层物407相较于相同图式中的导热的贯穿硅介层物415受到较多影响。位于图案边缘的如贯穿硅介层物407的贯穿硅介层物的有效图案密度，可低于远离图案边缘的如贯穿硅介层物415的贯穿硅介层物的有效图案密度。于部分实施例中，导电介层物(或具有较小总数量一组介层物)的图案密度(经计算得到)高出导热介层物的图案密度(或一组介层物具有较多总数量)约0.1-5％。
于部分实施例中，导热介层物的图案密度与导电介层物的图案密度间的差异约介于0％(即相同图案密度)至10％。于部分实施例中，导热介层物的图案密度与导电介层物的图案密度的差异介于约0％至2％。于另一实施例中，导热介层物的图案密度与导电介层物的图案密度的差异介于约0％至5％。图案密度的差异起因于贯穿硅介层物的形状、尺寸或设置情形的差异。导热介层物的图案密度可高于或低于导电介层物的图案密度。
如前所述，部分热导电介层物扮演了双重角色并也作为导电介层物的功用。于前述关于贯穿硅介层物密度的描述中，导热介层物也称之为具有导热介层物功能的介层物，如介层物311、409与415。然而，如此的导热介层物也具有成为如图3C内的介层物311的导电介层物。相反地，如前所述用于图案密度的导电介层物是指仅作为导电介层物用的介层物，如介层物308、309、407与408。
基于图案边缘效应的问题，于部分实施例中较佳地需使用具有较小直径(或宽度)的更多贯穿硅介层物，以降低图案边缘效应。此外，对于较大的贯穿硅介层物，贯穿硅介层物将需要更久的金属填入时间。然而，当贯穿硅介层物的尺寸太小时，贯穿硅介层物的深宽比为更高，如此会大幅地降低蚀刻率。图6为一图表，显示了依据本发明的部分实施例的贯穿硅介层物蚀刻时间与沟填时间间的函数关系。曲线601显示了随着介层物尺寸的增加介层物(或贯穿硅介层物)的蚀刻时间减少，而曲线602显示了随着介层物尺寸增加而介层物金属回填时间的增加。最佳化的介层物尺寸不能太大也不能太小。于部分实施例中，此直径介于约5-50微米。于部分实施例中，介层物的直径约介于15-40微米。
图7显示了依据本发明的一实施例的于一基板内的图案化与蚀刻贯穿硅介层物的一工艺流程700。于操作701中，准备具有位于光掩模上的贯穿硅介层物开口的图案的一光掩模。贯穿硅介层物分成至少两个不同组，例如导热的贯穿硅介层物与导电的贯穿硅介层物。于部分实施例中，此些贯穿硅介层物用于电性连接和/或散热如发光装置芯片的一半导体芯片。也可使用制造流程700以于其他种类芯片(非发光装置芯片)内形成贯穿硅介层物。于部分实施例中，导热的贯穿硅介层物也提供了电性连接。用于热传导与导电的贯穿硅介层物设计为具有相同剖面区域。于部分实施例中，于具有不同功能的贯穿硅介层物的剖面区域间的最大差值约于10％以内。于部分实施例中，所有贯穿硅介层物具有相同形状。于其他实施例中，贯穿硅介层物具有不同形状。如前所述，所有贯穿硅介层物的剖面区域的接近程度使得所有的贯穿硅介层物具有大体相同的深宽比。
于操作703中，于基板上沉积一抗蚀剂层。于部分实施例中，可早于抗蚀剂层沉积之前于选择性的一操作702中沉积一介电层于基板之上。此介电层用于保护基板的表面免于受到抗蚀剂的污染或于介层物蚀刻工艺中受到毁损。此介电层可为一假膜层，且需于介层物蚀刻之后移除之。
于部分实施例中，上述抗蚀剂层为公知抗蚀剂材料所形成，其为液态且可借由旋转涂布工艺而沉积。于其他实施例中，抗蚀剂层的材料由干膜层抗蚀剂(dry film resist，DFR)所形成，其也借由微影工艺(即光线曝光)而图案化。干膜层抗蚀剂可为正型或负型抗蚀剂。可使用干膜层抗蚀剂以形成用于电路版的铜电镀的图案。干膜层抗蚀剂的范例为MP112，其TOK有限公司(日本)所制造。干膜层抗蚀剂可层迭于一基板之上。使用干膜层抗蚀剂较使用湿旋转涂布抗蚀剂的优点在于干膜层抗蚀剂仅层迭于基板表面上。相反地，旋转涂布的湿抗蚀剂会流进去介层物开口内。由于贯穿硅介层物(或沟槽)的开口通常为深，例如介于约20-300微米深，填入于其内湿抗蚀剂不容易完全移除而不利于铜适当地电镀于开口的侧壁与底部之上。
于沉积抗蚀剂层于基板上后，依据本发明的一实施例，操作704中采用操作701所提供的光掩模以图案化抗蚀剂层。如前所述，为了降低微负载，位于光掩模上的介层物开口采用具有相对接近的形状与尺寸而设置，以及于如导热介层物(也可作为导电介层物)与导电介层物(仅作为导电介层物之用而不会位于半导体芯片之下)等不同群组的介层物间具有也几乎接近的图案与图案密度。于部分实施例中，于同一芯片中介层物的尺寸、形状、与图案密度为相同的。于部分实施例中，于具有较少数量的介层物族群的介层物密度稍高出具有较多数量的介层物族群的介层物密度约0.1％至约5％。
于抗蚀剂图案化后，依据本发明的一实施例，接着于操作705中借由一干硅蚀刻工艺以蚀刻基板，借以形成贯穿硅介层物。借由介层物尺寸、形状、图案与图案密度的最佳化设计，可大幅地降低贯穿硅介层物的微负载效应。于部分实施例中，介层物的深度介于约20微米至约300微米。于其他实施例中，介层物的深度介于约50微米至约200微米。
于蚀刻贯穿硅介层物之后，可依序进行其他基板工艺以完成基板的制备。后续工艺的范例可包括抗蚀剂移除、清洁、介电层沉积、金属沉积、基板后侧研磨以露出贯穿硅介层物等，但并不以上述工艺限制本发明。对于具有贯穿硅介层物的一基板的结构与制备方法的详细范例已于2010年4月5日申请的美国专利临时申请案第61/320819号，标题为”Novel SemiconductorPackage With Through Silicon Vias”中描述，故以提及方式将的并入于本文中。
前述的图案(或布局)与图案密度提供了可于蚀刻后具有较少微负载效应以及具有良好的芯片内均匀度的贯穿硅介层物的布局。用于不同组的贯穿硅介层物(或实体上分隔的族群或具有不同功能的族群)的贯穿硅介层物间的图案与图案密度需相当地接近。不同组的贯穿硅介层物(或实体上分隔的族群或具有不同功能的族群)的贯穿硅介层物需具有相对接近的形状、尺寸与深度以使得所有的贯穿硅介层物处于一控制(与最佳)范围内。贯穿硅介层物的尺寸与深度需小心的选择以最佳化蚀刻时间与金属沟填时间。
于一实施例中，本发明提供了一种发光装置芯片封装物。此发光装置芯片封装物包括了该发光装置芯片以及一支撑结构。该发光装置芯片设置于该支撑结构之上。且该支撑结构具有用于提供该发光元件芯片的电性连结的一第一组贯穿硅介层物以及用于提供该发光元件芯片散热的一第二组贯穿硅介层物。该第一组贯穿硅介层物依照一第一图案密度的一第一图案而设置。该第二组贯穿硅介层物依照一第二图案密度的一第二图案设置。其中该第一组贯穿硅介层物与该第二组贯穿硅介层物具有一相同深度。
于另一实施例中，本发明提供了一种用于发光装置芯片的支撑结构的形成方法。上述方法包括准备用于图案化多个贯穿硅介层物的一光掩模。所述多个贯穿硅介层物分成至少一第一组与一第二组。该第一组的贯穿硅介层物提供了与发光装置芯片的电性连接。该第二组贯穿硅介层物提供了发光装置芯片的散热。该第一组贯穿硅介层物依照一第一图案密度的一第一图案而设置。该第二组贯穿硅介层物依照一第二图案密度的一第二图案设置。而该第一图案密度与该第二图案密度间的差值具有为0％-5％。上述方法也包括沉积一抗蚀剂层于作为该支撑结构的一基板之上。上述方法还包括采用该光掩模以图案化位于该基板上的该抗蚀剂层。上述方法还包括借由用于硅的一深反应性离子蚀刻工艺以于图案化该抗蚀剂层后蚀刻该基板。
虽然本发明已以优选实施例揭示如上，然而其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当视随附的权利要求所界定的范围为准。

Claims (10)

1.一种发光装置芯片封装物，包括：
该发光装置芯片；以及
一支撑结构，其中该发光装置芯片设置于该支撑结构之上，且其中该支撑结构具有用于提供该发光元件芯片的电性连结的一第一组贯穿硅介层物以及用于提供该发光元件芯片散热的一第二组贯穿硅介层物，其中该第一组贯穿硅介层物依照一第一图案密度的一第一图案而设置为，而该第二组贯穿硅介层物依照一第二图案密度的一第二图案设置，而其中该第一组贯穿硅介层物与该第二组贯穿硅介层物具有一相同深度。
2.如权利要求1所述的发光装置芯片封装物，其中该第一组贯穿硅介层物与该第二组贯穿硅介层物具有相同形状、相同尺寸与相同深宽比。
3.如权利要求1所述的发光装置芯片封装物，其中该第一组贯穿硅介层物的该第一图案相同于该第二组贯穿硅介层物的该第二图案，而该第一组贯穿硅介层物的该第一图案密度相同于该第二组贯穿硅介层物的该第二图案密度。
4.如权利要求1所述的发光装置芯片封装物，其中该第一图案密度与该第二图案密度间具有介于0.1-5％的绝对值的一差值。
5.如权利要求4所述的发光装置芯片封装物，其中该第一图案密度高于该第二图案密度，以降低该第一组贯穿硅介层物的边缘效应。
6.一种用于发光装置芯片的支撑结构的形成方法，包括：
准备用于图案化多个贯穿硅介层物的一光掩模，其中所述多个贯穿硅介层物分成至少一第一组与一第二组，而其中该第一组的贯穿硅介层物提供了与发光装置芯片的电性连接，而该第二组贯穿硅介层物提供了发光装置芯片的散热，该第一组贯穿硅介层物与该第二组贯穿硅介层物的深度介于15-40微米，而该第一图案密度与该第二图案密度间的差值具有为0.1-5％的一绝对值；
沉积一抗蚀剂层于作为该支撑结构的一基板之上；
采用该光掩模以图案化位于该基板上的该抗蚀剂层；以及
借由用于硅的一深反应性离子蚀刻工艺以于图案化该抗蚀剂层后蚀刻该基板。
7.如权利要求6所述的用于发光装置芯片的支撑结构的形成方法，还包括：
早于沉积该抗蚀剂层之前，沉积一牺牲介电层于该基板之上。
8.如权利要求6所述的用于发光装置芯片的支撑结构的形成方法，其中该用于硅的深反应性离子蚀刻工艺采用了SF6做为反应气体。
9.如权利要求6所述的用于发光装置芯片的支撑结构的形成方法，其中该抗蚀剂层为一干膜抗蚀剂，而其中该干膜抗蚀剂保护了所述多个贯穿硅介层物的侧壁免于受到一湿抗蚀剂的污染。
10.如权利要求6所述的用于发光装置芯片的支撑结构的形成方法，其中该第一组贯穿硅介层物与该第二组贯穿硅介层物具有相同形状、相同尺寸与相同深宽比，借以改善芯片内的蚀刻均匀度。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104078416A (zh) * 2013-03-28 2014-10-01 中芯国际集成电路制造(上海)有限公司 硅通孔布局结构、硅通孔互联结构的形成方法

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI441305B (zh) * 2010-12-21 2014-06-11 Ind Tech Res Inst 半導體裝置
US8772817B2 (en) * 2010-12-22 2014-07-08 Cree, Inc. Electronic device submounts including substrates with thermally conductive vias
KR20130010359A (ko) * 2011-07-18 2013-01-28 삼성전자주식회사 반도체 장치용 기판 및 그를 포함한 반도체 장치
US10002820B2 (en) * 2012-02-28 2018-06-19 Taiwan Semiconductor Manufacturing Company, Ltd. Through silicon via layout pattern
DE102012108284B4 (de) * 2012-02-28 2020-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Layoutmuster mit Siliziumdurchkontaktierung
US8908383B1 (en) * 2012-05-21 2014-12-09 Triquint Semiconductor, Inc. Thermal via structures with surface features
US8618651B1 (en) * 2012-11-01 2013-12-31 Nvidia Corporation Buried TSVs used for decaps
TWI550920B (zh) * 2012-12-13 2016-09-21 鴻海精密工業股份有限公司 發光二極體
KR101958418B1 (ko) 2013-02-22 2019-03-14 삼성전자 주식회사 발광 소자 패키지
US9030025B2 (en) 2013-03-15 2015-05-12 IPEnval Consultant Inc. Integrated circuit layout
US8952500B2 (en) 2013-03-15 2015-02-10 IPEnval Consultant Inc. Semiconductor device
US8957504B2 (en) 2013-03-15 2015-02-17 IP Enval Consultant Inc. Integrated structure with a silicon-through via
JP2014212215A (ja) * 2013-04-18 2014-11-13 富士通株式会社 配線基板ユニットの製造方法、挿入用台座の製造方法、配線基板ユニット、および挿入用台座
KR20150139660A (ko) * 2014-06-03 2015-12-14 삼성전자주식회사 전자소자 패키지
US9693445B2 (en) * 2015-01-30 2017-06-27 Avago Technologies General Ip (Singapore) Pte. Ltd. Printed circuit board with thermal via
WO2017094589A1 (ja) 2015-11-30 2017-06-08 日本精工株式会社 放熱基板及び電動パワーステアリング装置
CN107302011B (zh) * 2016-04-14 2020-11-20 群创光电股份有限公司 显示装置
US10304803B2 (en) 2016-05-05 2019-05-28 Invensas Corporation Nanoscale interconnect array for stacked dies
US10236208B2 (en) 2016-06-16 2019-03-19 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method of manufacturing the same
KR20190119475A (ko) * 2018-04-12 2019-10-22 에스케이하이닉스 주식회사 반도체 다이들의 스택에서 조인트 불량을 검출하는 방법
FR3080709B1 (fr) * 2018-04-26 2023-01-20 St Microelectronics Grenoble 2 Vias conducteurs
WO2023117279A1 (de) * 2021-12-22 2023-06-29 Ams-Osram International Gmbh Optoelektronische halbleitervorrichtung und verfahren zur herstellung eines optoelektronischen halbleitervorrichtung

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1520611A (zh) * 2001-06-28 2004-08-11 �ƶ���ɭ��ϵͳ�ɷ����޹�˾ 制造无引线的多模具承载体用的结构和方法
CN1768434A (zh) * 2003-03-28 2006-05-03 吉尔科有限公司 发光二极管功率封装
US20060186535A1 (en) * 2005-02-23 2006-08-24 Visteon Global Technologies, Inc. Semi-conductor die mount assembly
US20060278885A1 (en) * 2005-06-14 2006-12-14 Industrial Technology Research Institute LED wafer-level chip scale packaging
US20080099770A1 (en) * 2006-10-31 2008-05-01 Medendorp Nicholas W Integrated heat spreaders for light emitting devices (LEDs) and related assemblies
US20090273002A1 (en) * 2008-05-05 2009-11-05 Wen-Chih Chiou LED Package Structure and Fabrication Method

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4074342A (en) * 1974-12-20 1978-02-14 International Business Machines Corporation Electrical package for lsi devices and assembly process therefor
JPH05211239A (ja) 1991-09-12 1993-08-20 Texas Instr Inc <Ti> 集積回路相互接続構造とそれを形成する方法
DE4314907C1 (de) 1993-05-05 1994-08-25 Siemens Ag Verfahren zur Herstellung von vertikal miteinander elektrisch leitend kontaktierten Halbleiterbauelementen
US5391917A (en) 1993-05-10 1995-02-21 International Business Machines Corporation Multiprocessor module packaging
US6882030B2 (en) 1996-10-29 2005-04-19 Tru-Si Technologies, Inc. Integrated circuit structures with a conductor formed in a through hole in a semiconductor substrate and protruding from a surface of the substrate
EP2270845A3 (en) 1996-10-29 2013-04-03 Invensas Corporation Integrated circuits and methods for their fabrication
US6037822A (en) 1997-09-30 2000-03-14 Intel Corporation Method and apparatus for distributing a clock on the silicon backside of an integrated circuit
US5998292A (en) 1997-11-12 1999-12-07 International Business Machines Corporation Method for making three dimensional circuit integration
JP3532788B2 (ja) 1999-04-13 2004-05-31 唯知 須賀 半導体装置及びその製造方法
US6322903B1 (en) 1999-12-06 2001-11-27 Tru-Si Technologies, Inc. Package of integrated circuits and vertical integration
US6444576B1 (en) 2000-06-16 2002-09-03 Chartered Semiconductor Manufacturing, Ltd. Three dimensional IC package module
US6599778B2 (en) 2001-12-19 2003-07-29 International Business Machines Corporation Chip and wafer integration process using vertical connections
EP1472730A4 (en) 2002-01-16 2010-04-14 Mann Alfred E Found Scient Res HOUSING FOR ELECTRONIC CIRCUITS WITH REDUCED SIZE
US6762076B2 (en) 2002-02-20 2004-07-13 Intel Corporation Process of vertically stacking multiple wafers supporting different active integrated circuit (IC) devices
US6800930B2 (en) 2002-07-31 2004-10-05 Micron Technology, Inc. Semiconductor dice having back side redistribution layer accessed using through-silicon vias, and assemblies
US7030481B2 (en) 2002-12-09 2006-04-18 Internation Business Machines Corporation High density chip carrier with integrated passive devices
US6841883B1 (en) 2003-03-31 2005-01-11 Micron Technology, Inc. Multi-dice chip scale semiconductor components and wafer level methods of fabrication
US6924551B2 (en) 2003-05-28 2005-08-02 Intel Corporation Through silicon via, folded flex microelectronic package
US7111149B2 (en) 2003-07-07 2006-09-19 Intel Corporation Method and apparatus for generating a device ID for stacked devices
TWI251313B (en) 2003-09-26 2006-03-11 Seiko Epson Corp Intermediate chip module, semiconductor device, circuit board, and electronic device
US7335972B2 (en) 2003-11-13 2008-02-26 Sandia Corporation Heterogeneously integrated microsystem-on-a-chip
US7049170B2 (en) 2003-12-17 2006-05-23 Tru-Si Technologies, Inc. Integrated circuits and packaging substrates with cavities, and attachment methods including insertion of protruding contact pads into cavities
US7060601B2 (en) 2003-12-17 2006-06-13 Tru-Si Technologies, Inc. Packaging substrates for integrated circuits and soldering methods
JP4467318B2 (ja) 2004-01-28 2010-05-26 Ｎｅｃエレクトロニクス株式会社 半導体装置、マルチチップ半導体装置用チップのアライメント方法およびマルチチップ半導体装置用チップの製造方法
US7262495B2 (en) 2004-10-07 2007-08-28 Hewlett-Packard Development Company, L.P. 3D interconnect with protruding contacts
US7148554B2 (en) * 2004-12-16 2006-12-12 Delphi Technologies, Inc. Discrete electronic component arrangement including anchoring, thermally conductive pad
US7297574B2 (en) 2005-06-17 2007-11-20 Infineon Technologies Ag Multi-chip device and method for producing a multi-chip device
JP5209177B2 (ja) 2005-11-14 2013-06-12 新光電気工業株式会社 半導体装置および半導体装置の製造方法
US7855397B2 (en) * 2007-09-14 2010-12-21 Nextreme Thermal Solutions, Inc. Electronic assemblies providing active side heat pumping
US20100127299A1 (en) * 2008-11-25 2010-05-27 Cooper Technologies Company Actively Cooled LED Lighting System and Method for Making the Same
US20100140790A1 (en) * 2008-12-05 2010-06-10 Seagate Technology Llc Chip having thermal vias and spreaders of cvd diamond
US8183579B2 (en) * 2010-03-02 2012-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. LED flip-chip package structure with dummy bumps

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1520611A (zh) * 2001-06-28 2004-08-11 �ƶ���ɭ��ϵͳ�ɷ����޹�˾ 制造无引线的多模具承载体用的结构和方法
CN1768434A (zh) * 2003-03-28 2006-05-03 吉尔科有限公司 发光二极管功率封装
US20060186535A1 (en) * 2005-02-23 2006-08-24 Visteon Global Technologies, Inc. Semi-conductor die mount assembly
US20060278885A1 (en) * 2005-06-14 2006-12-14 Industrial Technology Research Institute LED wafer-level chip scale packaging
US20080099770A1 (en) * 2006-10-31 2008-05-01 Medendorp Nicholas W Integrated heat spreaders for light emitting devices (LEDs) and related assemblies
US20090273002A1 (en) * 2008-05-05 2009-11-05 Wen-Chih Chiou LED Package Structure and Fabrication Method

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104078416A (zh) * 2013-03-28 2014-10-01 中芯国际集成电路制造(上海)有限公司 硅通孔布局结构、硅通孔互联结构的形成方法

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