CN102246292B - 在用于3d封装的基底中电镀基底贯通孔的方法 - Google Patents

在用于3d封装的基底中电镀基底贯通孔的方法 Download PDF

Info

Publication number
CN102246292B
CN102246292B CN200980149892.9A CN200980149892A CN102246292B CN 102246292 B CN102246292 B CN 102246292B CN 200980149892 A CN200980149892 A CN 200980149892A CN 102246292 B CN102246292 B CN 102246292B
Authority
CN
China
Prior art keywords
hole
wafer
seed layer
crystal seed
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN200980149892.9A
Other languages
English (en)
Other versions
CN102246292A (zh
Inventor
威廉·弗雷德里克·艾德瑞那司·贝斯林
佛莱迪·罗森柏
雁·皮尔·罗杰·拉米
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN102246292A publication Critical patent/CN102246292A/zh
Application granted granted Critical
Publication of CN102246292B publication Critical patent/CN102246292B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05009—Bonding area integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electroplating Methods And Accessories (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Abstract

因此，所提供的是一种在基底中电镀基底通孔的方法。提供一基底(200)，其具有第一侧及第二侧及多个基底通孔(210)。每个通孔都包含在该第一侧及第二侧之间延伸的第一端及第二端。一第一晶种层(220)沉积于基底(200)的第一侧上。施予一薄膜(250)至基底的第一晶种层(220)上，封闭多个基底通孔(210)的第一端。化学电镀基底(200)的第二侧，并移除此薄膜(250)。

Description

在用于3D封装的基底中电镀基底贯通孔的方法
技术领域
本发明涉及一种在用于3D封装的基底中电镀基底贯通孔的方法。
背景技术
现今电子装置通常包含多个在晶片上实施的集成电路。此外，系统级封装SiP(system-in-package)装置包含堆叠于彼此的顶部的多个裸片(die)。这些裸片需要被电性互连。一般而言，电性连接通过可填入铜的晶片贯通孔(through wafer holes)或通孔内连线来进行。系统级封装装置可包含不同技术的元件或单元，例如无源裸片(passive die)与硅或砷化镓中的视频处理器、数字信号协同处理器(DSP co-processor)、微机电系统(MEMS)裸片、收发器、存储器及图模(graphic die)的结合。在此，所需要的是三维内连线，这些内连线可包含填有导电材料的通孔。然而，需注意的是，这些通孔已经不能迎合不同需求，即，通孔必须与半导体基底绝缘，且对于大多数的射频应用来说通孔中的导体填充物必须具有最高的导电性。铜的电阻率低于2μΩ·cm，因而经常使用。铜的位置一般是由在导电晶种层上的电镀决定。通孔的宽度根据应用可为10至100μm。通孔的深度通常介于100至300μm之间。
图1显示依照已知技术的用铜填充通孔的方法的图示。在此，通孔110被蚀刻至完全穿透硅层100。随后，在晶片背侧通过密封层120密封硅层中的通孔110。随后，通过电镀由底向上填充通孔。进行完填充工艺处理之后，将铜Cu 130填入通孔110中。
然而，值得注意的是，通孔110的密封步骤为关键步骤。较佳地，全部的通孔皆应被同时且相同的密封，以确保由底向上的电镀具有一致性。再者，密封必须排除气泡(void)，以使通孔具有良好的电性接触。如果未一致地且在控制的深度上执行密封，化学电镀可能会导致铜凸块的形成，同时其它的通孔却未被完全地填充。此外，应减少在晶片背侧上铜的过度成长，以避免移除铜的额外步骤。
图2显示依照已知技术的一种可选的密封方法。在此，使用聚甲基丙烯酸甲酯(PMMA)聚合物架桥来覆盖通孔110。在步骤a)，提供氧化层150在硅基底的顶部上。在步骤b)，蚀刻部分的氧化层150。在步骤c)，蚀刻出部分进入至硅层100中的通孔110。在步骤d)，沉积氧化层150在通孔110中。在步骤e)，提供聚甲基丙烯酸甲酯层160在氧化层150的顶部上，其中聚甲基丙烯酸甲酯层160在通孔110上方形成架桥。可通过传统涂布方法沉积聚甲基丙烯酸甲酯160。在步骤f)，以化学机械研磨移除多余的聚甲基丙烯酸甲酯160。在步骤g)，沉积晶种层Ti/Cu在聚甲基丙烯酸甲酯架桥上。在步骤i)，移除聚甲基丙烯酸甲酯架桥，并在通孔上方提供不需依靠支撑物(freestanding)的导电膜。在步骤j)及k)，在通孔中填入铜。
然而，值得注意的是，上述方法需要多道工艺处理步骤。其中一个关键点，特别是对于已薄化的晶片来说，可为移除聚甲基丙烯酸甲酯的化学机械研磨CMP步骤。破坏晶片的风险很高，且这样的工艺处理不具有成本效益。
图3显示根据已知技术的一种可选的电镀方法。在此，所描述的是通过在铜晶种层上直接电镀的方式进行的整体密封。可通过传统的物理气相沉积PVD来执行晶种层101的沉积。在此，鉴于物理气相沉积PVD仅具有低的阶梯覆盖度(low step coverage)，因此晶种层101仅覆盖通孔110的顶部。可通过在晶种层101上直接电镀以密封通孔。铜Cu也可在通孔110内部及在晶片的区域上成长。经过足够的电镀时间即可封住通孔。然而，值得注意的是，此技术需对非常大的面积电镀，因而非常缓慢。此外，此工艺成本非常高。再者，铜层的厚度接近40μm。再者，这层必须沉积在晶片的侧边上，以封住通孔。此外，之后需通过例如化学机械研磨移除此层。
可选地，可提供阻挡沟槽103，可使用该阻挡沟槽103来执行铜的电镀。在此，可减少铜层的厚度，但仍接近30μm。此外，需要执行额外的工艺步骤(例如铜研磨、化学机械研磨等)以移除通孔的过量溢出。此外，在进行上述处理时，晶片的破坏量很高，而且成本也很高。最后，晶片必须翻转以进行由底向上的电镀，以完成通孔的填充。因此，需要额外的处理步骤。
在IEEE Electronic Components and Technology Conference 2008，Lühn等人所发表的“Reducing the Electro deposition Time for Filling Microvias withCopper for 3D Technology”，描述了将填充通孔的电镀时间缩短的方法。
发明内容
本发明的一目的为提供更具有成本效益及使基底处理更佳的电镀基底贯通孔的方法。本发明的另一目的为克服上述已知技术的一个或多个缺陷。
此目的由根据权利要求1所述的电镀贯通孔的方法来解决。
因此，提供了在基底中电镀基底通孔的方法。提供一基底，其具有第一及第二侧及多个基底通孔。每个通孔都包括在该第一及第二侧之间延伸的第一及第二端。将一第一晶种层沉积在基底的第一侧上。施予(apply)一薄膜(foil)至基底的第一晶种层上，封闭多个基底通孔的第一端。化学电镀基底的第二侧，并移除此薄膜。
根据本发明的一方案，在化学电镀之前，沉积一第二晶种层在基底的第二侧上。
根据本发明的一方案，在施予薄膜之前，至少部分密封这些基底通孔的第一端。
根据本发明的一方案，在沉积第一晶种层之前，将这些基底通孔的第一端形成为锥形。
根据本发明的一方案，在沉积第一晶种层之前，将这些基底通孔形成为锥形。
本发明也涉及系统级封装的装置，其由上述方法可获得或获得。
本发明也涉及在基底中的基底通孔电镀中一薄膜的使用以提供无气泡的基底通孔密封。
本发明也涉及半导体装置，其包括通过如前述的在基底中电镀基底通孔的方法所电镀的至少一个通孔。
本发明涉及一种构思，其结合了施予在晶种层顶部上的薄膜的使用和通过从基底的相反侧由底向上的电镀所执行的通孔的直接密封。该薄膜用于防止铜在基底前端溢出。铜将以水平方向(lateral direction)成长，并可使通孔的顶部部分(top part)被密封。
本发明还涉及一种在基底的一侧上施予薄膜以帮助关闭或密封通孔的构思。优选地，这可在沉积晶种层之后来执行，用于电镀基底的一侧。薄膜的提供对于铜仅成长于通孔中及水平方向上有所帮助，以实现铜对通孔的无气泡密封。然后，可进行由底向上的电镀以完全地填充通孔。之后，可移除薄膜。
本发明的其他方案定义在从属的权利要求中。
附图说明
参考附图将更详细地描述本申请的实施例及优点，其中：
图1显示依照已知技术的一种用铜填充通孔的方法的图示；
图2显示依照已知技术的一种可选的通孔的密封方法；
图3显示依照已知技术的一种可选的电镀方法；
图4显示依照第一实施例的电镀基底贯通孔的方法的示意图；
图5A至图5C显示依照第二实施例的电镀基底贯通孔的方法的图示；
图6显示依照第三实施例的电镀基底贯通孔的方法的图示；
图7显示依照第四实施例的电镀基底贯通孔的方法的图示；及
图8显示依照第五实施例的电镀基底贯通孔的方法的图示。
具体实施方式
在本发明实施例中，基底可为晶片或晶片的一部分。
图4显示依照第一实施例的电镀晶片贯通孔的方法的图示。可提供晶种层220在具有通孔210的硅晶片200上，且晶种层220也可部分延伸进入通孔210中。在晶种层220的顶部上，在一侧上(例如晶片前侧)提供一薄膜250。可通过从晶片背侧由底向上的电镀密封通孔210。薄膜250的优点是，其可防止在晶片前侧的铜的溢出，且如果晶片已被薄化，也可将晶片再强化。此外，薄膜250的优点是，仅在水平方向执行铜的成长，使得仅密封通孔的顶部部分。
从晶片背侧的通孔210的开口端进行电镀步骤。在铜晶种层220上开始电镀，其中铜晶种层220可延伸进入通孔210。由于仅需要密封通孔，密封可更为快速。在此，可以高密度电流进行电镀，以缩短密封时间，例如缩短至1小时。然而，值得注意的是，密封所需的时间也取决于通孔的直径。此外，可在一单一步骤中进行密封及由底向上的填充通孔。其优点是在通孔及金属内连线之间无需额外的接触电阻存在。这可通过在单一步骤中进行密封及由底向上填充通孔来实现。
可使用电镀参数(例如电流密度、脉冲比例、搅动速度、Cu2+浓度)来控制密封。密封深度将直接取决于晶种层的厚度。晶种层越薄越好，对于非常薄的晶种层来说，仅需沉积非常薄的膜层于通孔中。晶种层不会穿透至通孔的太深的位置。当密封发生在通孔的最顶部时，能有正确的密封。
提供薄膜的优点是，其可防止沉积溢出且防止在前侧形成铜凸块。此外，依照本发明的电镀技术可使不同尺寸的通孔同时密封，以便实现工艺处理的自由度。提供薄膜的优点也为，可处理薄晶片。只要晶片经处理时，薄膜可一直保持在晶片上。其优点是薄膜可强化晶片。
图5A至图5C显示依照第二实施例的电镀晶片贯通孔的方法的图示。在此，将描述依照本发明的工艺流程。在步骤S1，提供硅晶片200，硅晶片200亦可包含无源集成电路。在步骤S2，通过例如深反应离子蚀刻、激光钻孔、粉末爆炸(powder blasting)、光化学蚀刻等，来产生或蚀刻晶片贯通孔210。在步骤S3，使通孔壁绝缘，并施予膜层230。这可通过例如化学气相沉积CVD来进行(例如SiO2、Si3N4……)。
在步骤S4，提供晶种层240在硅晶片200上，并部分延伸至通孔210中。在步骤S5，施予薄膜250在晶种层240的顶部(如晶片前侧)上。在步骤S6，自晶片的另一侧进行化学电镀，填充通孔。在步骤S7，施予第二晶种层270至晶片背侧。在步骤S10，移除薄膜，并施予膜层275。在步骤S10，将前侧图案化。
晶种层240的沉积可由例如物理气相沉积PVD进行。位于前侧240及位于背侧270的晶种层可具有100至200nm的厚度。值得注意的是，通孔中的铜量及通孔的深度直接取决于晶种层的厚度。值得注意的是，晶种层可实现的深度可接近通孔宽度的3倍。此外，阶梯覆盖度不超过15％。晶种层的穿透限制在通孔中。如果晶种层过薄则将会变得不连续。
如前述的薄膜250需要抵抗中度酸，例如Cu2+/H2SO4 2-电镀溶液，且薄膜250也应需能轻易的粘贴(tape)或剥除(de-tape)。这些薄膜可例如为用于切割的“蓝膜(blue foils)”，例如GT 204薄膜。再者，可使用Kempton膜(Kempton foil)，例如标准热的UV胶带(standard thermal and UV-tape)，只要其满足前述需求即可。此种的薄膜便宜，易于安装及剥除，且可抵挡酸及小于150℃的热预算。此外，值得注意的是，密封的深度取决于晶种层的穿透深度。再者，密封的深度直接取决于晶片主要表面上(field of wafer)的晶种层的厚度。
图6显示依照第三实施例的电镀方法的图示。在此，在施予薄膜250和密封通孔之前，进行预密封及前侧金属的绕线(re-routing)，且在通孔的预密封进行之前，提供晶种层及在晶种层上提供光致抗蚀剂280。此工艺处理的优点是，在施予薄膜250之前，晶片前侧已被完全地处理。由于晶片前侧已经完全地处理，薄膜可保持附着在晶片的前侧上，直至该工艺处理结束。这可增加晶片在工艺处理中的稳定性。因此，晶片的处理获得改善。
图7显示依照第四实施例的电镀晶片贯通孔的方法的图示。依照第四实施例，提供晶种层在具有多个通孔210的硅晶片上。例如，在晶片前侧，可在通孔210的边缘上提供削痕(notch)。换言之，在施予薄膜250至晶片前侧之前，可提供预塑形的顶角通孔(top corner via)。顶角通孔的形状应为锥形，以利于晶种层的沉积。例如，这可通过物理气相沉积PVD执行。在此，仅在具有沉积在顶上的晶种层220的削痕处施予通孔210的密封，其优点是可提供局部的密封。值得注意的是，可通过多种不同的技术实现通孔的锥形角(tapered corner)。
图8显示依照第五实施例的电镀晶片贯通孔的方法的图示。在此，在硅晶片中提供通孔210。在硅的顶部，提供晶种层220。但晶种层将不会在通孔210上方延伸。这可通过提供锥形的通孔实现。在图8中，将这种锥形表示为负的斜率。其优点是晶种层在通孔中不会延伸太远。因此，优点是通孔的密封将非常局部化。
可使用前述的电镀晶片贯通孔的方法，使堆叠的晶片或裸片的三维集成成为可能，其所需的是晶片贯通孔。值得注意的是，此方法也可应用于任何需要三维通路的应用，例如微流体、冷却内连线(cooling interconnects)等。
本发明的其它应用为3D封装、3D内连线、转接、绕线及热传导。
此外，也可提供密封方法，以电镀的导电材料来关闭或密封通孔或孔穴。
应注意到上述提及的实施例为说明本发明，然其并非用以限定本发明，本领域普通技术人员将能够设计许多替换的实施例，而不背离所附的权利要求的范围。在权利要求中，任何括号内的参考标记不应视为限定此权利要求。词汇“包括”不排除未列于权利要求中的元件或步骤的存在。在元件之前的词汇“一”不排除多个元件的存在。在装置权利要求中列举了多项装置，这些装置可被实施于一个及相同的硬件。某种程度上可确定的是，在不同的从属权利要求所述的某些特征并不意指不能在基于某些优点下结合这些特征作使用。
再者，任何权利要求中的参考标记不应受限于限制权利要求的范围。

Claims (8)

1.在用于3D封装的基底中电镀基底通孔的方法，包括以下步骤：
提供一基底(200)，其具有第一侧和第二侧以及多个基底通孔(210)，每个通孔都具有在该第一侧及第二侧之间延伸的第一端及第二端；
沉积一第一晶种层(220)在该基底(200)的该第一侧上；
施予一薄膜(250)至该基底的该第一晶种层(220)上，封闭所述多个基底通孔(210)的该第一端；
从该基底(200)的该第二侧开始在所述第一晶种层（220）上开始进行化学电镀；以及
移除该薄膜(250)。
2.根据权利要求1所述的方法，还包含步骤：
在该化学电镀之前，沉积一第二晶种层(270)于该基底（200）的该第二侧上。
3.根据权利要求1或2所述的方法，还包含步骤：
在施予该薄膜(250)之前，至少部分密封所述多个基底通孔(210)的该第一端。
4.根据权利要求1所述的方法，还包含步骤：
在沉积该第一晶种层之前，锥形化所述多个基底通孔的该第一端。
5.根据权利要求1所述的方法，还包含步骤：
在沉积该第一晶种层之前，锥形化所述多个基底通孔。
6.根据权利要求1所述的方法，还包括步骤：
在沉积该第一晶种层之前，锥形化所述多个基底通孔或所述多个基底通孔的第一端。
7.根据权利要求1所述的方法，其中该基底为晶片。
8.系统级封装装置的制造方法，包括：
根据权利要求1-7任一项所述的在用于3D封装的基底中电镀基底通孔的方法。
CN200980149892.9A 2008-10-10 2009-09-28 在用于3d封装的基底中电镀基底贯通孔的方法 Active CN102246292B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP08166357.7 2008-10-10
EP08166357 2008-10-10
PCT/IB2009/054233 WO2010041165A1 (en) 2008-10-10 2009-09-28 Method of plating through wafer vias in a wafer for 3d packaging

Publications (2)

Publication Number Publication Date
CN102246292A CN102246292A (zh) 2011-11-16
CN102246292B true CN102246292B (zh) 2014-06-18

Family

ID=41531552

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200980149892.9A Active CN102246292B (zh) 2008-10-10 2009-09-28 在用于3d封装的基底中电镀基底贯通孔的方法

Country Status (3)

Country Link
US (1) US8455357B2 (zh)
CN (1) CN102246292B (zh)
WO (1) WO2010041165A1 (zh)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120080318A1 (en) * 2010-10-04 2012-04-05 Gillen James R Forming Through-Substrate Vias by Electrofilling
KR20120052734A (ko) * 2010-11-16 2012-05-24 삼성전자주식회사 반도체 칩 및 반도체 칩의 형성 방법
US9653123B2 (en) * 2012-07-20 2017-05-16 Marvell International Ltd. Direct data connectors for a sealed device and methods for forming a direct data connector for a sealed device
KR20160145801A (ko) * 2014-04-30 2016-12-20 코닝 인코포레이티드 관통-유리 비아의 제조를 위한 본딩 재료의 엣칭 백 공정
SG10201509996UA (en) * 2015-12-04 2017-07-28 Rokko Systems Pte Ltd Improved substrate processing and apparatus
US10410883B2 (en) 2016-06-01 2019-09-10 Corning Incorporated Articles and methods of forming vias in substrates
US10794679B2 (en) 2016-06-29 2020-10-06 Corning Incorporated Method and system for measuring geometric parameters of through holes
US10134657B2 (en) 2016-06-29 2018-11-20 Corning Incorporated Inorganic wafer having through-holes attached to semiconductor wafer
US11078112B2 (en) 2017-05-25 2021-08-03 Corning Incorporated Silica-containing substrates with vias having an axially variable sidewall taper and methods for forming the same
US10580725B2 (en) 2017-05-25 2020-03-03 Corning Incorporated Articles having vias with geometry attributes and methods for fabricating the same
US10917966B2 (en) * 2018-01-29 2021-02-09 Corning Incorporated Articles including metallized vias
US11554984B2 (en) 2018-02-22 2023-01-17 Corning Incorporated Alkali-free borosilicate glasses with low post-HF etch roughness
US11152294B2 (en) 2018-04-09 2021-10-19 Corning Incorporated Hermetic metallized via with improved reliability
US10699954B2 (en) 2018-04-19 2020-06-30 Teledyne Scientific & Imaging, Llc Through-substrate vias formed by bottom-up electroplating
CN113474311B (zh) 2019-02-21 2023-12-29 康宁股份有限公司 具有铜金属化贯穿孔的玻璃或玻璃陶瓷制品及其制造过程
FR3099848B1 (fr) * 2019-08-09 2021-09-24 Commissariat Energie Atomique Procédé de fabrication de vias traversant un substrat

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1881535A (zh) * 2005-06-17 2006-12-20 新光电气工业株式会社 具有穿透电极的半导体器件及其制造方法
DE102006060205B3 (de) * 2006-12-18 2008-04-17 Forschungszentrum Jülich GmbH Verfahren zur Herstellung von Durchkontaktierungen und Leiterbahnen

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4978639A (en) * 1989-01-10 1990-12-18 Avantek, Inc. Method for the simultaneous formation of via-holes and wraparound plating on semiconductor chips
US5111278A (en) * 1991-03-27 1992-05-05 Eichelberger Charles W Three-dimensional multichip module systems
US6162365A (en) * 1998-03-04 2000-12-19 International Business Machines Corporation Pd etch mask for copper circuitization
US6541301B1 (en) * 1999-02-12 2003-04-01 Brook David Raymond Low RF loss direct die attach process and apparatus
JP3967108B2 (ja) * 2001-10-26 2007-08-29 富士通株式会社 半導体装置およびその製造方法
US6936536B2 (en) * 2002-10-09 2005-08-30 Micron Technology, Inc. Methods of forming conductive through-wafer vias
US6852627B2 (en) * 2003-03-05 2005-02-08 Micron Technology, Inc. Conductive through wafer vias
US20070020960A1 (en) * 2003-04-11 2007-01-25 Williams John D Contact grid array system
US7230318B2 (en) * 2003-12-24 2007-06-12 Agency For Science, Technology And Research RF and MMIC stackable micro-modules
US7419852B2 (en) * 2004-08-27 2008-09-02 Micron Technology, Inc. Low temperature methods of forming back side redistribution layers in association with through wafer interconnects, semiconductor devices including same, and assemblies
US7129567B2 (en) * 2004-08-31 2006-10-31 Micron Technology, Inc. Substrate, semiconductor die, multichip module, and system including a via structure comprising a plurality of conductive elements
JP3987521B2 (ja) * 2004-11-08 2007-10-10 新光電気工業株式会社 基板の製造方法
TWI253714B (en) * 2004-12-21 2006-04-21 Phoenix Prec Technology Corp Method for fabricating a multi-layer circuit board with fine pitch
JP2009516388A (ja) * 2005-11-18 2009-04-16 レプリソールス テクノロジーズ アーベー 多層構造の形成方法
TWI299554B (en) * 2006-06-21 2008-08-01 Advanced Semiconductor Eng Substrate structure and method for manufacturing the same
JP2008053568A (ja) * 2006-08-25 2008-03-06 Nec Electronics Corp 半導体装置および半導体装置の製造方法
DE102006049562A1 (de) * 2006-10-20 2008-04-24 Qimonda Ag Substrat mit Durchführung und Verfahren zur Herstellung desselben
US7531443B2 (en) * 2006-12-08 2009-05-12 Micron Technology, Inc. Method and system for fabricating semiconductor components with through interconnects and back side redistribution conductors
US7863189B2 (en) * 2007-01-05 2011-01-04 International Business Machines Corporation Methods for fabricating silicon carriers with conductive through-vias with low stress and low defect density
JP4807272B2 (ja) * 2007-02-05 2011-11-02 パナソニック電工株式会社 半導体ウェハへの貫通孔配線の形成方法
US7727887B2 (en) * 2007-10-30 2010-06-01 International Business Machines Corporation Method for improved power distribution in a three dimensional vertical integrated circuit
US8507320B2 (en) * 2008-03-18 2013-08-13 Infineon Technologies Ag Electronic device including a carrier and a semiconductor chip attached to the carrier and manufacturing thereof
US8253230B2 (en) * 2008-05-15 2012-08-28 Micron Technology, Inc. Disabling electrical connections using pass-through 3D interconnects and associated systems and methods
US7985622B2 (en) * 2008-08-20 2011-07-26 Intel Corporation Method of forming collapse chip connection bumps on a semiconductor substrate

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1881535A (zh) * 2005-06-17 2006-12-20 新光电气工业株式会社 具有穿透电极的半导体器件及其制造方法
DE102006060205B3 (de) * 2006-12-18 2008-04-17 Forschungszentrum Jülich GmbH Verfahren zur Herstellung von Durchkontaktierungen und Leiterbahnen

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JP特开2007-173856A 2007.07.05

Also Published As

Publication number Publication date
CN102246292A (zh) 2011-11-16
US8455357B2 (en) 2013-06-04
WO2010041165A1 (en) 2010-04-15
US20120133047A1 (en) 2012-05-31

Similar Documents

Publication Publication Date Title
CN102246292B (zh) 在用于3d封装的基底中电镀基底贯通孔的方法
CN101066004B (zh) 具有被导电材料填充的通孔的基板的制造方法
CN100483653C (zh) 导电通道的制造方法和半导体器件及系统
Nguyen et al. Through-wafer copper electroplating for three-dimensional interconnects
TWI362710B (en) Method for forming metal electrode of system in package
US9330975B2 (en) Integrated circuit substrates comprising through-substrate vias and methods of forming through-substrate vias
CN101740490B (zh) 半导体装置制造方法和半导体装置
WO2012145373A1 (en) Vias in porous substrates
CN103730445A (zh) 具有双晶铜线路层的电路板及其制作方法
SE537874C2 (sv) CTE-anpassad interposer och metod att tillverka en sådan
US10553358B2 (en) Electronic substrates and interposers made from nanoporous films
JP2007005403A (ja) 半導体基板への貫通配線の形成方法
CN104867865B (zh) 一种晶圆三维集成引线工艺
EP2826066A1 (en) Semiconductor devices with close-packed via structures having in-plane routing and method of making same
KR20140053912A (ko) 적층 반도체 구조 내에 수직적 전기 연결을 형성하는 방법
JP4552770B2 (ja) 半導体基板への貫通配線の形成方法
JP2006222138A (ja) 貫通電極の形成方法
CN108461465A (zh) 一种硅通孔结构及其制备方法
US20220359415A1 (en) Superconducting through substrate vias
US20120171877A1 (en) Integrated circuit chip and fabrication method
JP2013106015A (ja) 半導体装置、及びその製造方法
TW202332789A (zh) 電鍍方法及積體電路裝置結構
JP2004119606A (ja) 半導体基板の貫通孔埋め込み方法および半導体基板
CN205984964U (zh) 导体柱和芯片倒装产品
KR100803004B1 (ko) 관통홀 충진방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant