CN1021997C - 半导体存储设备 - Google Patents

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Abstract

一种高密度存储设备，通常包括多个排连接到多个字线、多个位线、和译码器。这种存储设备中各毗邻线之间的电容会引起不希望有的耦合干扰，从而将各信号引入歧途。一种旨在解决上述这些问题的存储设备，其存储单元陈列包括多个位线BL、多个字线WL和多个读出放大器SA。各字线每四个一组进行扭曲，使得各线在其整个长度上与其毗邻接线相隔一段距离，且系配置得使各线之间的耦合电容减小。各字线驱动器以这样的方式配置在阵列两边，使得存储设备的布局达到最佳情况。

Description

本发明涉及一种半导体存储设备的字线，特别是，但不是唯独地，涉及半导体存储器阵列的一种布局方法。
由于半导体存储设备的设计趋向于在微小芯片表面上采用越来越高的存储单元和存储器阵列的组装密度，因此半导体存储设备的存储单元和其它元件的操作日益受到这类高密度存储器阵列布局所引起的一些问题的影响。
特别是，在具有多个存储单元、多个位线和多个字线的存储器阵列中，在各线之间引入较窄的间距就会在某一线有信号传输时在各线之间产生容性耦合。各线之间的容性耦合可能会达到线本身容性分量的两倍。
一般说来，要增大半导体存储设备的存储容量需要增加字线的长度，缩小各字线之间的间距。但鉴于访问存储单元所需要的时间取决于所附字线的长度，因而不希望字线过长。因此在一般的存储器中，为补偿访问时间因字线长而引起的延迟，有时在各字线的多晶体上加一个金属层，使其有可能通过金属中的传导作用进行高速操作。但在各字线上加覆盖层会因金属伸出各字线外而使各线间的间距更窄，因而使各线间的容性耦合比未加覆盖层的各线更大。
因此因各线的金属覆盖层之间的容性耦合传输而引起的干扰就附加到各线间的容性耦合而引起的干扰。由于这种各字线之间的容性耦合所引起的干扰在选取字线时总是要加入或放出，因此毗邻各字线间的交扰 有可能在存储器高速操作时使存储器信号误入歧途。
具有精密密封的金属氧化物半导体（MOST）晶体管元件密集组装的存储器阵列和采用高驱动电压级驱动字线而操作的存储电路，以及在设计这些存储器阵列时，与这些高等级驱动电压有关的干扰是不能忽略不计的。因此为了减少干扰，上述的现行存储器一直都采用小于5伏的字线驱动电压。然而由于晶体管必须要由高于其阈电压的电压操作，因而降低字线驱动电压的幅度是有限的。
附图中的图1示出了具有上述若干问题的一般存储器阵列。参看图1。存储器阵列包括多个位线BLl-BLk、多个与各位线交叉的字线WLl-WLn、多个成阵列配置的存储单元和多个读出放大器SA。各对位线连接到相应的读出放大器上。各存储单元配置在字线和位线的各交叉点上。在存储器阵列进行读出操作时，存储在相应的字线所选取的一个存储单元M中的信号加到所选取的相应位线上，于是相应的读出放大器读取信息。
附图的图2中示出了图1所示的存储器阵列各字线WL1至WL4的耦合电容和容性元件。
参看图2，与各字线有关的电容包括各字线WL1-WL4之间的耦合电容C12、C23、C34、C45和分别与各字线WL1-WL4有关的衬底电容C1、C2、C3、C4。选取某特定字线时，在附近未经选取的字线上可能会出现字线耦合干扰电压Vcp，大致可用下式表示：
VCP＝ (Cc)/(Cs+Cc) ×VWL
其中VWL是所选取的字线的驱动电压，CS是某线的衬底电容，CC是两线之间的耦合电容。
字线的衬底电容CS取决于该字线的金属结构和存储器阵列衬底的具体特性。任何具体字线的衬底电容CS可以视为不变。字线驱动电压VWL 变化时影响字线耦合干扰电压，但由于字线驱动电压起码等于存储单元晶体管的阈电压，因而VWL项的变化可以忽略不计。熟悉本技术领域的人士不难理解，影响字线耦合干扰电压最重要的因素是耦合电容CC。
因此本发明的一些最佳实施例旨在减少因半导体存储设备各字线之间的耦合而引起的干扰。
本发明的另一个目的是减少半导体存储设备中各字线之间的耦合电容。
根据本发明的一个方面，本发明提供这样一种半导体存储设备，该半导体存储设备具有一组通常彼此平行的信号线，所述信号线组的第一和第二长度之间形成有至少一个扭曲区，从而使该组信号线的第一和第二信号线在整个所述第一长度彼此毗邻，而不在整个所述第二长度彼此毗邻。
信号线组的所述第一和第二线之间最好在整个所述第二长度内插入有第三线。
所述信号线组最好包括至少四个线。
在整个所述第二长度上的各对毗邻信号线最好与整个所述第一长度上的各对毗邻信号线不同。
所述的扭曲区最好在存储器的搭接区。
所述各信号线可以是字线。
所述第一长度可以在所述存储单元阵列的第一部分中，所述第二长度可以在所述存储单元阵列的第二部分中。
所述信号线组可以具有多个所述扭曲区，各扭曲区处在信号线组顺次的长度之间。
所述半导体存储设备可以配备有多个所述信号线组。
为更好地理解本发明的内容和展示如何实施本发明，现在通过举例和参照各附图的图3和图4来说明本发明，其中：
图3示出了根据本发明的一个最佳实施例的半导体存储设备中字线的配置情况;
图4示出了说明根据图3最佳实施例的各字线的耦合和容性元件的示意图。
参看图3。半导体存储设备包括多个位线BLl-BLk，各对位线连接到相应的读出放大器SA;多个与各位线交叉配置的字线WLl-WLn;各字线分成若干组，各组含有四个字线WL1至WL4，WL5至WL8，……WLn-3至WLn等等。
各组的字线在沿字线大约半途的位置的所谓的搭接区扭曲。
因此扭曲区配置在字线组第一长度（对应于位线BL至BL如图所示）与字线组第二长度（对应于位线BLL-1至BLL+2相交的区域，如图所示）之间。
应该理解的是，在本说明书中，“扭曲”一词是指至少两个线交叉的情况。
举例说，在第二字线WL2与位线BL1至BL6相交的第一长度中，第二字线WL2被安置在第一字线WL1与第三字线WL3之间。各字线在其第一与第二长度之间的扭曲区扭曲。在第二长度中，各字线与位线BLL-1至BLL+2相交，第二字线WL2位于第四字线WL4与第七字线WL7之间。
同样，在第二长度中，第一字线WL1安置在第三字线WL3与第四字线WL4之间，第四字线WL4则安置在第一字线WL1与第二字线WL2之间。第三字线WL3在扭曲区扭曲，被安置在第二长度中存储器阵列的边缘。
由于在第一区BL1至BL6中、两字线的间距在第二区BLL-1至BLL+2中增加了，因而两字线之间在第二区中的耦合电容减小。
各字线，除在扭曲区中外，大致上平行配置，因此平行板间的电容与该板的平面之间的距离成反比，这个一般原理也可适用于这种情况的 字线。各字线在扭曲区中的扭曲可以安排得使其位于连接各字线所用的同一区域（即搭接区），从而无需以另外单独的区域来容纳扭曲各字线。经扭曲的字线减小了的耦合电容值和字线耦合干扰电压可以（2）式表示如下：
Cc′＝0.5×Cc    （2a）
VCP＝ (Cc′)/(Cs+Cc′) VWL（2b）
其中C′ C是在第一区中毗邻但在第二区中为第三字线所隔开的各字线在第二区中的耦合电容值。其它参数的意义与以前的相同。
耦合电容值具体减小的情况可通过图2与图4的比较加以说明。
图4中，毗邻各字线长度之间的耦合电容值C′12、C′23、C′34、C′45约为图2中所示的各字线的毗邻长度的耦合电容值C12、C23、C34、C45的一半。
如（2）式所示，由于图4中的耦合电容值与图2的耦合电容值比较，大致上减了半，因而本发明最佳实施例中的字线耦合干扰电压VCP与图2中所示的存储器比较，也可以大致上减了半。
在本发明的最佳实施例中，各字线驱动器分配有一个四字线组，且各字线起码与同组的另一个字线扭曲。但实验结果表明，若多个四个字线的线组相互扭曲，则可进一步减小字线耦合干扰。
此外上述扭曲字线进行配置的方法也适用于例如半导体存储设备中输入/输出或信号线多于四个的总线。上述扭曲法还适用于输入/输出线、列地址译码器和/或行地址译码器的数据总线、并不局限于字线。
本发明的上述最佳实施例中介绍了对来自字线驱动器各线的布局方法，但上述方法也适用于配置来自行地址译码器和/或列地址译码器的各线。
如上面谈过的那样，本发明的一些最佳实施例或方法可使其具有这样的优点，即可以通过扭曲各字线减少操作各字线所引起的字线耦合干扰。
读者应该注意的是，与本发明书同时申请且与本说明书一起公开让公众审查的所有文章和文件，以及这些文章和文件的内容都包括在本发明书中，仅供参考。
本说明书（包括任何随本说明书附上的权利要求书、摘要和附图在内）中所公开的所有特点和/或如此公开的任何方法或工艺的所有步骤，可以任何组合方式进行组合，但至少一些这类特点和/或步骤是彼此互相排斥的组合例外。
除非另有明确说明，本说明书（包括所附权利要求书、摘要和附图在内）中所公开的各特点可用供相同、等效或类似用途使用的另外一些特点代替。因此除非另有明确说明，这里所公开的各特点仅仅是一系列一般等效或类似特点的一个实例而已。
本发明并不局限于上述诸实施例的一些细节。本发明的范围包括本说明书（包括任何所附的权利要求书、摘要和附图在内）中所公开的诸特点的任何新特点或任何新的组合，或如此公开的任何方法或工艺各步骤任何新步骤或各步骤的任何新的组合。

Claims (2)

1、一种半导体存储设备，包括：
多个相互平行延伸的字线，和
至少一个扭曲区，所述字线在该区中相互扭曲，把字线分为第一和第二长度部分；
其特征在于，
至少由四条字线组成的字线组相互扭曲，扭曲方式是使在所述第一长度部分相互毗邻的所述组中的第一和第二条字线，在所述第二长度部分不相互毗邻。
2、如权利要求1所述的半导体存储备，其特征在于，配置的所述字线是在所述半导体存储设备的搭接区进行扭曲的。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0713864B2 (ja) * 1989-09-27 1995-02-15 東芝マイクロエレクトロニクス株式会社 半導体記憶装置
JPH03171662A (ja) * 1989-11-29 1991-07-25 Sharp Corp 信号線システム
JPH04271086A (ja) * 1991-02-27 1992-09-28 Nec Corp 半導体集積回路
US5287322A (en) * 1991-07-17 1994-02-15 Sgs-Thomson Microelectronics, Inc. Integrated circuit dual-port memory device having reduced capacitance
US5297094A (en) * 1991-07-17 1994-03-22 Sgs-Thomson Microelectronics, Inc. Integrated circuit memory device with redundant rows
US5311477A (en) * 1991-07-17 1994-05-10 Sgs-Thomson Microelectronics, Inc. Integrated circuit memory device having flash clear
JP2000340766A (ja) * 1999-05-31 2000-12-08 Fujitsu Ltd 半導体記憶装置
US6327170B1 (en) * 1999-09-28 2001-12-04 Infineon Technologies Ag Reducing impact of coupling noise in multi-level bitline architecture
US6567329B2 (en) * 2001-08-28 2003-05-20 Intel Corporation Multiple word-line accessing and accessor
US6563727B1 (en) * 2002-07-31 2003-05-13 Alan Roth Method and structure for reducing noise effects in content addressable memories
US7244995B2 (en) * 2004-10-18 2007-07-17 Texas Instruments Incorporated Scrambling method to reduce wordline coupling noise
US7952901B2 (en) * 2007-08-09 2011-05-31 Qualcomm Incorporated Content addressable memory
US20090154215A1 (en) * 2007-12-14 2009-06-18 Spansion Llc Reducing noise and disturbance between memory storage elements using angled wordlines
JP5612803B2 (ja) * 2007-12-25 2014-10-22 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置
US8411479B2 (en) * 2009-07-23 2013-04-02 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuits, systems, and methods for routing the memory circuits
CN113270130B (zh) * 2020-05-29 2024-08-09 台湾积体电路制造股份有限公司 存储器设备
US20250329371A1 (en) * 2024-04-22 2025-10-23 Micron Technology, Inc. Memory device using wordline drivers with crossing row outputs

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57208691A (en) * 1981-06-15 1982-12-21 Mitsubishi Electric Corp Semiconductor memory
JPS59124092A (ja) * 1982-12-29 1984-07-18 Fujitsu Ltd メモリ装置
US4729119A (en) * 1984-05-21 1988-03-01 General Computer Corporation Apparatus and methods for processing data through a random access memory system
US4733374A (en) * 1985-03-30 1988-03-22 Kabushiki Kaisha Toshiba Dynamic semiconductor memory device
CA1305255C (en) * 1986-08-25 1992-07-14 Joseph Lebowitz Marching interconnecting lines in semiconductor integrated circuits
JPS63153792A (ja) * 1986-12-17 1988-06-27 Sharp Corp 半導体メモリ装置
JPH0713858B2 (ja) * 1988-08-30 1995-02-15 三菱電機株式会社 半導体記憶装置

Also Published As

Publication number Publication date
US5155700A (en) 1992-10-13
NL194178B (nl) 2001-04-02
NL194178C (nl) 2001-08-03
IT1241524B (it) 1994-01-17
IT9048189A1 (it) 1992-01-31
GB9004448D0 (en) 1990-04-25
GB2239556B (en) 1993-08-25
DE4005992C2 (de) 1994-01-27
IT9048189A0 (it) 1990-07-31
KR910013262A (ko) 1991-08-08
KR930001737B1 (ko) 1993-03-12
FR2656726A1 (fr) 1991-07-05
CN1052967A (zh) 1991-07-10
DE4005992A1 (de) 1991-07-11
NL9000431A (nl) 1991-07-16
GB2239556A (en) 1991-07-03
JPH03203369A (ja) 1991-09-05
JPH0783060B2 (ja) 1995-09-06
FR2656726B1 (fr) 1995-02-03

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