CN102194689B - 蚀刻处理方法 - Google Patents

蚀刻处理方法 Download PDF

Info

Publication number
CN102194689B
CN102194689B CN201110047371.1A CN201110047371A CN102194689B CN 102194689 B CN102194689 B CN 102194689B CN 201110047371 A CN201110047371 A CN 201110047371A CN 102194689 B CN102194689 B CN 102194689B
Authority
CN
China
Prior art keywords
high frequency
processing method
frequency power
etching processing
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201110047371.1A
Other languages
English (en)
Other versions
CN102194689A (zh
Inventor
持木宏政
冈本晋
西岛贵史
山﨑文生
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2010179415A external-priority patent/JP5662079B2/ja
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of CN102194689A publication Critical patent/CN102194689A/zh
Application granted granted Critical
Publication of CN102194689B publication Critical patent/CN102194689B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/32091—Radio frequency generated discharge the radio frequency energy being capacitively coupled to the plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/32137—Radio frequency generated discharge controlling of the discharge by modulation of energy
    • H01J37/32155—Frequency modulation
    • H01J37/32165—Plural frequencies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H01L21/31122—Etching inorganic layers by chemical means by dry-etching of layers not containing Si, e.g. PZT, Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • Inorganic Chemistry (AREA)
  • Analytical Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Plasma Technology (AREA)

Abstract

本发明提供即使形成的图案的深宽比也能够防止图案变形的蚀刻处理方法。在对处理室15内部施加等离子体生成用的高频电力55、对基座12施加离子引入用的高频电力56、对上部电极板27施加负电位的直流电力的基板处理装置10中，改良在晶片W上的光致抗蚀膜45形成的图案44的形状时，用等离子体对光致抗蚀膜45进行蚀刻，使用该光致抗蚀膜45对SiO2膜40通过等离子体蚀刻时，对上部电极板27施加负电位的直流电力，同时以脉冲波状施加等离子体生成用的高频电力55和离子引入用的高频电力56，造成未施加等离子体生成用的高频电力55和离子引入用的高频电力56的状态。

Description

蚀刻处理方法
技术领域
本发明涉及形成深宽比较大的孔洞等的蚀刻处理方法。
背景技术
在使用等离子体蚀刻处理由半导体晶片制造的半导体设备中，要求形成与开口部的直径相比径深较大的图案，例如，形成深宽比较大的孔洞。
为了形成深宽比较大的孔洞，需要较多使用等离子体中的阳离子对对象膜的溅射，该情况下，如图12所示，在对象膜120形成的孔洞121的底部滞留有阳离子122，由于该滞留的阳离子122对之后的阳离子123到达孔洞121的底部造成电阻碍，在孔洞121中可能会改变之后的阳离子123的路线。其结果，会产生孔洞121变形等问题。
为此，开发了对孔洞的底部导入电子的方法(例如，参照专利文献1)。由此，滞留在孔洞底部的阳离子被电中和，不会改变之后的阳离子的路线。
专利文献1：日本特开2007-134530号公报
发明内容
但是，近年来，各部分的发展变得细微化，随之要求在对象膜形成深宽比更大的孔洞，例如，深宽比为30以上的孔洞。深宽比为30以上时，即使使用所述方法，也存在无法防止孔洞变形的问题。
本发明的目的在于提供一种即使形成的图案的深宽比较高也能够防止图案变形的蚀刻处理方法。
为了达成所述目的，本发明的第一方面记载的是在基板处理装置中对载置在载置台上的基板实施蚀刻处理的蚀刻处理方法，其中，所述基板处理装置构成为具有在内部产生等离子体的处理室、配置在该处理室内部的载置台和与该载置台相对配置在所述处理室内部的电极，对所述处理室内施加频率较高的第1高频电力，对所述载置台施加频率低于所述第1高频电力的第2高频电力，对所述电极施加直流电力，所述基板具有蚀刻对象膜和在该蚀刻对象膜形成的掩膜，该蚀刻处理方法特征在于：具有对所述基板上的掩膜形成的图案的形状进行改良的图案形状改良步骤，和使用所述图案的形状被改良后的掩膜将所述蚀刻对象膜用等离子体进行蚀刻的对象膜蚀刻步骤，在所述图案形状改良步骤中，使用等离子体对所述掩膜实施蚀刻处理，在所述对象膜蚀刻步骤中，对所述电极施加所述直流电力，并且对所述载置台至少以脉冲波状施加所述第2高频电力而形成没有对所述载置台施加所述第2高频电力的状态。
本发明第二方面记载的蚀刻处理方法，采用本发明第一方面记载的蚀刻处理方法，其特征在于：在所述对象膜蚀刻步骤中，也以脉冲波状施加所述第1高频电力，形成没有对所述处理室内部施加所述第1高频电力的状态。
本发明第三方面记载的蚀刻处理方法，采用本发明第二方面记载的蚀刻处理方法，其特征在于：在所述对象膜蚀刻步骤中，同步并且以脉冲波状施加所述第1高频电力和所述第2高频电力。
本发明第四方面记载的蚀刻处理方法，采用本发明第一方面至第三方面中任一方面记载的蚀刻处理方法，其特征在于：在所述对象膜蚀刻步骤中，以比在所述基板产生的偏置电压的电位低的电位对所述电极施加所述直流电力。
本发明第五方面记载的蚀刻处理方法，采用本发明第一方面至第四方面中任一方面记载的蚀刻处理方法，其特征在于：在所述对象膜蚀刻步骤中，对所述载置台以频率1KHz～50KHz中的任一频率的脉冲波状施加所述第2高频电力。
本发明第六方面记载的蚀刻处理方法，采用本发明第五方面记载的蚀刻处理方法，其特征在于：所述频率是10KHz～50KHz中的任一个频率。
本发明第七方面记载的蚀刻处理方法，采用本发明第一方面至第六方面中任一方面记载的蚀刻处理方法，其特征在于：在所述对象膜蚀刻步骤中，被以脉冲波状施加的所述第2高频电力的占空比为10％～90％中的任一个。
本发明第八方面记载的蚀刻处理方法，采用本发明第七方面记载的蚀刻处理方法，其特征在于：所述占空比为50％～90％中的任一个。
本发明第九方面记载的蚀刻处理方法，采用本发明第一方面至第八方面中任一方面记载的蚀刻处理方法，其特征在于：在所述对象膜蚀刻步骤中，所述第2高频电力未被施加在所述载置台的状态至少持续5微秒。
本发明第十方面记载的蚀刻处理方法，采用本发明第一方面至第九方面中任一方面记载的蚀刻处理方法，其特征在于：在所述对象膜蚀刻步骤中，在所述蚀刻对象膜形成的图案的深宽比为30以上。
本发明第十一方面记载的蚀刻处理方法，采用本发明第一方面至第十方面中任一方面记载的蚀刻处理方法，其特征在于：所述掩膜为有机膜，所述图案形状改良步骤具有使电子接触通过等离子体蚀刻的所述掩膜而使所述掩膜硬化(固化)的掩膜硬化(固化)步骤。
本发明第十二方面记载的蚀刻处理方法，采用本发明第十一方面记载的蚀刻处理方法，其特征在于：在所述掩膜硬化步骤中，对所述电极施加所述直流电力。
本发明第十三方面记载的蚀刻处理方法，采用本发明第十二方面记载的蚀刻处理方法，其特征在于：在所述掩膜硬化步骤中，施加的所述直流电力的电压为-900V以下。
本发明第十四方面记载的蚀刻处理方法，采用本发明第十一方面至第十三方面中任一方面记载的蚀刻处理方法，其特征在于：在所述掩膜硬化步骤中，从沉积气体产生等离子体。
本发明第十五方面记载的蚀刻处理方法，采用本发明第一方面至第十方面中任一方面记载的蚀刻处理方法，其特征在于：所述掩膜为无机膜。
本发明第十六方面记载的蚀刻处理方法，采用本发明第十五方面记载的蚀刻处理方法，其特征在于：所述无机膜至少包含多晶硅膜。
本发明第十七方面记载的蚀刻处理方法，采用本发明第一方面至第十六方面中任意一方面记载的蚀刻处理方法，其特征在于：在所述图案形状改良步骤中，通过改良所述图案的形状，使所述掩膜的孔洞的形状在从上方看时接近正圆形。
本发明第十八方面记载的蚀刻处理方法，采用本发明第一方面至第十七方面中任一方面记载的蚀刻处理方法，其特征在于：在所述对象膜蚀刻步骤中，从至少包含氦气的混合气体生成等离子体。
根据本发明，因为能够改良在基板上的掩膜形成的图案的形状，能够防止在掩膜形成的图案的形状不良反映在蚀刻对象膜形成的图案形状上。此外，因为使用改良了图案形状的掩膜将蚀刻对象膜用等离子体蚀刻时，对电极施加直流电力，并且对载置台以脉冲波状施加第2高频电力来形成没有对载置台施加第2高频电力的状态，因此能够大量产生电子，同时造成基板上的鞘层被消除的状态，并且将产生的电子切实导入蚀刻对象膜形成的图案的底部。结果，即使形成的图案的深宽比较大，也能够防止图案变形。
附图说明
图1是概略地表示实行本发明的第一实施方式的蚀刻处理方法的基板处理装置的结构的图。
图2是表示用现有的蚀刻处理方法在氧化膜形成的孔洞的形状的图，图2(A)是在氧化膜上形成孔洞的纵截面图，图2(B)是距离氧化膜表面深度300nm的孔洞的水平截面图，图2(C)是距离氧化膜表面深度700nm的孔洞的水平截面图，图2(D)是距离氧化膜表面深度1500nm的孔洞的水平截面图，图2(E)是距离氧化膜表面深度2300nm的孔洞的水平截面图，图2(F)是氧化膜的孔洞形成前的掩膜的纵截面图，图2(G)是在图2(F)的掩膜形成的孔洞的平面图。
图3是概略地表示用本实施方式的蚀刻处理方法处理的晶片的一部分的结构的截面图。
图4是表示本实施方式的蚀刻处理方法的工序图。
图5是用于说明本实施方式的蚀刻处理方法中掩膜的孔洞的形状改良的图，图5(A)是掩膜的孔洞附近的放大纵截面图，图5(B)是表示形状改良前的掩膜的孔洞的平面图，图5(C)是表示形状改良后的掩膜的孔洞的平面图。
图6是用于说明本实施方式的蚀刻处理方法中掩膜的硬化的图，图6(A)是掩膜的孔洞附近的放大纵截面图，图6(B)是表示硬化前的掩膜的孔洞的平面图，图6(C)是表示硬化后的掩膜的孔洞的平面图。
图7是用于说明本实施方式的蚀刻处理方法中SiO2膜的孔洞的形成的图，图7(A)是用于说明SiO2膜的蚀刻的图，图7(B)是用于说明孔洞的底部滞留的阳离子的电中和的图。
图8是用于说明在本实施方式的蚀刻处理方法中施加的等离子体生成用的高频电力和离子引入用的高频电力，以及流过晶片表面附近的电流的图。
图9是概略地表示用本发明的第二实施方式的蚀刻处理方法处理的晶片局部结构的截面图。
图10是表示本实施方式的蚀刻处理方法的工序图。
图11是用于说明本实施方式的蚀刻处理方法中掩膜的孔洞的形状改良的图，图11(A)是掩膜的孔洞附近的放大纵截面图，图11(B)是表示形状改良前的掩膜的孔洞的平面图，图11(C)是表示形状改良后的掩膜的孔洞的平面图。
图12是用于说明现有的蚀刻处理方法中发生孔洞变形的纵截面图。
图13是用于说明第一实施方式的蚀刻处理方法中施加高频电力的调制的图，图13(A)表示离子引入用的高频电力的施加的调制状态，图13(B)表示重复ON、OFF离子引入用的高频电力时离子引入用的高频电力的波形。
图14是用于说明孔洞开口上沉积物的吸附方式的图，图14(A)表示连续施加的情况，图14(B)表示脉冲波状施加的情况。
图15是用于说明连续施加的情况和脉冲波状施加的情况下处理室内电子密度的变化方式的图。
图16是用于说明连续施加的情况和脉冲波状施加的情况下处理室内电子温度的变化方式的图。
图17是用于说明自由基的吸附方式的图，图17(A)表示连续施加的情况，图17(B)表示脉冲波状施加的情况。
图18是用于说明在连续施加的情况下，使用包含He气体作为稀有气体的混合气体时自由基的吸附方式的图。
符号说明
W，Wa 晶片
10 基板处理装置
12 基座
15 处理室
18 第1高频电源
20 第2高频电源
40 SiO2膜
41 碳膜
42 SiON膜
43 BARC膜
44，51，60 孔洞
45 光致抗蚀膜
55 等离子体生成用的高频电力
56 离子引入用的高频电力
58 多晶硅膜
59 残渣膜
具体实施方式
以下，参照附图说明本发明的实施方式。
首先，说明实行本发明第一实施方式的蚀刻处理方法的基板处理装置。
图1是概略地表示实行本实施方式的蚀刻处理方法的基板处理装置的结构的图。本基板处理装置对作为基板的半导体设备用晶片(以下简称“晶片”)实施等离子体蚀刻处理。
图1中，基板处理装置10例如具有直径为300m的收容晶片w的腔室11，在该腔室11内部配置有载置半导体设备用的晶片W的圆柱状的基座12。在基板处理装置10中，由腔室11的内部侧壁和基座12的侧面形成侧方排气通路13。在该侧方排气通路13的途中配置排气板14。
排气板14是具有多个贯通孔的板状部件，其作用是将腔室11内部划分为上部和下部的划分板。在由排气板14划分的腔室11内部的上部(以下称为“处理室”)15如后所述产生等离子体。此外，在腔室11内部的下部(以下称为“排气室(歧管)”)16连接有排出腔室11内部的气体的排气管17。排气板14捕捉或者反射处理室15产生的等离子体，防止泄漏到歧管16。
在排气管17连接有TMP(Turbo Molecular Pump涡轮分子泵)和DP(Dry pump干式泵)(均未图示)，这些泵对腔室11内部抽真空减压。并且，腔室11内部的压力由APC阀(未图示)控制。
腔室11内部的基座12通过第1匹配器19连接有第1高频电源18，并且通过第2匹配器21连接有第2高频电源20，第1高频电源18将较高的频率、例如40MHz的等离子体生成用的高频电力(第1高频电力)施加给基座12，第2高频电源20将较低的频率、例如2MHz的离子引入用的高频电力(第2高频电力)施加给基座12。由此，基座12作为电极起作用。此外，第1匹配器19和第2匹配器21降低来自基座12的高频电力的反射，使高频电力对基座12的施加效率最大。
基座12的上部呈现直径较小的圆柱从直径较大的圆柱的前端沿着同心轴突出的形状，在该上部以围绕直径较小的圆柱的方式形成高低差。在直径较小的圆柱的前端配置内部具有静电电极板22的陶瓷组成的静电卡盘23。在静电电极板22连接有第1直流电源24，对静电电极板22施加正电位的直流电力时，在晶片W的静电卡盘23一侧的面(以下称为“背面”。)产生负电位，在静电电极板22和晶片W的背面之间产生电位差，通过该电位差产生的库仑力或者强森-罗贝克力，晶片W被吸附保持在静电卡盘23上。
此外，在基座12的上部，以包围被吸附保持在静电卡盘23的晶片W的方式，聚焦环25被载置到基座12上部的高低差部分。聚焦环25由Si组成。即，因为聚焦环25由半导体组成，将等离子体的分布区域不仅在晶片W上还扩大到该聚焦环25上，将晶片W的周边边缘部分上的等离子体的密度与该晶片W的中央部上的等离子体的密度维持为相同程度。由此，确保对晶片W的正面实施的等离子体蚀刻处理的均匀性。
在腔室11的顶部，与基座12相对地配置喷头26。喷头26例如具有由硅组成的上部电极板27、对该上部电极板27可装卸地悬吊支撑的散热板28、和覆盖该散热板28的盖体29。上部电极板27由具有在厚度方向贯通的多个气孔30的圆板状部件组成，由半导体Si构成。此外，在散热板28的内部设置缓冲室31，该缓冲室31与处理气体导入管32连接，处理气体导入管32与处理气体供给装置(未图示)连接。
处理气体供给装置例如将各种气体的流量比适当调整生成混合气体，将该混合气体通过处理气体导入管32、缓冲室31和气孔30导入到处理室15内部。
此外，喷头26的上部电极板27连接有第2直流电源33，对上部电极板27施加负的电位的直流电力。此时，将阳离子打入上部电极板27，上部电极板27随之放出(二次)电子，改善处理室15内部的等离子体中的电子密度分布。
在基板处理装置10中，被导入处理室15内部的处理气体被第1高频电源18通过基座12对处理室15内部施加的等离子体生成用的高频电力激发成为等离子体。该等离子体中的阳离子通过第2高频电源20对基座12施加的离子引入用的高频电力被拉向晶片W，对该晶片W实施等离子体蚀刻处理。
但是，如上所述，例如通过等离子体蚀刻处理形成深宽比为30以上的孔洞的情况下，即使使用所述专利文献1的方法，孔洞也会变形。
对此，如图2(A)所示，本发明者观察通过现有的蚀刻处理方法变形的孔洞34中距离氧化膜35的表面的深度分别为300nm(深宽比相当于4)、700nm(深宽比相当于9)、1500nm(深宽比相当于20)和2300nm(深宽比相当于30)的各水平截面36a～36d，其结果，确认如图2(B)～图2(E)所示，孔洞34不仅在底部附近变形，在较浅的部分也发生变形，并且各水平截面36a～36d中变形的倾向相同。
此外，如图2(F)所示，本发明者在确认孔洞34形成前的氧化膜35上的掩膜37的孔洞38的形状时，确认如图2(G)所示，孔洞38在平面视图中发生变形，该变形的倾向与各水平截面36a～36d的变形的倾向相同。
对所述确认事实深入思考的结果，本发明者得出以下见解：孔洞34发生变形的主要原因为孔洞38的形状不佳，通过等离子体蚀刻处理在氧化膜35形成孔洞34时，掩膜37上的孔洞38的变形会反映到孔洞34上。
本实施方式的蚀刻处理方法基于该见解，在氧化膜上形成孔洞之前，克服掩膜的孔洞的变形。
以下，详细说明本实施方式的蚀刻处理方法。
图3是概略地表示用本实施方式的蚀刻处理方法处理的晶片局部结构的截面图。
图3中，晶片W包括作为基部的硅部39、在该硅部39上形成的例如厚度为2600nm的SiO2膜40(蚀刻对象膜)、在该SiO2膜40上形成的例如厚度为900nm的碳膜41、在该碳膜41上形成的SiON膜42、在该SiON膜42上形成的BARC膜(反射防止膜)43、具有在该BARC膜43上形成并且使BARC膜43露出的孔洞44(图案)的光致抗蚀膜45。碳膜41、SiON膜42、BARC膜43和光致抗蚀膜45均为有机类的膜(有机膜)。
图4是表示本实施方式的蚀刻处理方法的工序图。
图4中，首先，将晶片W载置到腔室11内部的基座12，吸附保持在静电卡盘23上(图4(A))。
接着，用排气管17对腔室11内部减压，将该内部压力用APC阀设定为例如15mTorr(1.96Pa)，将流量例如为300sccm的CO气体和流量为例如300sccm的Ar(氩)气体的混合气体从喷头26导入处理室15内部，不对上部电极板27施加直流电力，对处理室15内部施加例如200W的等离子体生成用的高频电力，并且对基座12施加例如300W的离子引入用的高频电力(图案形状改良步骤)。
此时，如图5(A)所示，通过等离子体生成用的高频电力激发混合气体产生等离子体，同时由于离子引入用的高频电力在晶片W的表面上产生鞘层46。鞘层是因等离子体中的电子和阳离子到达晶片的速度不同而产生的等离子体粒子密度特别是电子密度较低的区域，使阳离子朝向晶片加速，同时阻止电子向晶片前进。
此处，因为离子引入用的高频电力的输出值较低，生成的鞘层46较薄，不会使等离子体中的阳离子47加速太多。从而，各阳离子47对光致抗蚀膜45较弱地溅射。此时，构成孔洞44变形的大部分的孔洞44的边沿部44a和突出形状44b被优先地溅射除去。此外，等离子体中的自由基也与边沿部44a和突出形状44b优先地发生化学反应将其除去。结果，如图5(B)所示，改良了变形孔洞44的形状，接近图5(C)所示的正圆形状。
改良所述孔洞44的形状时，可以不对混合气体混合所述CO气体，而是混合例如O2气体、CO2气体、H2/N2气体、NH3气体的任意一种，此外，还可以根据需要进一步添加稀有气体例如Ar气体和O2气体。
此外，腔室11内部的压力、施加的等离子体生成用高频电力和离子引入用高频电力的输出值、混合气体的流量也可以根据需要改变。例如，可以代替所述混合气体，将流量为例如5sccm的O2气体、流量为例如10sccm的COS气体、和流量为例如300sccm的Ar气体的混合气体导入处理室15内部。
进而，还可以根据需要对上部电极板27施加直流电力。该情况下，能够改善处理室15内部的等离子体中的电子密度分布，在晶片W的整个表面大致均匀地实行孔洞44的形状改良。
改良所述孔洞44的形状时，为了可靠地改良孔洞44的形状，将光致抗蚀膜45蚀刻直至孔洞44的直径大于所需的直径。因为光致抗蚀膜45的膜厚随之变薄，在SiO2膜40上通过等离子体的蚀刻形成后述的孔洞51时，可能存在孔洞51的深度达到要求值之前耗尽光致抗蚀膜45的危险。
本实施方式的蚀刻处理方法中，与此相对，在孔洞44的形状改良后，在SiO2膜40形成孔洞51之前，使光致抗蚀膜45、BARC膜43、SiON膜42和碳膜41硬化(固化)。例如，如图4(B)所示，在光致抗蚀膜45等表面形成硬化(固化)层48。
此处，改良孔洞44的形状之后，用APC阀将腔室11内部的压力设定为例如50mTorr(6.67Pa)，将流量为例如100sccm的H2气体、流量为例如40sccm的CF4气体、流量为例如800sccm的Ar气体的混合气体导入处理室15内部，对上部电极板27施加例如-900V的直流电力，对处理室15内部施加例如300W的等离子体生成用的高频电力，另一方面，对基座12不施加离子引入用的高频电力(掩膜硬化步骤)。
此时，如图6(A)所示，不仅从混合气体产生等离子体，上部电极板27放出电子49，处理室15内部的电子密度提高。此外，因等离子体生成用的高频电力在晶片W产生自偏电压，因该自偏电压在晶片W的表面上产生鞘层50。该鞘层50非常薄，基本不阻止电子49向晶片W前进。从而，处理室15内部的电子49到达光致抗蚀膜45和孔洞44中露出的BARC膜43并与其接触。一般而言有机类的膜与电子接触时发生硬化，因此在光致抗蚀膜45和BARC膜43的表面上形成硬化层48。进而，电子49不仅与光致抗蚀膜45接触，还掺杂到光致抗蚀膜45及其下形成的BARC膜43、SiON膜42和碳膜41中，使这些膜硬化。
此外，因为CF4气体为沉积气体，CF4气体的等离子体在与光致抗蚀膜45的反应中生成沉积物，该沉积物吸附在光致抗蚀膜45和BARC膜43的表面、特别是孔洞44的内部表面。由此，能够使图6(B)所示的直径增大的孔洞44恢复为图6(C)所示的具有所需直径的孔洞44。
所述光致抗蚀膜45等硬化时，也可以不使用所述H2气体、CF4气体和Ar气体的混合气体，而使用例如H2气体和Ar气体的混合气体，H2气体、COS气体和Ar气体的混合气体，以及COS气体、CF4气体和Ar气体的混合气体。
此外，还可以根据需要改变腔室11内部的压力、施加的直流电力和等离子体生成用的高频电力的输出值、混合气体的流量，例如，可以对上部电极板27施加-900V以下的直流电力。该情况下，能够增加从上部电极板27放出的电子的量，同时能够将晶片W和上部电极板27的电位差的绝对值确保为规定值以上。其结果，能够增加到达并接触光致抗蚀膜45和BARC膜43的电子的数量。
其中。本实施方式的蚀刻处理方法中，分别进行一次所述孔洞44的形状改良和光致抗蚀膜45等的硬化。
而后，光致抗蚀膜45等被硬化后，如图4(C)所示，在SiO2膜40通过等离子体的蚀刻形成后述的孔洞51。
此处，光致抗蚀膜45等被硬化后，将腔室11内部的压力用APC阀设定为例如30mTorr(4.00Pa)，将流量为例如32sccm的C4F6气体、流量为例如16sccm的C4F8气体、流量为例如24sccm的CF4气体、流量为例如600sccm的Ar气体、和流量为例如36sccm的O2气体的混合气体导入处理室15内部，对上部电极板27施加例如-300V的直流电力，对处理室15内部施加例如2200W的等离子体生成用的高频电力，对基座12施加例如7800W的离子引入用的高频电力(对象膜蚀刻步骤)。
此时，如图7(A)所示，从混合气体产生等离子体，从上部电极板27放出电子53，但由于高输出的离子引入用的高频电力而在晶片W产生自偏电压，因该自偏电压在晶片W的表面上产生鞘层52。该鞘层52非常厚，基本阻止电子53向晶片W前进，另一方面，使等离子体中的阳离子54较大地加速。从而，各阳离子54对孔洞44的底部较强地溅射，特别是，在孔洞44内部将BARC膜43、SiON膜42、碳膜41蚀刻，而后对露出的SiO2膜40进行蚀刻。
所述SiO2膜40的蚀刻时，可以不使用所述C4F6气体、C4F8气体、CF4气体、Ar气体和O2气体的混合气体，而使用例如C4F6气体、Ar气体和O2气体、C4F8气体、Ar气体和O2气体的混合气体，和C4F6气体、C4F8气体、Ar气体和O2气体的混合气体，此外还可以根据需要添加CF4气体、C3F8气体和COS气体。
此外，还可以根据需要改变腔室11内部的压力、施加的直流电力的输出值、等离子体生成用的高频电力和离子引入用的高频电力的输出值、混合气体的流量。例如，可以将腔室11内部的压力设定为例如20mTorr(2.67Pa)，将流量为例如50sccm的C4F6气体、流量为例如20sccm的C4F8气体、流量为例如200sccm的Ar气体、和流量为例如55sccm的O2气体的混合气体导入处理室15内部，对上部电极板27施加例如-300V的直流电力，对处理室15内部施加例如1000W的等离子体生成用的高频电力，对基座12施加例如7800W的离子引入用的高频电力。
此处，各阳离子54也对光致抗蚀膜45较强地溅射，因为光致抗蚀膜45被硬化，不会立刻消耗，此外，即使光致抗蚀膜45被消耗，由于在光致抗蚀膜45下形成的BARC膜43、SiON膜42和碳膜41也被硬化，这些膜不会立刻消耗。由此，能够维持光致抗蚀膜45等对于SiO2膜40的选择比，光抗蚀膜45等在整个规定期间内能够维持作为掩膜的功能。结果，在SiO2膜40上与孔洞44对应的场所形成孔洞51。
此处，SiO2膜40被蚀刻，孔洞51的深度增大时，通过鞘层52被加速并进入孔洞51的阳离子54滞留在孔洞51的底部。本实施方式的蚀刻处理方法中，为了将滞留的阳离子54电中和，将电子53积极地导入孔洞51的底部。具体而言，将离子引入用的高频电力和等离子体生成用的高频电力以脉冲波状施加(对象膜蚀刻步骤)。进一步具体而言，控制为使同时施加离子引入用的高频电力和等离子体生成用的高频电力的第1期间，和不同时施加离子引入用的高频电力和等离子体生成用的高频电力的第2期间按规定的周期交替重复。换言之，将来自第1高频电源18的等离子体生成用的高频电力调制后施加至基座12，同时将来自第2高频电源20的离子引入用的高频电力，在与等离子体生成用的高频电力的调制相同的时刻调制并施加至基座12。图13(A)所示的脉冲状的调制是调制施加的典型例子。其中，图13(A)作为代表例子表示拉入用的高频电力的施加调制状态。图13(A)中，施加离子引入用的高频电力的期间为期间A，不施加离子引入用的高频电力的期间为期间B。该典型示例中，重复离子引入用的高频电力的开启(ON)、关闭(OFF)。该情况下离子引入用的高频电力的波形如图13(B)所示。
图8是表示等离子体生成用的高频电力、离子引入用的高频电力和流过晶片表面附近的电流的关系的图。图8中，横轴表示时间，纵轴表示电力值或者电流值。
图8中，等离子体生成用的高频电力55和离子引入用的高频电力56同步之后以脉冲波状施加时，离子引入用的高频电力56和等离子体生成用的高频电力55的输出值成为0，积极地造成未施加离子引入用的高频电力56和等离子体生成用的高频电力55的状态。
不被施加离子引入用的高频电力56和等离子体生成用的高频电力55时，如图7(B)所示，鞘层52消除了。此时，因为对上部电极板27继续施加负电位的直流电力，阳离子对上部电极板27的入射而生成的电子53被对上部电极板27施加的负的直流电压加速，产生不会被鞘层52妨碍，高速进入孔洞51的状态。由此，孔洞51的底部滞留的阳离子54被电中和。
此处，被导入孔洞51底部的电子流作为流过晶片表面附近的电流被观测到，如图8所示，流过晶片W表面附近的电流57，在离子引入用的高频电力56和等离子体生成用的高频电力55的输出值成为0之后，在非常少的时间、具体而言经过5μ秒后的瞬间以尖峰状流动，之后，电流57的电流值急剧下降。
可以认为离子引入用的高频电力56等输出值为0之后，经过5μ秒后流过电流57，是由于离子引入用的高频电力56等的输出值为0后，到电子温度充分降低、鞘层52消除为止需要5μ秒左右。另一方面，可以认为电流57在瞬间流过，之后，电流57的电流值急剧降低，是由于从上部电极板27放出的电子53的生成所需的阳离子密度的急剧降低所造成。从而，为了将一定量的电子53导入孔洞51的底部将滞留的阳离子54电中和，使离子引入用的高频电力56等的输出值成为0的状态、即不施加离子引入用的高频电力56等的状态至少持续5μ秒即可。
因此，在以脉冲波状施加的等离子体生成用的高频电力55和离子引入用的高频电力中，不需要使离子引入用的高频电力56等的输出值为0的状态较长。换言之，也可以将等离子体生成用的高频电力55和离子引入用的高频电力56的占空比设定得较高。具体而言，可以将占空比设定为10％～90％中的任一比例，优选设定为50％～90％中的任一比例。该情况下，因为占空比最高也只有90％，能够可靠地造成不施加离子引入用的高频电力56等的状态，于是，能够将电子53可靠地导入孔洞51的底部。此外，因为在未施加离子引入用的高频电力56的状态下鞘层52消除了，因阳离子54所产生的溅射减少，SiO2膜40的蚀刻效率降低，但是该情况下，占空比最低也只有50％，能够适当地抑制产生鞘层52消除的状态，防止SiO2膜40的蚀刻效率降低。其中，本实施方式的蚀刻处理方法中，将占空比设定为70％。
此外，因为等离子体生成用的高频电力55和离子引入用的高频电力56的脉冲波的频率(脉冲频率)越高时，能够提高电子53被导入孔洞51的底部的频率，优选该频率较高。另一方面，该频率过高时，无法将未施加离子引入用的高频电力56的状态维持到消除鞘层52所需要的时间以上。从而，等离子体生成用的高频电力55和离子引入用的高频电力56的脉冲波的频率可以为1KHz～50KHz中的任一频率，优选为10KHz～50KHz中的任一频率。其中，本实施方式的蚀刻处理方法中，将该脉冲波的频率设定为10KHz。
本实施方式的蚀刻处理方法中，即使在未施加离子引入用的高频电力56等的状态下，也继续对上部电极板27施加负电位的直流电力，因此上部电极板27的电位也为负。另一方面，如果不对基座12施加离子引入用的高频电力56，在晶片W就基本不产生偏置电压，因此晶片W附近的电位大致为0。从而，能够将晶片W与上部电极板27的电位差的绝对值确保为规定值以上，由于该电位差将电子53导向晶片W，能够促进电子53对孔洞51的底部的导入。此外，通过继续对上部电极板27施加负电位的直流电力，能够从上部电极板27继续放出电子53，于是，能够提高处理室15内部的电子密度，由此，能够提高电子53被导入孔洞51的底部的概率。
其中，本实施方式的蚀刻处理方法中，将电子53导入孔洞51的底部时，使离子引入用的高频电力56等的输出值为0，但是只要能够将晶片W和上部电极板27的电位差的绝对值确保为规定值以上，就能够将电子53导向晶片W，因此不一定要使离子引入用的高频电力56等的输出值为0。例如，对上部电极板27施加-300V的直流电力的情况下，可以使晶片W产生的偏置电压高于-300V的方式设定离子引入用的高频电力56的值。
之后，继续以脉冲波状施加等离子体生成用的高频电力55和离子引入用的高频电力56，如图4(D)所示，碳膜41被耗尽消失，在SiO2膜40上，例如，形成深宽比为30以上的孔洞51，在该孔洞51的底部露出硅部39时，结束本实施方式的蚀刻处理方法。
根据本实施方式的蚀刻处理方法，因为改良了在光致抗蚀膜45形成的孔洞44的形状，能够防止在光致抗蚀膜45形成的孔洞44的形状不佳(变形等)反映在SiO2膜40上形成的孔洞51的形状上。
此外，因为光致抗蚀膜45等通过电子49被硬化，用等离子体对SiO2膜40蚀刻时，能够防止在早期消耗光致抗蚀膜45，从而，能够在SiO2膜40上可靠地形成孔洞51。
进而，用等离子体对SiO2膜40蚀刻时，对上部电极板27施加负电位的直流电力，同时以脉冲波状对基座12施加离子引入用的高频电力56，造成未对基座12施加离子引入用的高频电力56的状态，因此能够大量产生电子53，并且造成晶片W的表面上的鞘层52消除的状态，从而，能够将电子53可靠地导入在SiO2膜40形成的孔洞51的底部。
其结果，即使形成的孔洞51的深宽比较高，也能够防止孔洞51的侧部的膨胀和孔洞51的变形的产生。
此外，因为本实施方式的蚀刻处理方法中，用等离子体对SiO2膜40蚀刻时，也以脉冲波状施加等离子体生成用的高频电力55，造成未对处理室15内部施加等离子体生成用的高频电力55的状态，从而，能够可靠地造成鞘层52消除的状态。
进而，因为本实施方式的蚀刻处理方法中，使等离子体生成用的高频电力55和离子引入用的高频电力56同步以脉冲波状施加，能够造成等离子体生成用的高频电力55和离子引入用的高频电力56均未施加的状态，从而，能够进一步可靠地造成鞘层52消除的状态。
但是，连续施加等离子体生成用的高频电力55和离子引入用的高频电力56时(以下，称为“连续施加的情况”。)，如图14(A)所示，存在沉积物吸附在孔洞51的开口63的碳膜41形成突出部41a，开口63变窄的情况。
另一方面，如本实施方式所述使等离子体生成用的高频电力55和离子引入用的高频电力56同步以脉冲波状施加(以下，称为“脉冲波状施加的情况”。)，如图14(B)所示，不形成突出部41a，开口63不会变窄。
本发明者为了说明所述现象，进行各种验证时，确认根据是否同步施加等离子体生成用的高频电力55和离子引入用的高频电力56，等离子体生成时处理室15内产生的电子密度和电子温度发生变化。具体而言，如图15所示，连续施加的情况下，电子密度不发生变化，维持为较高的值，与此相对，脉冲波状施加的情况下，电子密度在离子引入用的高频电力56等未施加时降低。此外确认了随着占空比减小，电子密度降低的时间变长。进而，如图16所示，确认了连续施加的情况下，电子温度(进一步具体而言，混合气体中的Ar气体激发时的发光强度)不发生变化，大致维持为恒定值，与此相对，脉冲波状施加的情况下，电子温度虽然瞬间上升，但与连续施加的情况相比低的时间较长，该时间随着占空比减小而变长。即，可以确认对于时间平均地考虑时，脉冲波状施加的情况下的电子密度和电子温度比连续施加的情况下的电子密度和电子温度低。
电子密度和电子温度降低时，混合气体解离为自由基无法进展，解离度降低。解离度降低时自由基的吸附系数增大。此处，自由基的吸附系数是表示自由基与某一层碰撞时吸附在该层的容易度的指标，吸附系数较高时自由基容易吸附在某一层。其中，可以认为解离度降低时自由基的吸附系数增大是因为解离度降低表示自由基的能量较低，自由基的能量较低时自由基与某一层碰撞数次就会失去能量，容易留在该处。
即，连续施加的情况下，因为电子密度和电子温度较高，解离度上升，另一方面，吸附系数降低。其结果，如图17(A)所示，因为混合气体产生的自由基，特别是CF类的自由基64与碳膜41的表面反复碰撞也仅逐渐失去能量，不会吸附在碳膜41的表面，该自由基64到达开口63才失去从碳膜41返回的能量，保持该状态，作为沉积物吸附在开口63附近的碳膜41上。由此，开口63变窄。
另一方面，脉冲波状施加的情况下，因为电子密度和电子温度较低，解离度降低，另一方面，吸附系数增大。其结果，如图17(B)所示，由于混合气体产生的CF类的自由基64与碳膜41的表面碰撞时容易失去能量，为保持该状态吸附到碳膜41的表面，自由基64不会到达开口63，开口63不会变窄。
即，由于本实施方式的蚀刻处理方法中，使等离子体生成用的高频电力55和离子引入用的高频电力56同步以脉冲波状施加，混合气体产生的自由基64的吸附系数增大，自由基64不会到达开口63，而是吸附在碳膜41的表面。结果，开口63不会变窄，阳离子54能够顺利地进入孔洞51，进而，阳离子54不会与突出部41a碰撞改变前进路线。由此，能够可靠地防止孔洞51的侧部的膨胀和孔洞51的变形的发生。
因为自由基64的吸附系数越高开口63变窄的可能性越低，优选自由基64的吸附系数较高，但一般而言，因为高次的CF类气体、例如C4F6气体和C4F8气体产生的CF类自由基的吸附系数比低次的CF类气体、例如CF2气体和CF4气体的高，作为混合气体中的CF类气体，优选使用C4F6气体和C4F8气体。其中，C4F6气体和C4F8气体的吸附系数为0.1～0.01程度，CF2气体和CF4气体的吸附系数为0.01～0.0001程度。
此外，脉冲波状施加的情况下，占空比越低，电子密度和电子温度也降低，CF类自由基的吸附系数增大，因此优选占空比较低，例如为70％以下，更优选50％以下。由此，能够进一步降低开口63变窄的可能性。
所述本实施方式的蚀刻处理方法中，通过等离子体的蚀刻形成孔洞51时，将C4F6气体、C4F8气体、CF4气体、Ar气体和O2气体的混合气体导入处理室15内部，从该混合气体产生等离子体，但也可以用He(氦)气体作为稀有气体代替Ar气体混合。
将Ar气体的阳离子打入由硅组成的上部电极板27时，上部电极板27放出次级电子，而将He气体的阳离子打入由硅组成的上部电极板27时，上部电极板27放出更多的次级电子。具体而言，硅对于He阳离子的打入的次级电子放出系数为0.172，硅对于Ar阳离子的打入的次级电子放出系数为0.024。从而，通过混合He气体代替Ar气体能够增加上部电极板27放出的次级电子的量。结果，形成孔洞51时，在离子引入用的高频电力和等离子体生成用的高频电力均未施加的第2期间内，能够增加进入该孔洞51的电子53的数量，可靠地进行滞留在孔洞51的底部的阳离子54的电中和。
本发明者确认He气体激发时，其电子温度比Ar气体激发时的电子温度高。从而，在混合气体中混合He气体时，解离度非常高，自由基的吸附系数大幅降低。
自由基的吸附系数大幅降低时，如图18所示，即使自由基65与碳膜41的表面反复碰撞也只逐渐失去能量，不会吸附在碳膜41的表面，即使自由基65到达开口63也没有失去能量，因此不会作为沉积物吸附在开口63附近的碳膜41，在孔洞51内朝向底部进入。之后，与孔洞51的侧壁反复碰撞数次失去能量，保持该状态作为沉积物吸附在孔洞51的侧壁，形成沉积物薄膜41b。即，因为开口63不会变窄，阳离子54不会与突出部41a碰撞改变前进路线。
此外，因为He阳离子与Ar阳离子相比质量大幅减小，例如，即使与孔洞51的侧壁碰撞也不会将该侧壁蚀刻。
其结果，能够防止孔洞51的侧部的膨胀和孔洞51的变形的产生。
以下，详细说明本发明的第二实施方式的蚀刻处理方法。
本实施方式的结构、作用与所述第一实施方式基本相同，因此省略重复的结构、作用，对以下不同的结构、作用进行说明。
图9是概略地表示用本实施方式的蚀刻处理方法处理的晶片局部结构的截面图。
图9中，晶片Wa包括作为基部的硅部39、在该硅部39上形成的例如厚度为2600nm的SiO2膜40(蚀刻对象膜)、在该SiO2膜40上形成的多晶硅膜58、在该多晶硅膜58上形成的由SiO2组成的残渣膜59。多晶硅膜58和残渣膜59具有使SiO2膜40露出的孔洞60。残渣膜59由在多晶硅膜58形成孔洞60时使用的作为硬掩膜的SiO2膜的残渣组成。此外，多晶硅膜58和残渣膜59均为无机类的膜(无机膜)。
图10是表示本实施方式的蚀刻处理方法的工序图。
图10中，首先将晶片Wa载置到腔室11内部的基座12，吸附保持在静电卡盘23(图10(A))上。
接着，用排气管17对腔室11内部减压，通过APC阀将该内部的压力设定为例如40mTorr(5.33Pa)，将流量为例如150sccm的HBr气体、流量为例如5sccm的O2气体、流量为例如7sccm的NF3气体的混合气体从喷头26导入处理室15内部，对上部电极板27不施加直流电力，对处理室15内部施加例如900W的等离子体生成用的高频电力，并且对基座12施加150W的离子引入用的高频电力(图案形状改良步骤)。
此时，如图11(A)所示，在激发混合气体产生等离子体的同时，在晶片Wa的表面上产生鞘层61。此处，因为离子引入用的高频电力的输出值较低，生成的鞘层61较薄，不能对等离子体中的阳离子62加速较多。从而，各阳离子62对多晶硅膜58和残渣膜59较弱地溅射。此时，构成孔洞60的大部分变形的孔洞60的末端部60a和突出形状60b被优先地溅射除去。此外，等离子体中的自由基也与边沿部60a和突出形状60b优先地进行化学反应将其除去。其结果，改良了图11(B)所示的变形的孔洞60的形状，接近图11(C)所示的正圆形状。
改良所述孔洞60的形状时，也可以不在混合气体中混合所述HBr气体和NF3气体，而是混合例如CF4气体、Cl2等卤素类的气体中的任一种，此外，还可以进一步根据需要添加稀有气体、例如Ar气体和O2气体。
此外，可以根据需要改变腔室11内部的压力、施加的等离子体生成用的高频电力和离子引入用的高频电力的输出值、混合气体的流量。例如，将腔室11内部的压力设定为10mTorr(1.33Pa)，代替所述混合气体，将流量为例如50sccm的CF4气体、流量为例如400sccm的Ar气体、流量为例如20sccm的O2气体的混合气体导入处理室15内部，对上部电极板27不施加直流电力，对处理室15内部施加例如250W的等离子体生成用的高频电力，并且对基座12施加例如500W的离子引入用的高频电力。
进而，还可以根据需要对上部电极板27施加直流电力。该情况下，能够改善处理室15内部的等离子体中的电子密度分布，在晶片Wa的整个表面大致均匀地进行孔洞60的形状。
接着，改良孔洞60的形状之后，如图10(B)所示，在SiO2膜40通过等离子体的蚀刻形成孔洞51。此时的处理条件，例如腔室11内部的压力、混合气体的种类、构成混合气体的各种气体的混合比例、对上部电极板27施加的直流电力的输出值、等离子体生成用的高频电力的输出值、和离子引入用的高频电力的输出值与第一实施方式相同，特别是，以脉冲波状施加离子引入用的高频电力和等离子体生成用的高频电力，包括其频率和占空比在内均与第一实施方式相同。由此，能够将滞留在孔洞51底部的阳离子54电中和，同时形成孔洞51。
此时，因为多晶硅膜58和残渣膜59与光致抗蚀膜45等相比不容易用等离子体消耗，即使不使多晶硅膜58和残渣膜59硬化，形成孔洞51时，也能够充分记载为掩膜。
之后，如图10(C)所示，多晶硅膜58和残渣膜59耗尽消失，在SiO2膜40上形成孔洞51，在该孔洞51的底部露出硅部39时，结束本实施方式的蚀刻处理方法。
由于根据本实施方式的蚀刻处理方法，改良了在多晶硅膜58和残渣膜59形成的孔洞60的形状，能够防止在多晶硅膜58和残渣膜59形成的孔洞60的形状不佳(变形等)反映在SiO2膜40形成的孔洞51的形状上。
此外，由于用等离子体对SiO2膜40进行蚀刻时，对上部电极板27施加负电位的直流电力，同时以脉冲波状对基座12施加离子引入用的高频电力56，造成没有对基座12施加离子引入用的高频电力56的状态，能够将电子53可靠地导入在SiO2膜40形成的孔洞51的底部。
其结果，即使形成的孔洞51的深宽比较高，也能够防止孔洞51的侧部的膨胀和孔洞51的变形的产生。
此外，本实施方式的蚀刻处理方法中，通过等离子体的蚀刻形成孔洞51时，将多晶硅膜58和残渣膜59用作掩膜，但这些膜用等离子体蚀刻时的消耗量较小。从而，不需要使多晶硅膜58和残渣膜59硬化，因此，能够提高蚀刻处理方法的效率。
所述各实施方式的蚀刻处理方法中，使等离子体生成用的高频电力和离子引入用的高频电力同步以脉冲波状施加，但是只要能够造成晶片W(Wa)的表面上的鞘层消除的状态，不一定非要对所述高频电力同步施加。
此外，所述各实施方式的蚀刻处理方法中，用等离子体对SiO2膜40进行蚀刻时，不仅离子引入用的高频电力，等离子体生成用的高频电力也以脉冲波状施加，但是只要能够造成晶片W(Wa)的表面上的鞘层消除的状态，不一定非要以脉冲波状施加等离子体生成用的高频电力。
进而，所述各实施方式的蚀刻处理方法适用于通过等离子体的蚀刻在SiO2膜40即氧化膜上形成孔洞的情况，还可以应用于通过等离子体的蚀刻在氮化膜、例如SiN膜上形成孔洞的情况。
所述各实施方式的蚀刻处理方法应用于对基座12施加等离子体生成用的高频电力和离子引入用的高频电力的基板处理装置10，各实施方式的蚀刻处理方法还可以应用于对上部电极板施加等离子体生成用的高频电力、并且对基座施加离子引入用的高频电力的基板处理装置。
实行所述各实施方式的蚀刻处理方法的基板处理装置实施蚀刻处理的基板不限于半导体设备用的晶片，也可以为包括LCD(LiquidCrystal Display：液晶显示)等的FPD(Flat Panel Display：平板显示器)等使用的各种基板、光掩模、CD基板、印刷基板等。
以上，使用所述各实施方式说明了本发明，但本发明不限于所述各实施方式。
本发明的目的还可以通过对计算机等供给记录有实现所述各实施方式的功能的软件的程序的存储介质，由计算机的CPU读出存储在存储介质的程序并执行来达成。
该情况下，从存储介质读出的程序自身实现所述各实施方式的功能，程序以及存储该程序的存储介质构成本发明。
此外，作为供给程序的存储介质，可以为例如RAM、NV-RAM、软盘、硬盘、磁光盘、CD-ROM、CD-R、CD-RW、DVD(DVD-ROM、DVD-RAM、DVD-RW、DVD+RW)等光盘、磁带、非挥发性的存储卡、其他ROM等能够存储所述程序的介质。或者，所述程序也可以通过从与互联网、商用网络、局域网等连接的未图示的其他计算机和数据库等下载对计算机供给。
此外，通过执行计算机的CPU读出的程序，不仅能实现所述各实施方式的功能，还包含基于该程序的指示，由CPU上工作的OS(操作系统)等进行实际处理的一部分或者全部，通过该处理实现所述各实施方式的功能的情况。
进而，还包括从存储介质读出的程序被写入插入计算机的功能扩展板卡和与计算机连接的功能扩展单元具备的存储器之后，基于该程序的指示，由该功能扩展板卡和功能扩展单元具备的CPU等进行实际处理的一部分或者全部，通过该处理实现所述各实施方式的功能的情况。
所述程序的方式可以为由目标代码、解释器执行的程序、对OS供给的脚本数据等方式。

Claims (18)

1.一种在基板处理装置中对载置在载置台上的基板实施蚀刻处理的蚀刻处理方法，其中，所述基板处理装置具有在内部产生等离子体的处理室；配置在该处理室内部的所述载置台；和与该载置台相对配置在所述处理室内部的电极，对所述处理室内施加频率较高的第1高频电力，对所述载置台施加频率低于所述第1高频电力的第2高频电力，对所述电极施加直流电力，
所述基板具有蚀刻对象膜和在该蚀刻对象膜形成的掩膜，该蚀刻处理方法的特征在于，具有：
对在所述基板上的掩膜形成的图案的形状进行改良的图案形状改良步骤；和
使用所述图案的形状被改良后的掩膜将所述蚀刻对象膜用等离子体进行蚀刻的对象膜蚀刻步骤，
在所述图案形状改良步骤中，使用等离子体对所述掩膜实施蚀刻，
在所述对象膜蚀刻步骤中，对所述电极施加所述直流电力，并且对所述载置台至少以脉冲波状施加所述第2高频电力而形成没有对所述载置台施加所述第2高频电力的状态。
2.如权利要求1所述的蚀刻处理方法，其特征在于：
在所述对象膜蚀刻步骤中，也以脉冲波状施加所述第1高频电力，形成没有对所述处理室内部施加所述第1高频电力的状态。
3.如权利要求2所述的蚀刻处理方法，其特征在于：
在所述对象膜蚀刻步骤中，同步并且以脉冲波状施加所述第1高频电力和所述第2高频电力。
4.如权利要求1～3中任何一项所述的蚀刻处理方法，其特征在于：
在所述对象膜蚀刻步骤中，以比在所述基板产生的偏置电压的电位低的电位对所述电极施加所述直流电力。
5.如权利要求1～3中任何一项所述的蚀刻处理方法，其特征在于：
在所述对象膜蚀刻步骤中，对所述载置台以频率为1KHz～50KHz中的任一频率的脉冲波状施加所述第2高频电力。
6.如权利要求5所述的蚀刻处理方法，其特征在于：
所述频率为10KHz～50KHz中的任一个频率。
7.如权利要求1～3中任何一项所述的蚀刻处理方法，其特征在于：
在所述对象膜蚀刻步骤中，被以脉冲波状施加的所述第2高频电力的占空比为10％～90％中的任一个。
8.如权利要求7所述的蚀刻处理方法，其特征在于：
所述占空比为50％～90％中的任一个。
9.如权利要求1～3中任何一项所述的蚀刻处理方法，其特征在于：
在所述对象膜蚀刻步骤中，所述第2高频电力未被施加在所述载置台的状态至少持续5微秒。
10.如权利要求1～3中任何一项所述的蚀刻处理方法，其特征在于：
在所述对象膜蚀刻步骤中，在所述蚀刻对象膜形成的图案的深宽比为30以上。
11.如权利要求1～3中任何一项所述的蚀刻处理方法，其特征在于：
所述掩膜为有机膜，
所述图案形状改良步骤具有使电子接触通过等离子体蚀刻后的所述掩膜而使所述掩膜硬化的掩膜硬化步骤。
12.如权利要求11所述的蚀刻处理方法，其特征在于：
在所述掩膜硬化步骤中，对所述电极施加所述直流电力。
13.如权利要求12所述的蚀刻处理方法，其特征在于：
在所述掩膜硬化步骤中，施加的所述直流电力的电压为-900V以下。
14.如权利要求11中任何一项所述的蚀刻处理方法，其特征在于：
在所述掩膜硬化步骤中，从沉积性气体产生等离子体。
15.如权利要求1～3中任何一项所述的蚀刻处理方法，其特征在于：
所述掩膜为无机膜。
16.如权利要求15所述的蚀刻处理方法，其特征在于：
所述无机膜至少包括多晶硅膜。
17.如权利要求1～3中任何一项所述的蚀刻处理方法，其特征在于：
在所述图案形状改良步骤中，通过改良所述图案的形状，使所述掩膜的孔洞的形状，在从上方看时接近正圆。
18.如权利要求1～3中任何一项所述的蚀刻处理方法，其特征在于：
在所述对象膜蚀刻步骤中，从至少包括氦气的混合气体产生等离子体。
CN201110047371.1A 2010-02-24 2011-02-24 蚀刻处理方法 Active CN102194689B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2010039001 2010-02-24
JP2010-039001 2010-02-24
JP2010179415A JP5662079B2 (ja) 2010-02-24 2010-08-10 エッチング処理方法
JP2010-179415 2010-08-10

Publications (2)

Publication Number Publication Date
CN102194689A CN102194689A (zh) 2011-09-21
CN102194689B true CN102194689B (zh) 2014-06-11

Family

ID=44602536

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110047371.1A Active CN102194689B (zh) 2010-02-24 2011-02-24 蚀刻处理方法

Country Status (2)

Country Link
US (2) US9373521B2 (zh)
CN (1) CN102194689B (zh)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103227109B (zh) * 2012-01-31 2015-11-25 中微半导体设备(上海)有限公司 一种有机物层刻蚀方法
JP6037914B2 (ja) * 2013-03-29 2016-12-07 富士フイルム株式会社 保護膜のエッチング方法およびテンプレートの製造方法
JP6029522B2 (ja) 2013-04-16 2016-11-24 東京エレクトロン株式会社 パターンを形成する方法
JP6320248B2 (ja) 2014-03-04 2018-05-09 東京エレクトロン株式会社 プラズマエッチング方法
JP6151215B2 (ja) * 2014-05-15 2017-06-21 東京エレクトロン株式会社 プラズマエッチング方法
JP6366454B2 (ja) * 2014-10-07 2018-08-01 東京エレクトロン株式会社 被処理体を処理する方法
JP6400425B2 (ja) * 2014-10-15 2018-10-03 東京エレクトロン株式会社 多層膜をエッチングする方法
JP6374781B2 (ja) * 2014-12-10 2018-08-15 東京エレクトロン株式会社 プラズマ処理方法
JP6462477B2 (ja) 2015-04-27 2019-01-30 東京エレクトロン株式会社 被処理体を処理する方法
US9887098B2 (en) * 2015-06-24 2018-02-06 Toshiba Memory Corporation Method for manufacturing integrated circuit device
KR102638422B1 (ko) * 2017-04-26 2024-02-19 도쿄엘렉트론가부시키가이샤 유황 및/또는 탄소계 화학물을 사용하는 유기막의 주기적 플라즈마 에칭 방법
JP6945388B2 (ja) * 2017-08-23 2021-10-06 東京エレクトロン株式会社 エッチング方法及びエッチング処理装置
JP6965205B2 (ja) * 2018-04-27 2021-11-10 東京エレクトロン株式会社 エッチング装置、及びエッチング方法
US10555412B2 (en) 2018-05-10 2020-02-04 Applied Materials, Inc. Method of controlling ion energy distribution using a pulse generator with a current-return output stage
JP7253729B2 (ja) * 2018-10-01 2023-04-07 キオクシア株式会社 ガス生成方法およびエッチング装置
US11476145B2 (en) 2018-11-20 2022-10-18 Applied Materials, Inc. Automatic ESC bias compensation when using pulsed DC bias
CN113169026B (zh) 2019-01-22 2024-04-26 应用材料公司 用于控制脉冲电压波形的反馈回路
US11508554B2 (en) 2019-01-24 2022-11-22 Applied Materials, Inc. High voltage filter assembly
US11462389B2 (en) 2020-07-31 2022-10-04 Applied Materials, Inc. Pulsed-voltage hardware assembly for use in a plasma processing system
US11901157B2 (en) 2020-11-16 2024-02-13 Applied Materials, Inc. Apparatus and methods for controlling ion energy distribution
US11798790B2 (en) 2020-11-16 2023-10-24 Applied Materials, Inc. Apparatus and methods for controlling ion energy distribution
US11495470B1 (en) 2021-04-16 2022-11-08 Applied Materials, Inc. Method of enhancing etching selectivity using a pulsed plasma
US11948780B2 (en) 2021-05-12 2024-04-02 Applied Materials, Inc. Automatic electrostatic chuck bias compensation during plasma processing
US11791138B2 (en) 2021-05-12 2023-10-17 Applied Materials, Inc. Automatic electrostatic chuck bias compensation during plasma processing
US11967483B2 (en) 2021-06-02 2024-04-23 Applied Materials, Inc. Plasma excitation with ion energy control
US20220399185A1 (en) 2021-06-09 2022-12-15 Applied Materials, Inc. Plasma chamber and chamber component cleaning methods
US11810760B2 (en) 2021-06-16 2023-11-07 Applied Materials, Inc. Apparatus and method of ion current compensation
US11569066B2 (en) 2021-06-23 2023-01-31 Applied Materials, Inc. Pulsed voltage source for plasma processing applications
US11776788B2 (en) 2021-06-28 2023-10-03 Applied Materials, Inc. Pulsed voltage boost for substrate processing
US11476090B1 (en) 2021-08-24 2022-10-18 Applied Materials, Inc. Voltage pulse time-domain multiplexing
CN115724591A (zh) * 2021-08-31 2023-03-03 广东艾檬电子科技有限公司 基于电场控制的微孔加工方法
US11694876B2 (en) 2021-12-08 2023-07-04 Applied Materials, Inc. Apparatus and method for delivering a plurality of waveform signals during plasma processing
US11972924B2 (en) 2022-06-08 2024-04-30 Applied Materials, Inc. Pulsed voltage source for plasma processing applications

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1452215A (zh) * 2002-04-12 2003-10-29 株式会社东芝 图案形成方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7022611B1 (en) 2003-04-28 2006-04-04 Lam Research Corporation Plasma in-situ treatment of chemically amplified resist
US7008877B2 (en) * 2003-05-05 2006-03-07 Unaxis Usa Inc. Etching of chromium layers on photomasks utilizing high density plasma and low frequency RF bias
JP2004353066A (ja) 2003-05-30 2004-12-16 Toshio Goto プラズマ源およびプラズマ処理装置
JP4538209B2 (ja) * 2003-08-28 2010-09-08 株式会社日立ハイテクノロジーズ 半導体装置の製造方法
US20050112891A1 (en) 2003-10-21 2005-05-26 David Johnson Notch-free etching of high aspect SOI structures using a time division multiplex process and RF bias modulation
US7491647B2 (en) 2005-03-08 2009-02-17 Lam Research Corporation Etch with striation control
JP4753234B2 (ja) * 2005-07-07 2011-08-24 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5174319B2 (ja) 2005-11-11 2013-04-03 株式会社日立ハイテクノロジーズ エッチング処理装置およびエッチング処理方法
WO2008021609A1 (en) 2006-08-07 2008-02-21 Tokyo Electron Limited Method of treating a mask layer prior to performing an etching process
MY148830A (en) 2006-08-22 2013-06-14 Lam Res Corp Method for plasma etching performance enhancement
US20080122107A1 (en) * 2006-09-22 2008-05-29 Taiwan Semiconductor Manufacturing Co., Ltd. Poly silicon hard mask
JP2008078515A (ja) * 2006-09-25 2008-04-03 Tokyo Electron Ltd プラズマ処理方法
JP5192209B2 (ja) 2006-10-06 2013-05-08 東京エレクトロン株式会社 プラズマエッチング装置、プラズマエッチング方法およびコンピュータ読取可能な記憶媒体
US20100003828A1 (en) 2007-11-28 2010-01-07 Guowen Ding Methods for adjusting critical dimension uniformity in an etch process with a highly concentrated unsaturated hydrocarbon gas
JP5319150B2 (ja) 2008-03-31 2013-10-16 東京エレクトロン株式会社 プラズマ処理装置及びプラズマ処理方法及びコンピュータ読み取り可能な記憶媒体
JP5213496B2 (ja) 2008-03-31 2013-06-19 東京エレクトロン株式会社 プラズマエッチング方法及びコンピュータ読み取り可能な記憶媒体

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1452215A (zh) * 2002-04-12 2003-10-29 株式会社东芝 图案形成方法

Also Published As

Publication number Publication date
CN102194689A (zh) 2011-09-21
US20110244691A1 (en) 2011-10-06
US9496150B2 (en) 2016-11-15
US20150170933A1 (en) 2015-06-18
US9373521B2 (en) 2016-06-21

Similar Documents

Publication Publication Date Title
CN102194689B (zh) 蚀刻处理方法
JP5802323B2 (ja) エッチング処理方法
TWI753906B (zh) 蝕刻方法
JP5085997B2 (ja) プラズマエッチング性能強化方法及び装置
TWI665726B (zh) 電漿蝕刻方法及電漿蝕刻裝置
JP5260356B2 (ja) 基板処理方法
US11380551B2 (en) Method of processing target object
KR101191697B1 (ko) 플라즈마 처리 장치용 실리콘 및 실리콘 카바이드 전극의표면으로부터 블랙 실리콘 및 블랙 실리콘 카바이드를제거하는 방법
CN100485883C (zh) 等离子体灰化方法
KR20050118267A (ko) 플라즈마 에칭 성능 강화를 위한 방법
JP2000133638A (ja) プラズマエッチング方法およびプラズマエッチング装置
JP2009530861A5 (zh)
JP5563860B2 (ja) 基板処理方法
KR20060090233A (ko) 램핑에 의한 에칭
CN1691276A (zh) 移除阻挡层后的无晶片自动清洗
US20220122840A1 (en) Method for processing workpiece
US8236188B2 (en) Method for low-K dielectric etch with reduced damage
JP5052313B2 (ja) 半導体装置の製造方法
JP2007134660A (ja) ドライエッチング方法
KR20220147514A (ko) 기판 처리 방법 및 기판 처리 장치
TW202103232A (zh) 蝕刻處理方法及基板處理裝置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant