TWI753906B - 蝕刻方法 - Google Patents

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Abstract

本發明之目的在於提供一種可藉由氣體流量，控制在低溫環境下對氧化矽蝕刻區域供給之氫原子、氟原子及碳原子的平衡之蝕刻方法。該方法，包含：冷卻步驟，將收納於處理容器內之被處理體的溫度控制為－20℃以下；產生步驟，於處理容器內產生含有氫原子、氟原子、碳原子及氧原子之處理氣體的電漿；以及蝕刻步驟，使用電漿蝕刻區域。處理氣體，係混合有各自相異的第1氣體、第2氣體及含氧原子氣體之氣體。混合有第1氣體及第2氣體之氣體，包含氫原子、氟原子及碳原子。第1氣體及第2氣體，各自包含氫原子及氟原子之至少一者。第1氣體所含有之氫原子數與氟原子數的比，與第2氣體所含有之氫原子數與氟原子數的比相異。

Description

蝕刻方法
本揭露係關於一種蝕刻方法。
專利文獻1揭露一種蝕刻處理方法，為了達成良好的非等向性蝕刻，而將被處理體的溫度冷卻至-50℃以下並藉由反應性電漿處理被處理體。此一方法中，在蝕刻氧化矽膜之情況，將氟化氫(HF)等極化之極性分子作為蝕刻劑使用。HF，在低溫中相較於化學反應速度常數的降低，蝕刻劑之吸附量的增加更大，故取決於化學反應速度常數與吸附量的積之蝕刻率亦變高。亦即，此一方法，藉由將極性分子作為蝕刻劑使用，即便為低溫仍可抑制氧化矽膜之蝕刻率降低。
〔習知技術文獻〕 〔專利文獻〕
專利文獻1：日本特開平7-147273號公報
專利文獻1記載之低溫環境下的氧化矽膜之蝕刻方法中，為了進一步改善蝕刻率，而考慮供給含有碳原子之含碳原子氣體，促進HF自由基的反應產物(例如水)之氣化。作為此等含碳原子氣體，將碳氫化合物氣體或氟碳化合物氣體列舉為選擇對象。
然而，碳氫化合物氣體及氟碳化合物氣體亦對HF自由基之產生有所助益，故在供給含碳原子氣體的情況仍有氧化矽膜之蝕刻率的控制變得困難之疑慮。本技術領域期望一種蝕刻方法，在低溫環境下蝕刻由氧化矽構成之區域的情況，可藉由氣體流量，控制對蝕刻區域供給之氫原子數、氟原子數及碳原子數的平衡。
本發明的一態樣之蝕刻方法，藉由對於被處理體的電漿處理，而蝕刻由氧化矽構成之區域。該蝕刻方法，包含：準備步驟，於處理容器內準備被處理體；冷卻步驟，將該被處理體的溫度控制為-20℃以下；以及蝕刻步驟，於處理容器內產生含有氫原子、氟原子、碳原子及氧原子之處理氣體的電漿，使用電漿蝕刻區域。處理氣體，係混合有各自相異的第1氣體、第2氣體及含氧原子氣體之氣體。混合有第1氣體及第2氣體之氣體，包含氫原子、氟原子及碳原子。第1 氣體及第2氣體，各自包含氫原子及氟原子之至少一者。第1氣體所含有之氫原子數與氟原子數的比，與第2氣體所含有之氫原子數與氟原子數的比相異。
此蝕刻方法，在-20℃以下之低溫環境下，使用含有各自相異的第1氣體、第2氣體及含氧原子氣體之處理氣體的電漿，蝕刻由氧化矽構成之區域。第1氣體所含有之氫原子數與氟原子數的比，與第2氣體所含有之氫原子數與氟原子數的比相異，故藉由調整第1氣體及第2氣體的流量，而可控制對蝕刻區域供給之氫原子數與氟原子數的平衡。進一步，藉由含氧原子氣體的流量，控制對蝕刻區域供給之碳原子。如此地，此蝕刻方法，在低溫環境下蝕刻由氧化矽構成之區域的情況，可藉由氣體流量，控制對蝕刻區域供給之氫原子數、氟原子數及碳原子數的平衡。
一實施形態中，可使處理氣體，含有的氧原子數相對於含有的碳原子數之比例，較0更大且為1以下。此一情況，改善在低溫環境下氧化矽之蝕刻率。
一實施形態中，可使處理氣體，含有的氫原子數相對於含有的碳原子數之比例，較0更大且為2.8以下。此一情況，改善在低溫環境下由氧化矽構成的區域之蝕刻率。
一實施形態中，可使處理氣體，含有的氟原子數相對於含有的碳原子數之比例，為1.2以上4.0以下。此一情況，改善在低溫環境下由氧化矽構成的區域之蝕刻率。
一實施形態中，可使第1氣體為H2氣體，第2氣體為CxHyFz氣體(x、y及z為自然數)、CxHyFzOH氣體(x、y及z為自然數)或CxFy氣體(x及y為自然數)，含氧原子氣體為O2氣體、CO氣體、CO2氣體或COS氣體。抑或，一實施形態中，可使第1氣體為CxHy氣體(x及y為自然數)，第2氣體為CxHyFz氣體(x、y及z為自然數)、CxHyFzOH氣體(x、y及z為自然數)、CxFy氣體(x及y為自然數)或NF3氣體，含氧原子氣體為O2氣體、CO氣體、CO2氣體或COS氣體。
一實施形態中，蝕刻步驟，可包含由產生電漿所用之第1高頻電源施加脈波狀的電力，並由從電漿往區域導入離子所用之第2高頻電源施加脈波狀的電力之步驟。第1高頻電源，在成為高位準的第1期間及成為低位準的第2期間輸出週期性地連續之脈波狀的電力。第2高頻電源，在成為ON位準的第3期間及成為OFF位準的第4期間輸出週期性地連續之脈波狀的電力。第1期間與第3期間同步，第2期間與第4期間同步。此一情況，改善在低溫環境下由氧化矽構成的區域之蝕刻率。
若依照本發明之各種態樣及一實施形態，則提供一種在低溫環境下蝕刻由氧化矽構成之區域的情況，可藉由氣體流量，控制對蝕刻區域供給之氫原子數、氟原子數及碳原子數的平衡之蝕刻方法。
10:電漿處理裝置
12:處理容器
12a:接地導體
12e:排氣口
12g:搬出入口
14:支持部
16:下部電極
18:支持部
18a:基底部
18b:靜電吸盤
22:直流電源
24:冷媒流路
26:急冷器單元
26a、26b:配管
28:氣體供給管線
30:上部電極
32:絕緣性遮蔽構件
34:電極板
34a:氣體噴吐孔
36:電極支持體
36a:氣體擴散室
36b:氣體流通孔
36c:氣體導入口
38:氣體供給管
40:氣體源群
401~403:氣體源
42:閥群
421~423:閥
44:流量控制器群
441~443:流量控制器
46:防沉積遮蔽件
48:排氣板
50:排氣裝置
52:排氣管
54:閘閥
56:導電性構件
62:第1高頻電源
64:第2高頻電源
66、68:匹配器
70:直流電源部
Cnt:控制部
DP:沉積物
FR:對焦環
IL1:第1介電膜
IL2:第2介電膜
MSK:遮罩
PD:載置台
S:處理空間
W:晶圓
〔圖1〕係顯示一實施形態之蝕刻方法的流程圖。
〔圖2〕係顯示在步驟ST1中準備的晶圓之一例的圖。
〔圖3〕係概略示意電漿處理裝置之一例的圖。
〔圖4〕係詳細顯示圖3所示之閥群、流量控制器群、及氣體源群的圖。
〔圖5〕係顯示由圖3所示之高頻電源輸出的電力之一例的圖。
〔圖6〕係顯示在步驟ST3中蝕刻之晶圓的圖。
〔圖7〕(A)~(F)係說明在低溫環境下以HF系自由基蝕刻由氧化矽構成的區域之原理的圖。
〔圖8〕(A)~(C)係說明在低溫環境下以CF系自由基將水去除之原理的圖。
〔圖9〕係顯示測定氧化矽之蝕刻率、與晶圓溫度的關係之結果的圖表。
〔圖10〕係顯示測定氧化矽及氮化矽之蝕刻率、與急冷器單元之冷媒溫度的關係之結果的圖表。
〔圖11〕係顯示改變CH4與CF4之體積流量比，並測定氧化矽之蝕刻率、與H2氣體及CF4氣體之體積流量比的關係之結果的圖表。
〔圖12〕係顯示改變CH4與CF4之體積流量比，並測定多晶矽之蝕刻率、與H2氣體及CF4氣體之體積流量比的關係之結果的圖表。
〔圖13〕係顯示測定氧化矽之蝕刻率、與O2氣體相對於CH4與CF4之合計體積流量的體積流量比的關係之結果的圖表。
〔圖14〕係顯示測定氧化矽之頸縮CD、與O2氣體相對於CH4與CF4之合計體積流量的體積流量比的關係之結果的圖表。
〔圖15〕係顯示改變O2氣體之體積流量比，並測定氧化矽之蝕刻率、與處理氣體所包含的CH4氣體及CF4氣體之體積流量比的關係之結果的圖表。
〔圖16〕係顯示測定氧化矽之蝕刻率、與處理氣體所包含之氫原子/碳原子比的關係之結果的圖表。
〔圖17〕係顯示測定氧化矽之蝕刻率、與處理氣體所包含之氟原子/碳原子比的關係之結果的圖表。
〔圖18〕係顯示測定氧化矽之蝕刻率、與處理氣體所包含之氧原子/碳原子比的結果之圖表。
〔圖19〕係顯示改變急冷器單元之冷媒的溫度，並測定氧化矽之蝕刻率與HF功率的關係之結果的圖表。
〔圖20〕係顯示改變急冷器單元之冷媒的溫度，並測定蝕刻產物之沉積率與深度/頸縮CD比的關係之結果的圖表。
以下，茲參考附圖對各種實施形態詳細地說明。另，對於在各附圖中相同或相當的部分，給予相同符號。
圖1為，顯示一實施形態之蝕刻方法的流程圖。圖1所示之方法MT，包含步驟ST1、步驟ST2及步驟ST3。
步驟ST1，係準備被處理體(下稱「晶圓W」)之步驟(準備步驟)。圖2為，顯示在步驟ST1中準備的晶圓W之一例的圖。圖2所示之晶圓W，在未圖示的基底層上，具有第1介電膜IL1、第2介電膜IL2、及遮罩MSK。基底層，可為設置於基板上之單晶矽製的層。一實施形態中，第1介電膜IL1可為氮化矽膜，第2介電膜IL2可為氧化矽膜。氧化矽膜，係由SiOx(X為自然數)構成的膜。另一實施形態中，第1介電膜IL1可為多晶矽膜，第2介電膜IL2可為氧化矽膜。第1介電膜IL1的厚度，例如為5nm~500nm；第2介電膜IL2的厚度，例如為5nm~1000nm。第1介電膜IL1及第2介電膜IL2，亦可交互堆疊複數層。於第2介電膜IL2上，設置遮罩MSK。遮罩MSK，具有用於在第1介電膜IL1及第2介電膜IL2形成孔洞或線條形狀等空間之圖案。遮罩MSK，例如可由多晶矽構成。抑或，遮罩MSK，亦可由非晶碳、有機材料、金屬材料構成。
再度參考圖1。方法MT的步驟ST1，於電漿處理裝置之處理容器內準備晶圓W。在一例中，電漿處理裝置可為電容耦合型電漿處理裝置。以下，對於可使用在方法MT之實施的電漿處理裝置之一例予以說明。圖3為，概略示意電漿處理裝置之一例的圖，顯示該電漿處理裝置之縱剖面的構造。
圖3所示之電漿處理裝置10，係電容耦合型電漿蝕刻裝置，具備略圓筒狀的處理容器12。處理容器12之內壁面，由經陽極氧化處理的鋁構成。此處理容器12係安全接地。
於處理容器12的底部上，設置由絕緣材料構成之略圓筒狀的支持部14。支持部14，在處理容器12內，從處理容器12之底部往鉛直方向延伸。支持部14，支持設置在處理容器12內的載置台PD。具體而言，如圖3所示，支持部14，可在該支持部14之內壁面中支持載置台PD。
載置台PD，在其頂面中保持晶圓W。載置台PD，可具有下部電極16及支持部18。下部電極16，例如由鋁等金屬構成，呈略圓盤形狀。於此下部電極16之頂面上，設置支持部18。
支持部18，支持晶圓W，包含基底部18a及靜電吸盤18b。基底部18a，例如由鋁等金屬構成，呈略圓盤形狀。基底部18a，設置於下部電極16上，與下部電極16電性連接。靜電吸盤18b，設置於基底部18a上方。靜電吸盤18b，具有將係導電膜之電極配置在一對絕緣層或絕緣片間的構造。靜電吸盤18b之電極，與直流電源22電性連接。此靜電吸盤18b，能夠以藉由來自直流電源22之直流電壓所產生的庫侖力等靜電力，吸附保持晶圓W。
於支持部18的基底部18a之邊緣部上方，以包圍晶圓W之邊緣及靜電吸盤18b的方式配置對焦環FR。對焦環FR，係為了改善蝕刻之均一性而設置。對焦環FR，由依照蝕刻對象的膜材料適宜選擇的材料所構成，例如可由石英構成。
於基底部18a之內部，設置冷媒流路24。冷媒流路24，構成一實施形態的溫度調節機構。從設置於外部之急冷器單元26，通過配管26a、26b使既定溫度的 冷媒在冷媒流路24循環供給。藉由控制如此地循環之冷媒的溫度，而控制支持在支持部18上之晶圓W的溫度。急冷器單元26之冷媒的溫度，可在-20℃~-70℃之範圍控制。晶圓W的溫度，可在-20℃~-40℃之範圍控制。
此外，於電漿處理裝置10，設置氣體供給管線28。氣體供給管線28，將來自熱傳氣體供給機構之熱傳氣體，例如He氣體，往靜電吸盤18b的頂面與晶圓W的背面之間供給。
此外，電漿處理裝置10，具備上部電極30。上部電極30，在載置台PD之上方中，與該載置台PD對向配置。下部電極16與上部電極30，彼此略平行地設置。在此等上部電極30與下部電極16之間，區隔出用於對晶圓W施行電漿處理的處理空間S。
上部電極30，隔著絕緣性遮蔽構件32，而支持在處理容器12之上部。此上部電極30，可包含電極板34及電極支持體36。電極板34，面向處理空間S，區隔出複數個氣體噴吐孔34a。此電極板34，可由焦耳熱少的低電阻之導電體或半導體構成。
電極支持體36，以可任意裝卸的方式支持電極板34，例如可由鋁等導電性材料構成。此電極支持體36，可具有水冷構造。於電極支持體36之內部，設置氣體擴散室36a。與氣體噴吐孔34a連通之複數個氣體流通孔36b，從此氣體擴散 室36a往下方延伸。此外，於電極支持體36，形成將處理氣體往氣體擴散室36a引導之氣體導入口36c，此氣體導入口36c，與氣體供給管38連接。
氣體供給管38，通過閥群42及流量控制器群44，而與氣體源群40連接。圖4為，詳細顯示圖3所示之閥群、流量控制器群、及氣體源群的圖。如圖4所示，氣體源群40，包含N個(N為自然數)氣體源401~403。氣體源401~403，分別為第1氣體之氣體源、第2氣體之氣體源、及含氧原子氣體之氣體源。
第1氣體及第2氣體，為滿足以下條件之氣體。第1氣體，為與第2氣體及含氧原子氣體不同之氣體。第2氣體，為與第1氣體及含氧原子氣體不同之氣體。混合有第1氣體及第2氣體之氣體，包含氫原子、氟原子及碳原子。此外，第1氣體及第2氣體，包含氫原子及氟原子之至少一者。此外，第1氣體所含有之氫原子數與氟原子數的比，和第2氣體所含有之氫原子數與氟原子數的比不同。
第1氣體及第2氣體，作為一例，可從H2氣體、HF氣體、CxHy氣體、CxHyFz氣體、CxHyOH氣體、CxHyFzOH氣體、NH3氣體、CxFy氣體、NF3氣體中選擇滿足上述條件者(x、y、z為自然數)。例如，若第1氣體為H2氣體，則第2氣體為CxHyFz氣體、CxHyFzOH氣體或CxFy氣體。若第1氣體為CxHy氣體，則第2氣體為CxHyFz氣體、CxHyFzOH氣體、CxFy氣體或NF3氣體。
一實施形態中，在滿足上述條件之範圍，亦可使第1氣體為含氫原子氣體，第2氣體為含氟原子氣體。含氫原子氣體，為H2氣體、HF氣體、CxHyFz氣體、 CxHyOH氣體、CxHyFzOH氣體、NH3氣體等，亦可包含氟。含氟原子氣體，為HF氣體、CxHyFz氣體、CxHyFzOH氣體、CxFy氣體、NF3氣體、SF6氣體等，亦可包含氫。
含氧原子氣體，可從O2氣體、CO氣體、CO2氣體、COS氣體等選擇。混和有第1氣體、第2氣體及含氧原子氣體之氣體，成為蝕刻所使用之處理氣體。一實施形態之處理氣體，可使含有的氫原子數相對於含有的碳原子數之比例，為較0更大且為2.8以下；此外，一實施形態之處理氣體，可使含有的氟原子數相對於含有的碳原子數之比例，為1.2以上4.0以下。一實施形態之處理氣體，可使其含有的氧原子數相對於含有的碳原子數之比例，為較0更大且為1以下。另，氣體源群，亦可進一步具有如Ar氣體之稀有氣體等氣體的各種氣體源。
流量控制器群44，包含N個流量控制器441~443。流量控制器441~443，控制從對應的氣體源供給之氣體的流量。此等流量控制器441~443，可為質量流量控制器(MFC)，亦可為FCS。閥群42，包含N個閥421~423。氣體源401~403，分別通過流量控制器441~443及閥421~423，而與氣體供給管38連接。氣體源401~403之氣體，從氣體供給管38作為處理氣體(混合氣體)而來到氣體擴散室36a，通過氣體流通孔36b及氣體噴吐孔34a而往處理空間S噴吐。
回到圖3，電漿處理裝置10，可進一步具備接地導體12a。接地導體12a，呈略圓筒狀，設置為從處理容器12之側壁往較上部電極30之高度位置更為上方延伸。
此外，電漿處理裝置10中，沿著處理容器12之內壁以可任意裝卸的方式設置防沉積遮蔽件46。防沉積遮蔽件46，亦設置於支持部14之外周。防沉積遮蔽件46，防止蝕刻副產物(沉積物)附著在處理容器12，可藉由將Y2O3等陶瓷被覆於鋁材而構成。
於處理容器12之底部側中，在支持部14與處理容器12的內壁之間設置排氣板48。排氣板48，例如可藉由將Y2O3等陶瓷被覆於鋁材而構成。於此排氣板48之下方中，在處理容器12設置排氣口12e。排氣口12e，通過排氣管52而與排氣裝置50連接。排氣裝置50，具有渦輪分子泵等真空泵，可將處理容器12內減壓至期望的真空度。此外，於處理容器12的側壁設置晶圓W之搬出入口12g，此搬出入口12g成為可藉由閘閥54開閉。
於處理容器12之內壁，設置導電性構件(GND區塊)56。導電性構件56，以在高度方向中位於與晶圓W略相同高度的方式，安裝於處理容器12之內壁。此導電性構件56，以DC方式接地，發揮防止異常放電之效果。另，導電性構件56設置於電漿產生區域即可，其設置位置並未限於圖3所示之位置。
此外，電漿處理裝置10，進一步具備第1高頻電源62及第2高頻電源64。第1高頻電源62，係產生電漿產生用之第1高頻電力，即產生高頻電源電力(高頻HF功率)的電源，其產生27~100MHz的頻率，在一例中為40MHz之高頻電力。第1高頻電源62，通過匹配器66而與下部電極16連接。匹配器66，係匹配第1高頻 電源62之輸出阻抗與負載側(下部電極16側)之輸入阻抗所用的電路。另，第1高頻電源62，亦可通過匹配器66，而與上部電極30連接。
一實施形態中，第1高頻電源62，可在成為高位準(High level)的第1期間及成為低位準(Low level)的第2期間輸出週期性地連續之脈波狀的電力。例如，第1高頻電源62，因應調變脈波之工作比，在脈波ON期間(第1期間)中將高頻HF功率控制為高位準，在脈波OFF期間(第2期間)中將高頻HF功率控制為較高位準更低的低位準。然則，低位準，選擇為較維持電漿產生狀態所必須之最低位準更高的值。此外，低位準，一般選擇為較高位準明顯更低的值(1/2以下)。一實施形態中，第1高頻電源62，在脈波OFF的期間(第2期間)中亦可使高頻HF之功率為零位準的OFF狀態。
第2高頻電源64，係產生用於將離子導入晶圓W之第2高頻電力，即產生高頻偏壓電力(高頻LF功率)的電源，其產生400kHz~13.56MHz之範圍內的頻率，在一例中為3MHz之高頻電力。第2高頻電源64，通過匹配器68而與下部電極16連接。匹配器68，係匹配第2高頻電源64之輸出阻抗與負載側(下部電極16側)之輸入阻抗所用的電路。
一實施形態中，第2高頻電源64，可在成為ON位準的第3期間及成為OFF位準的第4期間輸出週期性地連續之脈波狀的電力。例如，第2高頻電源64，因應調變脈波之工作比，在脈波ON的期間(第3期間)中使往晶圓W導入離子所用的高頻LF之功率為既定位準的ON狀態，在脈波OFF的期間(第4期間)中使高頻 LF之功率為零位準的OFF狀態。一實施形態中，第2高頻電源64，在脈波OFF的期間(第4期間)中，亦可使高頻LF之功率為上述低位準的ON狀態。
圖5為，顯示由第1高頻電源62及第2高頻電源64輸出的電力之一例的圖。圖5中，圖示3個型態。第1型態，由第1高頻電源62，藉由高/低的脈波調變而輸出電漿產生用之高頻HF，由第2高頻電源64，藉由ON/OFF的脈波調變而輸出離子導入用之高頻LF。第2型態，由第1高頻電源62，藉由ON/OFF的脈波調變而輸出電漿產生用之高頻HF，由第2高頻電源64，藉由ON/OFF的脈波調變而輸出離子導入用之高頻LF。第3型態，由第1高頻電源62，輸出未調變的電漿產生用之高頻HF，由第2高頻電源64，藉由ON/OFF的脈波調變而輸出離子導入用之高頻LF。在一實施形態中，可採用第1型態。在第1型態及第2型態中，第1期間可與第3期間同步，第2期間可與第4期間同步。
第1高頻電源62及第2高頻電源64之高頻電力的ON及OFF之頻率，例如為1kHz~40kHz。高頻電力的ON及OFF之頻率，係指使第1高頻電源62及第2高頻電源64之高頻電力為ON的期間與為OFF的期間所構成的期間為1周期之頻率。此外，在1周期中高頻電力為ON的期間所占之工作比，例如為50%~90%。
回到圖3，電漿處理裝置10，進一步具備直流電源部70。直流電源部70，與上部電極30連接。直流電源部70，可產生負的直流電壓，將該直流電壓給予上部電極30。
此外，一實施形態中，電漿處理裝置10，可進一步具備控制部Cnt。此控制部Cnt，係具備處理器、儲存部、輸入裝置、顯示裝置等之電腦，控制電漿處理裝置10的各部。此控制部Cnt，操作者可利用輸入裝置，為了管理電漿處理裝置10而施行指令之輸入操作等，此外，可藉由顯示裝置，將電漿處理裝置10之運作狀況視覺化顯示。進一步，於控制部Cnt之儲存部，收納用於以處理器控制在電漿處理裝置10實行之各種處理的控制程式、及用於配合處理條件而使電漿處理裝置10之各部實行處理的程式，亦即處理配方。
具體而言，控制部Cnt，往急冷器單元26送出控制訊號，控制使晶圓溫度成為設定的溫度。此外，控制部Cnt，往流量控制器441~443、閥421~423及排氣裝置50送出控制訊號，控制使以設定的分量混合之處理氣體，成為設定的壓力。而後，控制部Cnt，往第1高頻電源62及第2高頻電源64送出控制訊號，控制使電力成為設定的電力。
此外，控制部Cnt，可往直流電源部70送出控制訊號，俾以在高頻電力成為OFF的期間，對上部電極30施加絕對值較高頻電力成為ON的期間更大之負的直流電壓。
再度參考圖1，繼續方法MT的說明。步驟ST1，於電漿處理裝置之處理容器內準備晶圓W。在利用電漿處理裝置10之情況，將配置在載置台PD上的晶圓W以靜電吸盤18b吸附保持。
接著，步驟ST2，將晶圓的溫度控制為-20℃以下(冷卻步驟)。在利用電漿處理裝置10之情況，控制部Cnt，往急冷器單元26送出控制訊號，將晶圓溫度控制為-20℃以下。
接著，步驟ST3，對蝕刻區域施行蝕刻(蝕刻步驟)。因此，步驟ST23，往電漿處理裝置之處理容器內供給處理氣體，將處理容器內的壓力設定為既定壓力。在利用電漿處理裝置10之情況，往處理容器12內供給來自氣體源群40的處理氣體，藉由使排氣裝置50作動，而將處理容器12內之空間的壓力設定為既定壓力。
步驟ST3所使用之處理氣體，為上述第1氣體、第2氣體及含氧原子氣體之混合氣體，包含氫原子、氟原子、碳原子及氧原子。第1氣體及第2氣體，作為一例，可從H2氣體、HF氣體、CxHy氣體、CxHyFz氣體、CxHyOH氣體、CxHyFzOH氣體、NH3氣體、CxFy氣體、NF3氣體、SF6氣體中選擇滿足上述條件者(x、y、z為自然數)。作為一例，第1氣體為H2氣體，第2氣體為CxHyFz氣體、CxHyFzOH氣體或CxFy氣體。作為一例，第1氣體為CxHy氣體，第2氣體為CxHyFz氣體、CxHyFzOH氣體、CxFy氣體或NF3氣體。含氧原子氣體為O2氣體、CO氣體、CO2氣體、COS氣體等。
步驟ST3所使用之處理氣體，含有的氫原子數相對於含有的碳原子數之比例，較0更大且為2.8以下；含有的氟原子數相對於含有的碳原子數之比例，為1.2 以上4.0以下；含有的氧原子數相對於含有的碳原子數之比例，較0更大且為1以下。另，處理氣體，可進一步包含Ar氣體等稀有氣體。
此外，步驟ST3中，激發供給至處理容器內之處理氣體。在利用電漿處理裝置10之情況，對下部電極16給予來自第1高頻電源62及第2高頻電源64之高頻電力。
步驟ST3之各種條件，例如設定為以下所示之範圍內的條件。
‧第1氣體：CH4氣體
‧第2氣體：CF4氣體或CH2F2氣體
‧含氧原子氣體：O2氣體
‧第1介電膜IL1：氮化矽
‧第2介電膜IL2：氧化矽
‧第1高頻電源62之高頻電力：500~5000W
‧第1高頻電源62之高頻電力的頻率：27~100MHz
‧第2高頻電源64之高頻電力：1000~20000W
‧第2高頻電源64之高頻電力的頻率：0.4~13MHz
‧處理容器12內的壓力：1.33~13.3Pa(10~100mT)
‧急冷器單元26之冷媒的溫度：-20℃~-70℃
‧晶圓W的溫度：-20℃~-40℃
此外，一實施形態，第1介電膜IL1為氮化矽膜，第2介電膜IL2為氧化矽膜的情況，可在第1介電膜IL1之蝕刻將晶圓W的溫度設定為-20℃，在第2介電膜IL2之蝕刻將晶圓W的溫度設定為-40℃。藉由如此地設定，而可改善蝕刻率。
此外，一實施形態，在步驟ST3中，控制部Cnt，使第1高頻電源62施加經高/低的脈波調變之電力，使第2高頻電源64施加經ON/OFF的脈波調變之電力。關於第1高頻電源62及第2高頻電源64之高頻電力的ON與OFF之切換的條件，例如如同下述。
‧高頻電力的ON與OFF之脈波頻率：1~40kHz
‧在一周期中高頻電力為ON的期間所占之工作比：50~90%
此一步驟ST3中，激發處理氣體，產生電漿。而後，藉由使晶圓W暴露於處理氣體所包含的分子或原子之活性種，而如圖6所示，蝕刻晶圓W之第1介電膜IL1及第2介電膜IL2。圖6為，顯示在步驟ST3中蝕刻之晶圓的圖。此外，在步驟ST3之蝕刻中，亦有源自處理氣體所包含的碳之沉積物DP沉積於遮罩MSK上的情況。
步驟ST3，在-20℃以下之低溫環境下，使用包含第1氣體、第2氣體及含氧原子氣體之處理氣體的電漿，蝕刻由氧化矽構成之第2介電膜IL2。第1氣體所含有之氫原子數與氟原子數的比，與第2氣體所含有之氫原子數與氟原子數的比相異，故藉由調整第1氣體及第2氣體的流量，而可控制對第2介電膜IL2供給之氫原子數與氟原子數的平衡。進一步，藉由含氧原子氣體的流量，控制對第2介電 膜IL2供給之碳原子數。如此地，此蝕刻方法，在低溫環境下蝕刻由氧化矽構成之第2介電膜IL2的情況，可藉由氣體流量，控制對蝕刻區域供給之氫原子數、氟原子數及碳原子數的平衡。
以下，茲就控制對蝕刻區域供給之氫原子數、氟原子數及碳原子數的平衡之重要性予以說明。首先，說明低溫環境下之氫原子及氟原子的作用。圖7為，說明在低溫環境下以HF系自由基蝕刻由氧化矽構成的區域之原理的圖。
如圖7所示，對氧化矽(SiO2)之表面供給HF系自由基(HF、氫原子及氟原子)，氧化矽的Si與F反應而氣化為SiF4。藉此，蝕刻氧化矽。此時，產生水(H2O)作為反應產物(圖7的(A)、(B))。若依照一般的蒸氣壓曲線，則水的飽和蒸氣壓低。蒸氣壓曲線上為液體與氣體混雜之狀態。因而，發明人認為在使蝕刻時的壓力為10~100mTorr程度，晶圓溫度為-60℃~-20℃程度之低溫環境下的情況，氧化矽膜之表面的水，飽和而某程度以液體狀態存在。
而後，在對於水進一步供給氟化氫之情況，HF系自由基與水反應，產生氫氟酸(圖7的(C)~(D))。因此，發明人認為，在氧化矽膜之表面因溶解於水的氫氟酸而促進主要由化學反應所造成之蝕刻，而蝕刻率尤為上升。如此地，在低溫環境下的氧化矽膜之蝕刻中，必須以適當的平衡供給氫原子及氟原子。
此外，由於係反應產物的水在低溫環境下缺少揮發性，故隨著反應進展而作為液體蓄積於蝕刻反應面。而蓄積的水很快成為阻礙蝕刻的要因。如此地， 為了有效地施行低溫環境下的氧化矽膜之蝕刻反應，適當地去除產生過多的水變得重要。
為了適當地去除水，考慮對氧化矽膜之表面供給碳原子的手法。圖8為，說明在低溫環境下以CF系自由基將水去除之原理的圖。如圖8所示，對表面蓄積有水的氧化矽供給CF系自由基(CF、碳原子及氟原子)，使其溶入水(圖8的(A))。而後，從電漿使離子入射(圖8的(B))。O-H之結合能為4.4eV，C-O之結合能為11.1eV。因此，藉由從電漿入射之離子的作用，在切斷O-H鍵及C-O鍵之情況，因O容易與C鍵結而產生CO。產生的CO揮發，H與F鍵結而成為HF，如同上述地對反應蝕刻有所助益。如此地，藉由供給碳原子而可去除存在於氧化矽膜之表面的水。
如此地，低溫環境下的氧化矽膜之蝕刻，重要的是以適當的平衡供給HF系自由基與CF系自由基。實際的蝕刻氣體條件為，在電漿蝕刻中藉由從電漿往氧化矽膜之表面入射的離子而促進反應，故對氧化矽膜平衡良好地供給氫原子數、氟原子數及碳原子數即可。若依照本實施形態之蝕刻方法，則可藉由氣體流量，控制對蝕刻區域供給之氫原子數、氟原子數及碳原子數的平衡，故可在低溫環境下以高的蝕刻率蝕刻由氧化矽構成之第2介電膜IL2。
此外，一實施形態中，藉由使含有的氧原子數相對於含有的碳原子數之比例，較0更大且為1以下，而可改善在低溫環境下氧化矽之蝕刻率。一實施形態中，藉由使含有的氫原子數相對於含有的碳原子數之比例，較0更大且為2.8以 下，而可改善在低溫環境下由氧化矽構成之區域的蝕刻率。進一步，一實施形態中，藉由使含有的氟原子數相對於含有的碳原子數之比例，為1.2以上4.0以下，而改善在低溫環境下由氧化矽構成之區域的蝕刻率。
此外，一實施形態，在蝕刻步驟ST3中，使第1高頻電源62施加經高/低的脈波調變之電力，使第2高頻電源64施加經ON/OFF的脈波調變之電力，藉由使兩者同步，不僅實現遮罩選擇比之改善及蝕刻形狀的垂直性之改善，亦改善在低溫環境下由氧化矽構成之區域的蝕刻率。以下，說明其原理。
將電漿產生用之第1高頻電力(高頻HF功率)予以高/低的脈波調變之情況，未成為電力OFF的狀態，故製程中成為保持電漿的狀態。此外，藉由第1高頻電源62可控制第1高頻電力的大小，故可控制電漿中之氣體的解離度。在將第1高頻電力控制為強電力的情況，進行高解離之蝕刻反應；在將第1高頻電力控制為弱電力的情況，產生源自低解離自由基之沉積物。藉由使第1高頻電力，與用於對晶圓W導入離子之第2高頻電力(高頻LF功率)同步，而在第2高頻電力為OFF狀態時產生源自低解離自由基之沉積物，可在遮罩材上或孔形狀的側壁沉積保護膜。因此，使第1高頻電源62施加經高/低的脈波調變之電力，使第2高頻電源64施加經ON/OFF的脈波調變之電力，使兩者同步，藉而可成為非等向性高之蝕刻加工。
而RF脈波電漿，在第2高頻電力為OFF狀態時，並未對晶圓W導入離子，故在改善蝕刻率方面重要的是使第2高頻電力成為OFF狀態的期間減短。一般而 言，若固體的溫度越低，則自由基吸附於固體表面之機率變得越高。因此，越使晶圓W為低溫，則可減短在遮罩材上或孔形狀的側壁沉積保護膜之時間。亦即，高/低的脈波調變與ON/OFF的脈波調變之組合，不僅有助於非等向性高之蝕刻加工，對於在低溫環境下改善由氧化矽構成之區域的蝕刻率亦有所助益。
(實施例及比較例)
以下，對於利用方法MT施行之實施例及比較例予以說明。
(蝕刻溫度依存性)
測定氧化矽之蝕刻率與晶圓溫度的關係。實施例中，對圖2所示之晶圓W，使用電漿處理裝置10。藉由使急冷器單元26的冷媒溫度在-40℃至-70℃之範圍改變，而使晶圓溫度在-15℃至-40℃之範圍改變。而後，以下述製程條件測定氧化矽之蝕刻率。此一測定，未控制碳而掌握氧化矽之蝕刻率與晶圓溫度的關係之傾向。
‧第1氣體：H2：130sccm
‧第2氣體：CF4：35sccm
‧含氧原子氣體：無
‧第1介電膜IL1：氮化矽
‧第2介電膜IL2：氧化矽
‧第1高頻電源62之高頻電力：2500W
‧第2高頻電源64之高頻電力：0W、4000W
‧第2高頻電源64之高頻電力的脈波頻率：5kHz
‧處理容器12內的壓力：7.9Pa(60mT)
於圖9顯示結果。圖9的橫軸為晶圓溫度，縱軸為氧化矽之蝕刻率。如圖9所示，確認即便在未控制碳原子之情況，晶圓溫度為-20℃以下時氧化矽之蝕刻率仍顯著地上升。亦即，確認藉由在晶圓溫度為-20℃以下之低溫環境下蝕刻，而可改善氧化矽之蝕刻率。
(每個材料之蝕刻溫度依存性)
以與上述蝕刻溫度依存性相同的條件，測定氧化矽及氮化矽之蝕刻率、與急冷器單元26之冷媒溫度的關係。於圖10顯示結果。圖10的橫軸為急冷器單元26之冷媒溫度，縱軸為蝕刻率。如圖10所示，冷媒溫度越為降低(晶圓溫度越為降低)則氧化矽之蝕刻率增加。然而，確認冷媒溫度越為降低(晶圓溫度越為降低)則氮化矽之蝕刻率降低。如此地，確認在蝕刻氮化矽膜與氧化矽膜之多層膜的情況，氮化矽膜之蝕刻將晶圓W的溫度在低溫環境下設定為較高(例如-20℃)，氧化矽膜之蝕刻將晶圓W的溫度在低溫環境下設定為較低(-40℃~-60℃)，藉而可改善多層膜全體之蝕刻率。
(氧化矽蝕刻率之碳原子比率依存性)
為了確認氧化矽蝕刻率之碳原子比率依存性，將包含碳原子之CH4加入H2/CF4，確認氧化矽之蝕刻率。使試樣為單層之氧化矽膜。製程條件如同下述。
‧第1氣體：H2氣體
‧第2氣體：CF4氣體：流量固定
‧H2/CF4體積流量比×100%：0~150
‧含氧原子氣體：無
‧添加氣體：CH4氣體
‧CH4/CF4體積流量比×100%：0~50
‧第1高頻電源62之高頻電力：2500W
‧第2高頻電源64之高頻電力：0W、4000W
‧第2高頻電源64之高頻電力的脈波頻率：5kHz
‧處理容器12內的壓力：7.9Pa(60mT)
‧急冷器單元26之冷媒的溫度：-60℃
於圖11顯示結果。圖11為，顯示改變CH4與CF4之體積流量，並測定氧化矽之蝕刻率、與H2氣體及CF4氣體之體積流量比的關係之結果的圖表。圖11的橫軸為H2/CF4體積流量比×100%，縱軸為蝕刻率。圖中的CH4=0，係指CH4/CF4體積流量比×100%=0，其係未添加CH4，測定氧化矽之蝕刻率、與H2氣體及CF4氣體之體積流量比的關係之結果。圖中的CH4=25，係指CH4/CF4體積流量比×100%=25，其係添加CF4的流量之25%的CH4，測定氧化矽之蝕刻率、與H2氣體及CF4氣體之體積流量比的關係之結果。圖中的CH4=50，係指CH4/CF4體積流量比×100%=50，其係添加CF4的流量之50%的CH4，測定氧化矽之蝕刻率、與H2氣體及CF4氣體之體積流量比的關係之結果。確認CH4=0時，氧化矽之蝕刻率，在CH4/CF4體積流量比×100%為100時成為峰值。確認CH4=25時，氧化矽之蝕刻率，在CH4/CF4體積流量比×100%為75時成為峰值，與CH4=0之情況相較全體性地增加。確認CH4=50時，氧化矽之蝕刻率，在CH4/CF4體積流量比× 100%為50時成為峰值，與CH4=25之情況相較全體性地增加。如此地，確認若處理氣體中之碳原子增加，則氧化矽之蝕刻率增加。亦即，確認藉由控制碳原子，而可改善蝕刻率。
(多晶矽蝕刻率之碳原子比率依存性)
以與上述氧化矽蝕刻率之碳原子比率依存性相同的條件，確認多晶矽蝕刻率之碳原子比率依存性。於圖12顯示結果。圖12為，顯示改變CH4與CF4之體積流量比，並測定多晶矽之蝕刻率、與H2氣體及CF4氣體之體積流量比的關係之結果的圖表，為以與圖11相同的手法製圖之圖表。如圖12所示，確認若處理氣體中之碳原子增加，則多晶矽之蝕刻率降低，與氧化矽之蝕刻相異。如此地，確認需因應蝕刻對象之材料而控制碳原子。
(氧化矽蝕刻率之氧原子比率依存性)
測定氧化矽之蝕刻率與處理氣體所包含的O2之體積流量比的關係。製程條件如同下述。另，關於氣體的流量，使CH4及CF4的合計體積流量為100而予以標準化。
‧第1氣體：CH4氣體：流量固定(35(a.u))
‧第2氣體：CF4氣體：流量固定(65(a.u))
‧含氧原子氣體：O2氣體：0(a.u)、5(a.u)、10(a.u)、50(a.u)
‧第1介電膜IL1：氮化矽
‧第2介電膜IL2：氧化矽
‧第1高頻電源62之高頻電力：2500W
‧第2高頻電源64之高頻電力：0W、4000W
‧第2高頻電源64之高頻電力的脈波頻率：5kHz
‧處理容器12內的壓力：7.9Pa(60mT)
‧急冷器單元26之冷媒的溫度：-60℃
於圖13顯示結果。圖13為，顯示測定氧化矽之蝕刻率、與O2氣體相對於CH4與CF4之合計體積流量的體積流量比的關係之結果的圖表。圖13的橫軸為O2體積流量率/(CH4體積流量率+CF4體積流量率)×100(%)，縱軸為氧化矽之蝕刻率、及遮罩之蝕刻率。如圖13所示，確認氧化矽之蝕刻率，在O2體積流量比5(%)成為峰值。在O2體積流量為較5(%)更低的流量之情況，碳原子的供給量過剩，預測蝕刻率降低。另一方面，在O2體積流量比較10(%)更多的流量之情況，碳原子的供給量超過必要地變少，預測蝕刻率降低。如此地，確認藉由控制O2體積流量比，而可獨立控制CH4/CF4混合氣體之碳原子。此外，於圖14顯示以上述條件測定頸縮CD(參考圖6)之結果。圖14為，顯示測定氧化矽之頸縮CD、與O2氣體相對於CH4與CF4之合計體積流量的體積流量比的關係之結果的圖表。圖14的橫軸為O2體積流量率/(CH4體積流量率+CF4體積流量率)×100(%)，縱軸為頸縮CD。如圖14所示，即便導入O2氣體，頸縮CD相較於起始狀態並無巨大變化。亦即，確認與O2氣體的流量無關，未閉塞而頸縮CD維持與起始值同等程度，且圖13所示之蝕刻率的變動並未對頸縮CD造成大幅影響。
接著，更為詳細地測定氧化矽之蝕刻率與處理氣體所包含的O2之體積流量比的關係。製程條件如同下述。使試樣為單層之氧化矽膜。另，關於氣體的流量，使CH4及CF4之合計流量為固定。
‧第1氣體：CH4氣體
‧第2氣體：CF4氣體
‧含氧原子氣體：O2氣體：相對於CH4與CF4之合計流量體積流量為0、5%、10%
‧第1高頻電源62之高頻電力：2500W
‧第2高頻電源64之高頻電力：0W、4000W
‧第2高頻電源64之高頻電力的脈波頻率：5kHz
‧處理容器12內的壓力：7.9Pa(60mT)
‧急冷器單元26之冷媒的溫度：-60℃
於圖15顯示結果。圖15的橫軸為CH4之流量與CH4及CF4之合計流量的比(100%)，縱軸為蝕刻率。此外，圖中的橫軸0為未含CH4的情況之蝕刻率，係CF4單獨之蝕刻率。如圖15所示，添加CH4的情況，儘管CF4分壓減少氧化矽之蝕刻率仍增加。亦即，確認含有氫原子的氣體(CH4)對於蝕刻率之增加有所助益。此外，含有氫原子的氣體之蝕刻率增加效果，在全部的O2體積流量比(相對於CH4與CF4之合計流量為0、5%、10%)中得到確認。亦即，確認含有氫原子的氣體(CH4)在有助於蝕刻率之增加的點上，較以O2流量控制蝕刻率的情況更有主導性。此外，確認含有氫原子的氣體(CH4)有助於蝕刻率之增加的範圍，為0<(CH4之流量與CH4及CF4之合計流量的比)<80%之範圍。
(氧化矽蝕刻率的氫原子數/碳原子數之比率依存性、及氧化矽蝕刻率的氟原子數/碳原子數之比率依存性)
測定氧化矽之蝕刻率、與處理氣體所包含的氫原子數/碳原子數之比率的關係，以及，氧化矽之蝕刻率、與處理氣體所包含的氟原子數/碳原子數之比率的關係。使試樣為單層之氧化矽膜。製程條件如同下述。
‧第1氣體：CH4氣體
‧第2氣體：CF4氣體
‧含氧原子氣體：無
‧第1高頻電源62之高頻電力：2500W
‧第2高頻電源64之高頻電力：0W、4000W
‧第2高頻電源64之高頻電力的脈波頻率：5kHz
‧處理容器12內的壓力：7.9Pa(60mT)
‧急冷器單元26之冷媒的溫度：-60℃
氫原子數/碳原子數之比率、與氟原子數/碳原子數之比率，係以混合於處理氣體之氣體的流量決定。例如，在CH4與CF4之供給量的比例為25：75之情況，原子比例成為H/C=1，F/C=3。例如，在CH4與CF4之供給量的比例為0：100之情況，原子比例成為H/C=0，F/C=4。
於圖16及圖17顯示結果。圖16的橫軸為氫原子數/碳原子數之比率，縱軸為氧化矽之蝕刻率。此外，圖中的虛線為不含CH4的情況之蝕刻率，即CF4單獨 之蝕刻率。如圖16所示，確認在含有的氫原子數相對於含有的碳原子數之比例較0更大且為2.8以下之範圍，氧化矽之蝕刻率上升。尤其是，確認在含有的氫原子數相對於含有的碳原子數之比例為1.0以上2.6以下之範圍，相較於CF4單獨之蝕刻率成為2倍以上之蝕刻率。圖17的橫軸為氟原子數/碳原子數之比率，縱軸為氧化矽之蝕刻率。此外，圖中的虛線為不含CH4的情況之蝕刻率，即CF4單獨之蝕刻率。如圖17所示，確認在含有的氟原子數相對於含有的碳原子數之比例為1.2以上4.0以下之範圍，蝕刻率上升。尤其是，確認在含有的氟原子數相對於含有的碳原子數之比例為1.4以上2.8以下之範圍，相較於CF4單獨之蝕刻率成為2倍以上之蝕刻率。
(氧化矽蝕刻率的氧原子數/碳原子數之比率依存性)
測定氧化矽之蝕刻率、與處理氣體所包含的氧原子數/碳原子數之比率的關係。使試樣為單層之氧化矽膜。製程條件如同下述。
‧第1氣體：CH4氣體：50sccm
‧第2氣體：CF4氣體：50sccm
‧含氧原子氣體：O2氣體：0~100sccm
‧第1高頻電源62之高頻電力：2500W
‧第2高頻電源64之高頻電力：0W、4000W
‧第2高頻電源64之高頻電力的脈波頻率：5kHz
‧處理容器12內的壓力：7.9Pa(60mT)
‧急冷器單元26之冷媒的溫度：-60℃
氧原子/碳原子之比率，係以混合於處理氣體之氣體的流量決定。例如，在CH4、CF4、O2之供給量的比例為50：50：50之情況，原子比例為O/C=1.0。
於圖18顯示結果。圖18的橫軸為氧原子數/碳原子數之比率，縱軸為氧化矽之蝕刻率。此外，圖中的虛線為不含CH4的情況之蝕刻率，即CF4單獨之蝕刻率。如圖18所示，確認在含有的氧原子數相對於含有的碳原子數之比例較0更大且為1以下之範圍，蝕刻率上升。此外，確認在含有的氧原子數相對於含有的碳原子數之比例較0更大且為0.2以下之範圍，相較於CF4單獨之蝕刻率成為1.5倍以上之蝕刻率。尤其是，確認在含有的氧原子數相對於含有的碳原子數之比例較0更大且為0.1以下之範圍，相較於CF4單獨之蝕刻率成為2倍以上之蝕刻率。
(低溫環境下的蝕刻率之RF電力依存性)
測定在低溫環境下及室溫環境下，氧化矽之蝕刻率與HF功率的關係。使試樣為單層之氧化矽膜。製程條件如同下述。
‧第1氣體：H2氣體：150sccm
‧第2氣體：CF4氣體：100sccm
‧含氧原子氣體：無
‧第1高頻電源62之高頻電力：500W、2500W
‧第1高頻電源62之高頻電力的脈波頻率：5kHz
‧第2高頻電源64之高頻電力：0W、4000W
‧第2高頻電源64之高頻電力的脈波頻率：5kHz
‧處理容器12內的壓力：7.9Pa(60mT)
‧急冷器單元26之冷媒的溫度：-60℃、25℃
於圖19顯示結果。圖19的橫軸為HF功率，縱軸為氧化矽之蝕刻率。在急冷器單元26之冷媒的溫度為-60℃之情況，第1高頻電力為2500W，第2高頻電力為4000W時，成為1201nm/min之高蝕刻率。另一方面，在急冷器單元26之冷媒的溫度為-60℃之情況，第1高頻電力為2500W，第2高頻電力為0W時，成為501nm/min之蝕刻率。因此，發明人提出在低溫環境下，第2高頻電力在OFF時間(可無視離子之反應促進的時間)中仍以高密度電漿進行蝕刻。此外，在急冷器單元26之冷媒的溫度為-60℃之情況，第1高頻電力為500W，第2高頻電力為0W時，於氧化矽膜確認到CF系之沉積物。因此，發明人提出在施行高/低的脈波調變時，於第2高頻電力為0W之時間中在氧化矽膜之表面形成保護膜。進一步，確認在急冷器單元26之冷媒的溫度為-60℃之情況，相較於急冷器單元26之冷媒的溫度為25℃之情況，沉積物的成長快2倍以上。因此，發明人提出藉由使其為低溫環境而可快速地形成保護膜。以上，確認在低溫環境下，高/低的脈波調變為有效手法。
進一步，測定孔內壁的蝕刻產物之沉積率與深度/頸縮CD比的關係。試樣為具有孔形狀之氧化矽膜。製程條件如同下述。
‧第1氣體：H2氣體：130sccm
‧第2氣體：CF4氣體：35sccm
‧含氧原子氣體：無
‧第1高頻電源62之高頻電力：500W
‧第2高頻電源64之高頻電力：0W
‧處理容器12內的壓力：7.9Pa(60mT)
‧急冷器單元26之冷媒的溫度：-60℃、25℃
於圖20顯示結果。圖20的橫軸為深度/頸縮CD比，縱軸為沉積物之沉積率。如圖20所示，確認急冷器單元26之冷媒的溫度為-60℃之情況，相較於急冷器單元26之冷媒的溫度為25℃之情況，沉積物的成長快速。亦即，發明人提出在低溫環境下可將第2高頻電源64的OFF時間減短。
(低溫環境下之高/低的脈波的效果)
藉由ON/OFF的脈波調變而輸出電漿產生用之高頻HF(圖5的第2型態)，在低溫環境下測定蝕刻率。同樣地，藉由高/低的脈波調變而輸出電漿產生用之高頻HF(圖5的第1型態)，在低溫環境下測定蝕刻率。製程條件如同下述。
‧第1氣體：H2氣體：150sccm
‧第2氣體：CF4氣體：35sccm
‧含氧原子氣體：無
‧第1介電膜IL1：氮化矽
‧第2介電膜IL2：氧化矽
‧遮罩MSK：多晶矽
‧第1高頻電源62之高頻電力：100W、2500W
‧第1高頻電源62之高頻電力的脈波頻率：5kHz
‧第2高頻電源64之高頻電力：12000W
‧第2高頻電源64之高頻電力的脈波頻率：5kHz
‧處理容器12內的壓力：7.9Pa(60mT)
‧急冷器單元26之冷媒的溫度：-70℃
測定到的蝕刻率，為遮罩MSK的深度方向之蝕刻率、氧化矽的深度方向及側壁方向之蝕刻率。側壁方向之蝕刻率為，測定氧化矽膜之孔形狀中最大的直徑，將測定到的直徑除以2之值的時間變化。
藉由ON/OFF的脈波調變輸出電漿產生用之高頻HF的情況(圖5的第2型態之情況)，遮罩MSK的深度方向之蝕刻率為239.6(nm/min)，氧化矽的深度方向及側壁方向之蝕刻率，分別為971(nm/min)、8.8(nm/min)。亦即，圖5的第2型態之情況，多晶矽與氧化矽之選擇比為4.1，氧化矽的深度方向與側壁方向之蝕刻率比為110.3。另一方面，藉由高/低的脈波調變輸出電漿產生用之高頻HF的情況(圖5的第1型態之情況)，遮罩MSK的深度方向之蝕刻率為213.8(nm/min)，氧化矽的深度方向及側壁方向之蝕刻率，分別為1151(nm/min)、8.0(nm/min)。亦即，圖5的第1型態之情況，多晶矽與氧化矽之選擇比為5.4，氧化矽的深度方向與側壁方向之蝕刻率比為143.9。如此地，確認到藉由高/低的脈波調變輸出電漿產生用之高頻HF的情況，相較於藉由ON/OFF的脈波調變輸出電漿產生用之高頻HF的情況，遮罩MSK之蝕刻率降低，氧化矽的深度方向之蝕刻率上升，氧化矽的側壁方向之蝕刻率降低。亦即，藉由高/低的脈波調變輸出電漿產生用之高頻HF的情況，相較於藉由ON/OFF的脈波調變輸出電漿產生用之高頻HF的情況，多晶矽與氧化矽之選擇比約上升30%，且氧化矽的深 度方向與側壁方向之蝕刻率比，即垂直加工性能亦上升約30%。以上，確認在低溫環境下，高/低的脈波調變為有效手法。
以上，雖對各種實施形態予以說明，但並未限定於上述實施形態，可構成各種變形態樣。例如，電漿處理裝置，並未限定於電容耦合型電漿處理裝置，亦可為電感耦合型電漿處理裝置，或亦可為將微波通過波導管及天線往處理容器內導入以形成電漿之電漿處理裝置。

Claims (6)

  1. 一種蝕刻方法，藉由對於被處理體的電漿處理，而蝕刻由氧化矽構成之區域，該蝕刻方法包含以下步驟：準備步驟，於處理容器內準備該被處理體；冷卻步驟，將該被處理體的溫度控制為-20℃以下；以及蝕刻步驟，於該處理容器內產生含有氫原子、氟原子、碳原子及氧原子之處理氣體的電漿，使用該電漿蝕刻該區域；該處理氣體，係將各自相異的第1氣體、第2氣體及含氧原子氣體加以混合成之氣體；將該第1氣體與該第2氣體混合成之氣體，包含氫原子、氟原子及碳原子；該第1氣體及該第2氣體，包含氫原子與氟原子之至少一者；該第1氣體所含有之氫原子數與氟原子數的比，與該第2氣體所含有之氫原子數與氟原子數的比相異；該第1氣體為H2氣體，該第2氣體為CxHyFz氣體(x、y及z為自然數)、CxHyFzOH氣體(x、y及z為自然數)或CxFy氣體(x及y為自然數)，該含氧原子氣體為O2氣體、CO氣體、CO2氣體或COS氣體。
  2. 一種蝕刻方法，藉由對於被處理體的電漿處理，而蝕刻由氧化矽構成之區域，該蝕刻方法包含以下步驟：準備步驟，於處理容器內準備該被處理體；冷卻步驟，將該被處理體的溫度控制為-20℃以下；以及 蝕刻步驟，於該處理容器內產生含有氫原子、氟原子、碳原子及氧原子之處理氣體的電漿，使用該電漿蝕刻該區域；該處理氣體，係將各自相異的第1氣體、第2氣體及含氧原子氣體加以混合成之氣體；將該第1氣體與該第2氣體混合成之氣體，包含氫原子、氟原子及碳原子；該第1氣體及該第2氣體，包含氫原子與氟原子之至少一者；該第1氣體所含有之氫原子數與氟原子數的比，與該第2氣體所含有之氫原子數與氟原子數的比相異；該第1氣體為CxHy氣體(x及y為自然數)，該第2氣體為CxHyFz氣體(x、y及z為自然數)、CxHyFzOH氣體(x、y及z為自然數)、CxFy氣體(x及y為自然數)或NF3氣體，該含氧原子氣體為O2氣體、CO氣體、CO2氣體或COS氣體。
  3. 如申請專利範圍第1或2項之蝕刻方法，其中，該處理氣體，其含有的氧原子數相對於含有的碳原子數之比例，較0更大且為1以下。
  4. 如申請專利範圍第1或2項之蝕刻方法，其中，該處理氣體，其含有的氫原子數相對於含有的碳原子數之比例，較0更大且為2.8以下。
  5. 如申請專利範圍第1或2項之蝕刻方法，其中， 該處理氣體，其含有的氟原子數相對於含有的碳原子數之比例，為1.2以上4.0以下。
  6. 如申請專利範圍第1或2項之蝕刻方法，其中，該蝕刻步驟，包含由用來產生該電漿之第1高頻電源施加脈波狀的電力，並由用來從該電漿往該區域導入離子的第2高頻電源施加脈波狀的電力之步驟；該第1高頻電源，輸出成為高位準的第1期間與成為低位準的第2期間週期性地連續之脈波狀的電力；該第2高頻電源，輸出成為ON位準的第3期間與成為OFF位準的第4期間週期性地連續之脈波狀的電力；該第1期間與該第3期間同步，且該第2期間與該第4期間同步。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9997374B2 (en) * 2015-12-18 2018-06-12 Tokyo Electron Limited Etching method
JP6832171B2 (ja) * 2017-01-24 2021-02-24 東京エレクトロン株式会社 プラズマ処理装置のチャンバ本体の内部のクリーニングを含むプラズマ処理方法
WO2019035830A1 (en) * 2017-08-16 2019-02-21 Ecosense Lighting Inc MULTI-CHANNEL WHITE LIGHT DEVICE FOR HIGH-COLOR RENDERABLE WHITE LED ACCORDING LIGHT DELIVERY
CN111033701B (zh) * 2017-09-13 2023-08-04 株式会社国际电气 基板处理装置、半导体器件的制造方法以及记录介质
US20210327686A1 (en) * 2018-03-01 2021-10-21 Applied Materials, Inc. Microwave Plasma Source For Spatial Plasma Enhanced Atomic Layer Deposition (PE-ALD) Processing Tool
US11158517B2 (en) * 2019-01-18 2021-10-26 Tokyo Electron Limited Selective plasma etching of silicon oxide relative to silicon nitride by gas pulsing
KR20200100555A (ko) * 2019-02-18 2020-08-26 도쿄엘렉트론가부시키가이샤 에칭 방법
JP7462383B2 (ja) * 2019-04-15 2024-04-05 東京エレクトロン株式会社 クリーニング方法及びプラズマ処理装置
US11651969B2 (en) 2019-07-18 2023-05-16 Kioxia Corporation Etching method, semiconductor manufacturing apparatus, and method of manufacturing semiconductor device
US10950428B1 (en) * 2019-08-30 2021-03-16 Mattson Technology, Inc. Method for processing a workpiece
KR102401025B1 (ko) * 2019-11-08 2022-05-24 도쿄엘렉트론가부시키가이샤 에칭 방법
JP7403314B2 (ja) * 2019-12-26 2023-12-22 東京エレクトロン株式会社 エッチング方法及びエッチング装置
JP7312160B2 (ja) * 2020-12-28 2023-07-20 株式会社アルバック エッチング装置及びエッチング方法
WO2022215649A1 (ja) * 2021-04-08 2022-10-13 東京エレクトロン株式会社 エッチング方法及びプラズマ処理システム
KR20240004206A (ko) * 2021-05-07 2024-01-11 도쿄엘렉트론가부시키가이샤 기판 처리 방법 및 기판 처리 장치
JPWO2022234643A1 (zh) * 2021-05-07 2022-11-10
KR20230017748A (ko) * 2021-07-28 2023-02-06 도쿄엘렉트론가부시키가이샤 플라즈마 처리 방법, 플라즈마 처리 장치 및 플라즈마 처리 시스템

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040011763A1 (en) * 2000-09-07 2004-01-22 Masataka Hirose Dry etching gas and method for dry etching
US20130146997A1 (en) * 2011-12-07 2013-06-13 Woo-Cheol LEE Magnetic device and method of manufacturing the same
US20150371830A1 (en) * 2014-06-19 2015-12-24 Tokyo Electron Limited Method for etching insulation film

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2862150D1 (en) * 1977-10-06 1983-02-17 Ibm Method for reactive ion etching of an element
JP2928577B2 (ja) * 1990-03-13 1999-08-03 キヤノン株式会社 プラズマ処理方法およびその装置
JP3084497B2 (ja) * 1992-03-25 2000-09-04 東京エレクトロン株式会社 ＳｉＯ２膜のエッチング方法
JPH07147273A (ja) 1993-11-24 1995-06-06 Tokyo Electron Ltd エッチング処理方法
US5683538A (en) * 1994-12-23 1997-11-04 International Business Machines Corporation Control of etch selectivity
JPH09232280A (ja) * 1996-02-23 1997-09-05 Sony Corp シリコン酸化膜のエッチング方法
JP4550981B2 (ja) * 1999-09-01 2010-09-22 東京エレクトロン株式会社 エッチング方法
US7256134B2 (en) * 2003-08-01 2007-08-14 Applied Materials, Inc. Selective etching of carbon-doped low-k dielectrics
WO2005112092A2 (en) * 2004-05-11 2005-11-24 Applied Materials, Inc. CARBON-DOPED-Si OXIDE ETCH USING H2 ADDITIVE IN FLUOROCARBON ETCH CHEMISTRY
JP2012043869A (ja) * 2010-08-17 2012-03-01 Nippon Zeon Co Ltd エッチングガスおよびエッチング方法
JP6408903B2 (ja) * 2014-12-25 2018-10-17 東京エレクトロン株式会社 エッチング処理方法及びエッチング処理装置
JP6498022B2 (ja) * 2015-04-22 2019-04-10 東京エレクトロン株式会社 エッチング処理方法
US9922806B2 (en) * 2015-06-23 2018-03-20 Tokyo Electron Limited Etching method and plasma processing apparatus

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040011763A1 (en) * 2000-09-07 2004-01-22 Masataka Hirose Dry etching gas and method for dry etching
US20130146997A1 (en) * 2011-12-07 2013-06-13 Woo-Cheol LEE Magnetic device and method of manufacturing the same
US20150371830A1 (en) * 2014-06-19 2015-12-24 Tokyo Electron Limited Method for etching insulation film

Also Published As

Publication number Publication date
JP2017208387A (ja) 2017-11-24
US20170330759A1 (en) 2017-11-16
KR20170129054A (ko) 2017-11-24
KR102180406B1 (ko) 2020-11-18
JP6568822B2 (ja) 2019-08-28
TW201742142A (zh) 2017-12-01

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