CN102163400B - 解码器、数据驱动装置和显示装置 - Google Patents

Abstract

一种解码器及使用该解码器的显示装置的数据驱动器。具有：参照电压产生电路，输出分别属于彼此不重叠的第1、第2电压区间的第1及第2参照电压组；和解码器，输入第1及第2参照电压组，选择和输入数字信号对应的参照电压，解码器包括：接收第1参照电压组的第1子解码器；接收第2参照电压组的第2子解码器；和第3子解码器，接收通过第2子解码器选择的参照电压，并输出到第1子解码器或输出端子。第1子解码器包括向背栅提供第1电源电压的第1导电型的晶体管，第2子解码器包括向背栅提供第2电源电压的第1导电型的晶体管，第3子解码器包括向背栅提供第1电源电压的第1导电型的晶体管。

Description

解码器、数据驱动装置和显示装置

技术领域

本发明涉及一种输入多个电压信号并根据数字信号进行选择输出的解码器及使用该解码器的显示装置的数据驱动器。

背景技术

图19是用于说明根据影像数据信号从多个参照电压中选择一个电压(灰度电压)并提供到显示面板的显示元件的数据驱动器的解码电路的典型构成的一例的图。此外在图19中，为易于说明，示例了如下构成：影像数据信号是3位的数字信号(High表示高位侧电源VDD，Low表示低位侧电源VSS)，通过3位数据及其互补信号D1、D1B、D2、D2B、D3、D3B，以竞赛方式从8个参照电压V1～V8中选择一个并输出。即，具有14个pMOS晶体管(传输晶体管)，其栅极接收D1、D1B、D2、D2B、D3、D3B并进行导通、截止控制，作为导通时输出选择电压的开关(传输门)发挥作用。8个参照电压V1～V8相对于高位侧电源VDD和低位侧电源VSS(例如GND(接地)电位)，具有VDD≥V1>V2>V3>…>V8≥VSS的大小关系。

在图19的构成中，LSB(Least Significant Bit：最低有效位)的D1为Low(D1的互补信号D1B为High)时，栅极接收D1的p沟道晶体管902、904、906、908导通，栅极接收D1B的p沟道晶体管901、903、905、907截止，参照电压V2、V4、V6、V8分别传送到p沟道晶体管909、910、911、912的一端(例如源极)。另一方面，当D1B为Low(D1＝High)时，p沟道晶体管901、903、905、907导通，p沟道晶体管902、904、906、908截止，参照电压V1、V3、V5、V5分别传送到p沟道晶体管909、910、911、912的一端(例如源极)。

D2为Low(D2的互补信号D2B为High)时，栅极接收D2的p沟道晶体管910、912导通，栅极接收D2B的p沟道晶体管909、911截止，通过了p沟道晶体管903或904的电压V3或V4中的一个、和通过了p沟道晶体管907或908的电压V7或V8中的一个分别传送到p沟道晶体管913和914的一端(例如源极)。另一方面，D2B是Low(D2＝High)时，p沟道晶体管909、911导通，p沟道晶体管910、912截止，通过了p沟道晶体管901或902的电压V1或V2中的一个、和通过了p沟道晶体管905或906的电压V5或V6中的一个，分别传送到p沟道晶体管913和914的一端(例如源极)。

D3为Low(D3B＝High)时，栅极接收D3的p沟道晶体管914导通，栅极接收D3B的p沟道晶体管913截止，通过了p沟道晶体管911或912的电压(V5～V8的任意一个)传送到端子5。另一方面，D3B为Low(D3＝High)时，p沟道晶体管913导通，p沟道晶体管914截止，通过了p沟道晶体管909或910的电压(V1～V4的任意一个)传送到端子5。

向pMOS晶体管901～914的背栅提供高位侧电源电压VDD。将MOS晶体管导通时、即在栅极氧化膜正下方的基板表面形成载流子的沟道(形成反转层)时的栅极-源极间电压称为阈值电压，在pMOS晶体管中，因栅极-源极间电压为负值，所以以下对于pMOS晶体管的阈值电压Vtp(<0)的大小关系等，以绝对值|Vtp|来处理。

在此简述基板偏压效应。如在标准的测试手册等所公知的，MOS晶体管的阈值电压相对于基板电压VBS，以下式(1)表示。

V_th＝V_th0+ΔV_th                 (1)

$\mathrm{\&Delta;}{V}_{\mathrm{th}}=\mathrm{\&gamma;}(\sqrt{|2{\mathrm{\&Phi;}}_F+V_{\mathrm{BS}}|}-\sqrt{\left|2{\mathrm{\&Phi;}}_F\right|})---\left(2\right)$

式(1)的V_th0在nMOS晶体管中，是基板电压为0时的阈值电压，△V_th以式(2)表示，是背栅电压为V_BS时的增加成分。在式(2)中，_γ是基板偏压效应系数，以下式(3)表示。

$\mathrm{\&gamma;}=\frac{\sqrt{2q{\mathrm{\&epsiv;}}_{\mathrm{Si}}{N}_{\mathrm{sub}}}}{C_{\mathrm{ox}}}---\left(3\right)$

其中，q是电子电荷量，ε_Si是硅的介电常数，N_sub是基板的杂质浓度，C_ox是单位面积的栅极电容。γ例如大多近似于0.4V^1/2或0.5V^1/2。

并且，式(2)的Ф_F以下式(4)表示。

${\mathrm{\&Phi;}}_F=\frac{E_I-E_F}{q}=\frac{\mathrm{kT}}{q}\ln \left(\frac{N_{\mathrm{sub}}}{n_I}\right)---\left(4\right)$

其中，E_F是费米能级，E_I是带隙中央的本征费米能级，q是电子电荷量，N_sub是基板的杂质浓度，n_I是本征硅的自由电子密度，k是波耳兹曼常数，T是绝对温度。2Ф_F例如以0.7V左右的值来处理。

在nMOS晶体管的情况下，使背栅电压Vbn从源极电位(例如GND电位)降低时，其阈值电压Vtn作为△Vtn高公式(2)的△Vth，相反使背栅电压Vbn从源极电位(GND电位)提高时，阈值电压Vtn变低。在n型硅基板内设置的pMOS晶体管的情况下，使背栅电压比源极电位(例如电源电压VDD)提高时，阈值电压的绝对值|Vtp|作为△Vtp增大式(2)的△Vth，相反从电源电压VDD降低时，其阈值电压的绝对值|Vtp|变小(低阈值化)。

在图19的解码器中，例如选择低电位侧的参照电压V8、V7等的pMOS晶体管908、907、912、914，在向栅极施加Low电压(VSS)时，施加到源极的电位是V8＝VSS+α或V7＝VSS+β(β＞α≥VSS)，当该栅极-源极间电压|VGS|＝|α|或|β|小于该阈值电压|Vtp|时，不开启(接通)。并且即使开启，pMOS晶体管的传送延迟时间增大，输出会产生延迟。进一步，为了降低导通电阻Ron，需要增加pMOS晶体管的栅极宽度(W)，面积增加。

众所周知，MOS晶体管的导通电阻Ron如下式(5)所示。

$R_{\mathrm{on}}=\frac{1}{{\mathrm{\&mu;}}_c{C}_{\mathrm{ox}}\frac{W}{L}(V_{\mathrm{GS}}-V_{\mathrm{th}})}---\left(5\right)$

其中，μ_c是载流子的移动度(nMOS时是电子，pMOS时是空穴)，C_ox是单位面积的栅极电容，W是栅极宽度，L是栅极长度，VGS是栅极-源极间电压，Vt是阈值电压。从式(5)可知，为了降低导通电阻Ron的值，例如可增大栅极宽度W，或降低Vth，增大VGS-Vth。

在图19的解码器中，为了使一端接收V8＝VSS+α、或V7＝VSS+β(β＞α＞0)的pMOS晶体管907、908等由栅极接收Low电位并开启(电导通)，需要降低pMOS晶体管的阈值电压Vtp。

并且公知为了扩大数据驱动器的解码电路的选择电压范围而降低MOS晶体管的阈值电压时，发生灰度电压流入(专利文献1)。图20是从专利文献1(日本特开2000-250490号公报)的图5引用的图。专利文献1公开了如下构成：将在漏极驱动器的解码电路的低Vth的MOS晶体管化的灰度组的最高位配置的MOS晶体管M1进行CMOS晶体管化，从而防止来自低Vth的MOS晶体管化的部分的外部的灰度电压流入。在图20中，为了扩大解码器的输出范围，使晶体管M2～M7低Vth化。并且，选择参照电压V9时，为了防止向低Vth化的nMOS晶体管一侧流入(漏极-源极间泄漏)，将MOS晶体管M1与pMOS晶体管并联连接并CMOS化。

专利文献1：日本特开2000-250490号公报

以下分析现有技术。

专利文献1用于防止MOS晶体管M1的漏极-源极间泄漏，而在本发明中，以PNP结泄漏为课题，所涉及的物理现象完全不同，对此提前予以说明。

在专利文献1中，低Vth化需要在V5～V7中使作为最低灰度的V7为增强型MOS，通过与之对应的Vth控制离子注入的注入量来调整。因此，因掩模增加、制造步骤增加等，制造成本增加。并且，当低Vth化的电压范围改变时，Vth控制的最佳值也改变，与可变的电压范围的条件对应，在制造步骤中，调整晶体管的阈值电压Vth不现实。

发明内容

根据本发明，提供一种解码器，从输出分别属于彼此不重叠的第1、第2电压区间的第1及第2参照电压组的参照电压产生电路，输入上述第1及第2参照电压组，选择与输入的数据信号对应的参照电压，包括：第1子解码器，接收上述第1参照电压组；第2子解码器，接收上述第2参照电压组；以及第3子解码器，接收通过上述第2子解码器选择的参照电压，并输出到上述第1子解码器或上述解码器的输出端子，上述第1子解码器具有多个开关，该开关由向背栅提供第1电源电压的第1导电型的第1晶体管构成，上述第2子解码器具有多个开关，该开关由向背栅提供与上述第1电源电压不同的第2电源电压的上述第1导电型的第2晶体管构成，上述第3子解码器具有至少一个开关，该开关由向背栅提供上述第1电源电压的上述第1导电型的第3晶体管构成，上述第1电源电压是上述第1参照电压组中距上述第2电压区间最远的电压的第1参照电压，或者是与上述第2电压区间的大小关系和上述第1参照电压与上述第2电压区间的大小关系相同、并与上述第1参照电压相比更远离上述第2电压区间的预定的电压，上述第2电源电压是如下范围的预定的电压：从上述第2参照电压组中距上述第1电压区间最近的电压的第2参照电压，到位于上述第1电压范围内且未达到上述第1参照电压的范围。根据本发明，提供一种具有该解码器的数据驱动器，并提供一种具有该数据驱动器的显示装置。

根据本发明，向子解码器的开关晶体管提供预定的背栅电源以降低阈值电压(绝对值)，从而能够扩大可输出的电压范围。并且根据本发明，除了上述效果外，能够进一步根据可变电压范围的条件调整背栅电源电压，适当控制开关晶体管的阈值电压(绝对值)的下降量等。进一步，根据本发明，能够减小构成解码器的开关的晶体管的栅极大小，并减小面积。

附图说明

图1是说明本发明的第1实施方式的构成的图。

图2是表示本发明的第1实施例的构成的图。

图3是表示本发明的第2实施例的构成的图。

图4是说明本发明的第2实施方式的构成的图。

图5是表示本发明的第3实施例的构成的图。

图6是表示本发明的第4实施例的构成的图。

图7是表示本发明的第5实施例的构成的图。

图8是说明比较例的图。

图9是说明pMOS晶体管的图。

图10是说明本发明中的选择电压和pMOS晶体管的导通电阻的图。

图11是说明nMOS晶体管的图。

图12是表示本发明的第3实施方式的构成的图。

图13是说明本发明的第4实施方式的构成的图。

图14是说明本发明的图。

图15是说明本发明的第5实施方式的数据驱动器的构成的图。

图16是说明本发明的第6实施方式的数据驱动器的构成的图。

图17是表示本发明的第7实施方式的有源矩阵驱动方式的液晶显示装置的构成例的图。

图18是表示本发明的第8实施方式的有源矩阵驱动方式的有机EL显示装置的构成例的图。

图19是表示解码器的典型构成例的图。

图20是表示专利文献1的构成的图。

具体实施方式

首先说明本发明的动作原理(principles of operation)之一。在本发明涉及的解码电路中，对于包括基板偏压效应的实际阈值电压Vth＝Vth0+△Vth(V)，根据选择电压范围改变部分晶体管的背栅电压，从而抑制△Vth(V)增加，抑制实际阈值电压增加。其中，Vth0是没有基板偏压效应时的阈值电压，△Vth(V)是电压V时的基板偏压效应引起的阈值电压的增加部分。

在本发明涉及的解码器中，通过改变MOS晶体管的背栅电压，控制MOS晶体管的实际阈值电压，无需制造步骤中的阈值电压的进一步调整，避免了制造成本上升等。并且，提供到MOS晶体管的增加的背栅电源电压可利用通过参照电压生成电路生成的γ电源电压等。这种情况下，无需新增加电源而用作增加的背栅电源。并且，在变更对MOS晶体管的背栅电压进行改变的电压范围时，也可从多个γ电源电压选择最佳的电源电压。

在本发明的优选方式(Preferred Modes)之一中，一种解码器(10)，从输出分别属于彼此不重叠的第1、第2电压区间的第1及第2参照电压组(20A、20B)的参照电压产生电路(20)，输入第1及第2参照电压组(20A、20B)，选择并输出与输入的数字信号(D1～Dn)对应的参照电压，上述解码器(10)包括：接收第1参照电压组(20A)的第1子解码器(11)；接收第2参照电压组的第2子解码器(12)；第3子解码器(13)，接收通过第2子解码器(12)选择的参照电压，并输出到第1子解码器(11)或输出端子(5)。第1子解码器(11)具有多个开关，该开关由向背栅提供有第1电源电压(Vbp1)的第1导电型的第1晶体管(MP1)构成。第2子解码器(12)具有多个开关，该多个开关由向背栅提供有与第1电源电压(Vbp1)不同的电压的第2电源电压(Vbp2)的第1导电型的第2晶体管(MP2)构成。第3子解码器(13)具有至少一个开关，该开关由向背栅提供有上述第1电源电压(Vbp1)的第1导电型的第3晶体管(MP3)构成。

在本发明中，上述第1电源电压(Vbp1)是上述第1参照电压组中距上述第2电压区间最远的电压的第1参照电压，或者是与上述第2电压区间的大小关系和上述第1参照电压与上述第2电压区间的大小关系相同(相对于上述第2电压区间，与上述第1参照区间处于同一电位侧)，并与上述第1参照电压相比更远离上述第2电压区间的预定的电压。上述第2电源电压(Vbp2)是如下范围的预定的电压：从上述第2参照电压组中距上述第1电压区间最近的电压的第2参照电压，到位于上述第1电压范围内且未达到上述第1参照电压的范围。在本发明的一个方式中，上述第1导电型是P型，上述第1电压范围的下限电压是比上述第2电压范围的上限电压高的电压，上述第1电源电压(Vbp1)被设定为上述第1电压范围的上限电压以上且解码器的高位侧电源电压(VDD)以下，第2电源电压(Vbp2)被设定为上述第2电压范围的上限电压以上且小于上述第1电压范围的上限电压。或者在本发明的另一方式中，上述第1导电型是N型，上述第1电压范围的上限电压是比上述第2电压范围的下限电压低的电压，上述第1电源电压(Vbp1)被设定为上述第1电压范围的下限电压以下且解码器的低位侧电源电压以上，上述第2电压电压(Vbp2)被设定为上述第2电压范围的下限电压以下且高于上述第1电压范围的下限电压。

或者在本发明的一个方式中，增加的背栅电源可通过在半导体装置内设置放大电路来提供。以下参照本发明的实施方式及将本发明具体化的实施例来进行说明。

(实施方式1)

图1是表示本发明的一个实施方式的构成的图。图1和图19同样示例了pMOS晶体管的解码器的构成。解码器10从来自参照电压产生电路20的参照电压中，根据n位输入数字信号(其中n是2以上的整数)选择一个，并从端子5输出。在图1中，作为n位输入数字信号，D1～Dn和其互补信号D1B～DnB输入到解码器10中。其中，输入数字信号的High电位例如是高位侧电源电压VDD，Low电位例如是低位侧电源电压VSS。如图1所示，参照电压产生电路20将根据基准电源电压组1生成的多个参照电压分为高电位侧的第1参照电压组20A(属于第1电压范围)、及低电位侧的第2参照电压组20B(属于和第1电压范围不重叠的第2电压范围)，并输出到解码器10。

解码器10具有：将高电位侧的第1参照电压组20A作为输入电压接收的第1子解码器11；将低电位侧的第2参照电压组20B作为输入电压接收的第2子解码器12；将第2子解码器12的输出作为输入电压接收的第3子解码器13。向形成构成了第1子解码器11的开关(传输晶体管)的pMOS晶体管MP1的背栅，提供第1电源电压Vbp1。向形成构成了第2子解码器12的开关(传输晶体管)的pMOS晶体管MP2的背栅，提供和第1电源电压Vbp1不同的电压的第2电源电压Vbp2。向形成构成了第3子解码器13的开关(传输晶体管)的pMOS晶体管MP3的背栅，提供第1电源电压Vbp1。此外在图1中，为了简化，对第1至第3子解码器11～13分别示出了一个pMOS晶体管，但构成第1、第3子解码器11、13的各开关(传输晶体管)的pMOS晶体管的背栅均连接到第1背栅电源Vbp1，构成第2子解码器12的各开关(传输晶体管)的pMOS晶体管的背栅连接到第2背栅电源Vbp2。

作为第2子解码器12的输出和第1子解码器11的连接节点的节点Nc被控制为，当选择第1参照电压组20A和第2参照电压组20B中的一个时，另一个为非选择。

基准电源电压组2将电源Vbp1、Vbp2提供到pMOS晶体管的背栅。此外，作为背栅电源电压Vbp2，也可使用基准电源电压组1的电压。其中，Vbp2是第2参照电压组20B中最高电位的参照电压(第2电压范围的上限)或比该第2电压范围的上限高的电压，且设定为比第1参照电压组20A中的最高电位的参照电压(第1电压范围的上限)低的电压。Vbp1是第1参照电压组20A的最高电位的参照电压(第1电压范围的上限)或比该第1电压范围的上限高的电压，且为高位侧电源电压VDD以下。

根据本实施方式，通过向第2子解码器12的pMOS晶体管MP2的背栅提供电源Vbp2，可降低其阈值电压(绝对值)，可扩大可输出的电压范围(参照电压产生电路20的参照电压的电压范围)。并且，如果可输出的电压范围相同，则可抑制第2及第3子解码器12及13的pMOS晶体管的栅极大小(栅极宽度)增大，避免面积增大。

并且，通过向第3子解码器13的pMOS晶体管的背栅提供电源Vbp1(第1参照电压组20A的最高电位的参照电压(第1电压范围的上限)或比该上限高的电压)，第3子解码器13中，p+扩散层(例如漏极)与连接节点Nc连接的pMOS晶体管截止时，即使在第1参照电压组20A中选择的参照电压施加到连接节点Nc，也不会产生从该pMOS晶体管的p+扩散层到基板、背栅电源的泄漏电流。此外在图1中，为了易于说明，示例了pMOS晶体管的背栅电源电压为Vbp1、Vbp2两种的构成，当然也可具有三种以上的背栅电源电压。当设置多个背栅电源电压时，需要考虑按照各背栅电源电压分离晶体管区域。在以下各实施例中，以两种背栅电源电压的例子进行说明。

(实施例1)

图2是表示本发明的第1实施例的构成的图。在图2中，作为图1的具体例，表示了图1的参照电压产生电路20和解码电路10的构成的一例。在图2中，参照电压产生电路20中，作为基准电源电压组1接收V1、V3、V6、V8，通过连接在V1和V8间的分压电阻(梯形电阻)的标签，作为高电位侧的第1参照电压组20A，输出V1、V2、V3、V4、V5、V6，作为低电位侧的第2参照电压组20B，输出V7、V8。

接收图1的n位数字信号的n为3的3位数字信号(D1、D2、D3)和互补信号(D1B、D2B、D3B)(High电位是高位侧电源电压VDD，Low电位是低位侧电源电压VSS)、并从8个参照电压V1～V8中选择输出一个参照电压的解码器10，具有第1～第3子解码器11～13。

第1子解码器11具有：pMOS晶体管101、103、105，将D1(LSB)共同输入到栅极，一端(p+扩散层，例如源极)分别接收电压V1、V3、V5；pMOS晶体管102、104、106，将D1B(D1的互补信号)共同输入到栅极，一端(例如源极)接收电压V2、V4、V6；pMOS晶体管109、111，将D2共同输入到栅极，一端(p+扩散层，例如源极)连接到pMOS晶体管101和102的另一端(例如漏极)的连接点、pMOS晶体管105和106的另一端(例如漏极)的连接点；pMOS晶体管110，将D2B共同输入到栅极，一端(例如源极)分别连接到pMOS晶体管103和104的另一端(例如漏极)的连接点；pMOS晶体管113，将D3输入到栅极，一端(例如源极)连接到pMOS晶体管109和110的另一端(例如漏极)的连接点；pMOS晶体管114，将D3B输入到栅极，一端(p+扩散层，例如源极)连接到pMOS晶体管111的另一端(例如漏极)和第3子解码器13的输出的连接点(节点Nc)。此外，pMOS晶体管的一端及另一端的源极和漏极是p+扩散层。

第2子解码器12具有：pMOS晶体管107，其将D1(LSB)输入到栅极，一端(例如源极)接收电压V7；pMOS晶体管108，其将D1B输入到栅极，一端(例如源极)接收电压V8。

第3子解码器13具有pMOS晶体管112，其将D2B输入到栅极，一端(例如源极)连接到pMOS晶体管107、108的另一端(例如漏极)的连接点(第2子解码器12的输出节点)。pMOS晶体管112的另一端(例如漏极)连接到第1子解码器11的pMOS晶体管111的另一端(例如漏极)和节点Nc，并连接到pMOS晶体管114的一端(例如源极)。

第1子解码器11的pMOS晶体管101～106、109～111、113、114的背栅共同连接到第1背栅电源Vbp1。

第2子解码器12的pMOS晶体管107、108的背栅共同连接到第2背栅电源Vbp2。

第3子解码器13的pMOS晶体管112的背栅共同连接到第1背栅电源Vbp1。

并且，第1、第2背栅电源Vbp1、Vbp2具有以下(6)、(7)的关系。

Vbp1≥V1>V2>V3>…>V8                        (6)

VDD≥Vbp1≥V1>Vbp2≥V7>V8≥VSS           (7)

即，向选择构成低电位侧的第2参照电压组20B的V7、V8的pMOS晶体管107、108的背栅，提供比Vbp1低电位的电源Vbp2。

向选择构成高电位侧的第1参照电压组20A的V1～V6的第1子解码器11的各pMOS晶体管101～106、109～111、113、114的背栅、及接收第2子解码器12的输出的第3子解码器13的pMOS晶体管112的背栅提供Vbp1。

第2子解码器12的输出和第1子解码器11的连接节点Nc被控制为，选择参照电压组20A、20B中的一个时，另一个为非选择。

在图2的构成中，当LSB(Least Significant Bit)的D1为Low(D1B＝High)时，栅极接收D1的p沟道晶体管101、103、105、107导通(电导通)，栅极接收D1B的p沟道晶体管102、104、106、108截止(电非导通)，参照电压V1、V3、V5、V7分别传送到p沟道晶体管109、110、111、112的一端(例如源极)。另一方面，D1B为Low(D1＝High)时，p沟道晶体管102、104、106、108导通，p沟道晶体管101、103、105、107截止，参照电压V2、V4、V6、V8分别传送到p沟道晶体管109、110、111、112的一端(例如源极)。

D2为Low(D2B＝High)时，栅极接收D2的p沟道晶体管109、111导通，栅极接收D2B的p沟道晶体管110、112截止，通过了p沟道晶体管101或102的电压V1或V2中的一个、及通过了p沟道晶体管105或106的电压V5或V6中的一个，分别传送到p沟道晶体管113和114的一端(例如源极)。D2B为Low(D2＝High)时，p沟道晶体管110、112导通，p沟道晶体管109、111截止，通过了p沟道晶体管103或104的电压V3或V4中的一个、及通过了p沟道晶体管107或108的电压V7或V8中的一个分别传送到p沟道晶体管113、114的一端(例如源极)。

D3为Low时(D3B＝High)时，栅极接收D3的p沟道晶体管113导通，栅极接收D3B的p沟道晶体管114截止，通过了p沟道晶体管109或110的电压(V1～V4的任意一个)传送到端子5。D3B为Low时(D3＝High)，p沟道晶体管114导通，p沟道晶体管113截止，通过了p沟道晶体管111或112的电压(V5～V8的任意一个)传送到端子5(解码器输出端子)。

在图2中，第1子解码器11的pMOS晶体管111、及第2子解码器12的pMOS晶体管112通过互补的信号D2、D2B分别被控制为，一个导通时，另一个截止。

向输入构成低电位侧的第2参照电压组20B的V7、V8的第2子解码器12的pMOS晶体管107、108的背栅提供比高位侧电源电压VDD低的电压且施加到源极的电压以上的背栅电源Vbp2(≥V7>V8)，从而pMOS晶体管107、108的阈值电压(绝对值)|Vtp|和向背栅施加高位侧电源电压VDD时相比降低。

因此，选择参照电压V7或V8时，栅极接收Low电位(VSS)的pMOS晶体管107或108因其栅极-源极间电压|VGS|大于阈值电压|Vtp|，因此导通(电导通)，可输出的电压范围扩大。并且，因pMOS晶体管107、108的阈值电压(绝对值)|Vtp|降低，所以避免了延迟增大。或者，在和pMOS晶体管的阈值电压(绝对值)|Vtp|较高时同等程度的延迟即可的情况下，可减少栅极宽度，减小面积。另一方面，Vbp1是参照电压V1以上、且电源电压VDD以下。

此外，当D2为Low(D2B为High)时，pMOS晶体管111导通，参照电压V5或V6选择输出到节点Nc。节点Nc上连接了p+扩散层(漏极)的pMOS晶体管112的背栅电压为Vbp1，并且，

Vbp1≥V1>V5>V6，

因此不会发生从pMOS晶体管112的p+扩散层(漏极)到背栅电源Vbp1或基板的电流泄漏。

并且，因V7、V8施加到p+扩散层的pMOS晶体管107、108的背栅电压Vbp2是

Vbp2≥V7>V8，

因此不会发生从p+扩散层(漏极)到背栅电源Vbp2或基板的电流泄漏。

在图2中，以3位的解码器构成为例进行了说明，在4位以上的多位解码器构成中，在第2子解码器12中选择的参照电压的个数增加，第2子解码器12的pMOS晶体管的个数也增加，但第3子解码器13可由接收MSB(Most Significant Bit：最高有效位)的低1位的信号或其互补信号的1个pMOS晶体管构成。因此，在本实施例中，通过减少第2子解码器12的pMOS晶体管的栅极宽度W而获得的解码器面积减小效果较强。

(实施例2)

图3是表示本发明的第2实施例的构成的图。图3中，作为图1的具体例，表示了和图2不同的构成。参照图3，本实施例是将图2的pMOS晶体管112内含于第2子解码器12内的构成，向pMOS晶体管112的背栅提供第2背栅电源Vbp2，作为第3子解码器13，具有pMOS晶体管115，其一端(例如源极)接收第2子解码器12的输出，栅极接收D3B，另一端(例如漏极)和pMOS晶体管113、114的另一端(例如漏极)共同连接到端子5，向pMOS晶体管115的背栅与第1子解码器11的pMOS晶体管的背栅共同提供第1背栅电源Vbp1。

第1背栅电源Vbp1和图2的上述实施例相同，满足以下(8)的关系。

Vbp1≥V1>V2>V3>…>V8                        (8)

第2背栅电源Vbp2满足以下(9)的关系。

VDD≥Vbp1≥V1>Vbp2≥V5>V6>V7>V8≥VSS    (9)

D3为Low时，pMOS晶体管113导通，pMOS晶体管114、115截止。pMOS晶体管115的背栅电压Vbp1是通过导通状态的pMOS晶体管113在节点Nc出现的参照电压的最大值V1以上，因此即使V1输出到节点Nc，也不会发生从pMOS晶体管115的漏极(p+扩散层)到背栅电源及基板侧的电流泄漏。

D3B为Low时，pMOS晶体管114、115导通。此时，D2为Low时，pMOS晶体管111导通，pMOS晶体管112截止，通过导通状态的pMOS晶体管111和pMOS晶体管114，在节点Nc出现参照电压V5或V6。输出到节点Nc的参照电压V5或V6通过导通状态的pMOS晶体管115在节点Nb出现，施加到pMOS晶体管112的另一端(p+扩散层：漏极)。但是，因pMOS晶体管112的背栅电压Vbp2为V5以上，所以即使向节点Nb施加参照电压V5或V6，在pMOS晶体管112中也不会发生从漏极(p+扩散层)到背栅电源、基板侧的电流泄漏。

并且在图3中，提供到第2子解码器12内的pMOS晶体管107、108、112的背栅的背栅电源Vbp2(≥V5)是比图2的背栅电源Vbp2(≥V7)高的电位。因此，图3的第2子解码器12内的pMOS晶体管107、108、112的阈值电压(绝对值)不会低至图2的第2子解码器12内的pMOS晶体管107、108的阈值电压(绝对值)。但是，作为从第2子解码器12的输出节点Nb到解码器10的输出端子5为止以串联方式连接的pMOS晶体管的、提供背栅电源Vbp1的pMOS晶体管的个数在图2的构成中是2个(pMOS晶体管112、114)，而在图3的构成中可减少到1个(pMOS晶体管115)。因此，将电压V7或V8选择输出到解码器10的输出端子5时的导通电阻在图3的构成下，也和图2所示的上述实施例1同样可降低。因此，在图3所示的本实施例中，和图2所示的实施例1同样可扩大可输出的电压范围。或者，可减少第2子解码器12的各pMOS晶体管107、108、112的栅极宽度W，减小面积。在多位解码器结构中，第3子解码器13可由通过MSB或其互补信号控制导通、截止的一个PMOS晶体管构成。

(实施方式2)

图4是表示本发明的第2实施方式的构成的图。参照图4，在本实施方式中，第3子解码器13的开关由CMOS传输门构成。根据本实施例，在第3子解码器13中，通过pMOS晶体管MP3和nMOS晶体管MN3的CMOS结构，导通电阻下降。CMOS传输门的开关的导通电阻是pMOS晶体管MP3的导通电阻和nMOS晶体管MN3的导通电阻的并联合成电阻，小于pMOS晶体管MP3的导通电阻。因向CMOS传输门的PMOS晶体管MP3的背栅提供第1背栅电源Vbp1，因此作为开关(传输晶体管)可传送的电压的最低值受到限制，但通过附加nMOS晶体管MN3，与在nMOS晶体管开关MN3中可传送的电压范围重叠，从而可降低通过该开关可传送的电压的最低值。向nMOS晶体管MN3的背栅提供第3背栅电源Vbn1。(Vbp1、Vbp2、Vbn1)作为基准电源电压组2提供。此外，当然(Vbp1、Vbp2、Vbn1)中的至少一个也可以从基准电源电压组1提供。根据本实施方式，和图1的实施方式1相比，可进一步扩大可输出的电压范围。并且，在第3子解码器13中，使开关为CMOS结构，该开关的导通电阻降低，从而减小第2子解码器12的各pMOS晶体管MP2的栅极宽度W，可减小面积。

(实施例3)

图5是表示第3实施例的构成的图。在图5中，作为图4的具体例，表示了图4的参照电压产生电路20、及解码电路10的构成的一例。参照图5，本实施例的构成是，在图2的构成中附加了nMOS晶体管117，其源极和漏极分别连接到第3子解码器13的pMOS晶体管112的漏极和源极，栅极接收D2，背栅接收第3背栅电源Vbn1。第1背栅电源Vbp1、第2背栅电源Vbp2、第3背栅电源Vbn1满足以下关系。

Vbp1≥V1>V2>V3>…>V8                        (10)

VDD≥Vbp1≥V1>Vbp2≥V7>V8≥Vbn1≥VSS    (11)

D2为Low(D2B为High)时，pMOS晶体管111导通，向节点Nc选择输出参照电压V5或V6，p+扩散层连接到节点Nc的pMOS晶体管112的背栅电压为Vbp1，并且，

Vbp1≥V1>V5>V6，

所以不发生从pMOS晶体管112的p+扩散层(漏极)到背栅电源Vbp1或基板的电流泄漏。pMOS晶体管112和构成CMOS传输门的nMOS晶体管117的背栅电压为Vbn1，并且，

Vbn1≦V8，

所以在该nMOS晶体管117中，不会发生pMOS晶体管中成为问题从p+扩散层到基板等的电流泄漏。

因V7、V8施加到p+扩散层的pMOS晶体管107、108的背栅电压Vbp2为

Vbp2≥V7>V8，

所以不会发生p+扩散层到背栅电源Vbp2或基板的电流泄漏。

D2为High、D2B为Low时，第3子解码器13的pMOS晶体管112、nMOS晶体管117均导通，第3子解码器13的导通电阻比图2的结构低。并且通过导通状态的nMOS晶体管117，扩大了第3子解码器13的可输出的电压范围(降低可输出的电压范围的下限)。并且，如图4所示的上述实施方式2所说明的，在第3子解码器13中，开关是pMOS晶体管112和nMOS晶体管117的CMOS结构，该开关的导通电阻降低，从而可减少第2子解码器12的各pMOS晶体管的栅极宽度W，减小面积。

图5的例子是3位解码器的构成，在多位构成下，通过第2子解码器12选择的参照电压个数也增加，第2子解码器12的pMOS晶体管数也增加，但第3子解码器13可由通过MSB的低1位的位信号及其互补信号控制导通、截止的1个CMOS开关构成。因此，通过减小第2子解码器12的pMOS晶体管的栅极宽度W而获得的子解码器面积减小效果增强。

(实施例4)

图6是表示本发明的第4实施例的构成的图。参照图6，本实施例是图5的变形例，除了图5的构成外，还具有nMOS晶体管118，其漏极和源极连接到第1子解码器11的pMOS晶体管114的源极和泄漏，栅极接收D3，背栅接收Vbn1。

D3为High、D3B为Low时，第1子解码器11的pMOS晶体管114、nMOS晶体管118均导通，导通电阻和图5的构成相比下降。并且，通过导通状态的nMOS晶体管118，扩大可输出到端子5的电压范围(降低可输出的电压范围的下限)。并且，可减小第2子解码器12的各pMOS晶体管的栅极宽度W，减小面积。

(实施例5)

图7是表示本发明的第5实施例的构成的图。图7中，作为图4的进一步的其他具体例，将nMOS晶体管119连接到图3的构成的第3子解码器13的pMOS晶体管115。nMOS晶体管119的源极和漏极连接到pMOS晶体管115的漏极和源极，栅极连接到D3(MSB)，背栅连接到第3背栅电源Vnb1。

第1背栅电源Vbp1、第2背栅电源Vbp2、第3背栅电源Vbn1满足以下关系。

Vbp1≥V1>V2>V3>…>V8                        (12)

VDD≥Vbp1≥V1>Vbp2≥V5>V6>V7>V8≥Vbn1≥VSS    (13)

D3为High、D3B为Low时，第3子解码器13的pMOS晶体管115、nMOS晶体管119均导通，导通电阻和图3的构成相比下降，进一步扩大了可输出的电压范围。

D3为Low时，pMOS晶体管113导通，pMOS晶体管114、115、nMOS晶体管119均截止。pMOS晶体管115的背栅电压Vbp1是通过导通状态的pMOS晶体管113在节点Nc出现的参照电压的最大值V1以上，因此在节点Nc上即使输出参照电压V1，也不会发生从pMOS晶体管115的漏极(p+扩散层)到背栅电源Vbp1、基板侧的电流泄漏。此外，nMOS晶体管119的背栅电压是Vbn1，并且，

Vbn1≦V8，

所以在从节点Nc到nMOS晶体管119不会发生原本在pMOS晶体管中成为问题的电流泄漏。

D3B为Low时，pMOS晶体管113截止，pMOS晶体管114、115、nMOS晶体管19导通。此时，D2为Low时，pMOS晶体管111导通，pMOS晶体管112截止，通过导通状态的pMOS晶体管111和pMOS晶体管114在节点Nc出现参照电压V5或V6。输出到节点Nc的参照电压V5或V6通过导通状态的pMOS晶体管115、nMOS晶体管119，出现在节点Nb，并施加到pMOS晶体管112的另一端(p+扩散层)。但是，因pMOS晶体管112的背栅电压Vbp2为V5以上，所以即使在节点Nb施加参照电压V5或V6，也不会发生从pMOS晶体管112的p+扩散层到基板侧的泄漏。

此外，在图7的构成中，提供到第2子解码器12内的pMOS晶体管107、108、112的背栅的背栅电源Vbp2(≥V5)和图5的第2子解码器12内的pMOS晶体管107、108的背栅电源Vbp2(≥V7)相比是高电位。因此，图7的第2子解码器12内的pMOS晶体管107、108、112的阈值电压(绝对值)不会低至图5的第2子解码器12内的pMOS晶体管107、108的阈值电压(绝对值)。

但是在图7的本实施例中，可减少作为从第2子解码器12的输出节点Nb到解码器10的输出端子5为止以串联方式连接的pMOS晶体管的、提供背栅电源Vbp1的pMOS晶体管的个数。因此，将电压V7或V8选择输出到解码器10的输出端子5时的导通电阻在图7的本实施例中，也可和图5的实施例3同样降低。因此，在图7的实施例中，和图5的实施例3同样可扩大可输出的电压范围。或者在图7的实施例中，也和图5的实施例3同样，可减小第2子解码器12的各pMOS晶体管的栅极宽度W，减小面积。在多位解码器的结构中，第3子解码器13可由通过MSB及其互补信号控制导通、截止的1个CMOS开关构成。

(比较例)

图8是说明作为比较例在图1、图2中不具有第3子解码器13时的作用的图。

第1子解码器11可选择参照电压中最高电位的V1，向pMOS晶体管151的背栅提供第1背栅电源Vbp1。第2子解码器12可选择参照电压中最低电位的V8，向pMOS晶体管152的背栅提供第2背栅电源Vbp2。

在图8中以下关系成立。

VDD≥Vbp1≥V1>Vbp2>V8≥VSS                (14)

第2子解码器12的输出通过连接节点Nca直接连接到第1子解码器11。第2子解码器12的pMOS晶体管152向背栅提供电源Vbp2，从而可选择在向背栅提供电源Vbp1时无法选择的参照电压V8。因源极-基板间电压下降，阈值电压|Vtp|(绝对值)下降。V8＝VSS+α(α>0)的情况下，pMOS晶体管152的栅极电压为Low(VSS)时，源极-栅极间电压变为|α|，当阈值电压为|Vtp|以上时，在栅极电极正下方的基板表面形成沟道，变为导通状态。

而当数字信号Dx(x＝1～n)为Low(DxB为High)、第1子解码器11的pMOS晶体管151导通、选择参照电压V1时，在第2子解码器12中将V8传送到端子5的pMOS晶体管152变为截止状态。此时，在图8的构成中，当第2子解码器12的pMOS晶体管152截止时，泄漏电流从节点Nca开始向第2子解码器12的背栅电源Vbp2侧流动。其结果是，无法正确输出第1子解码器11选择的参照电压V1。进一步，通过泄漏电流可能引起元件的破坏。这在硅基板上形成的pMOS晶体管为p型硅基板时形成在n阱区域内，漏极、源极电极由p+扩散层构成。

pMOS晶体管152的漏极扩散层(节点Nca)中为V1、背栅的n阱区域为电源Vbp2、p型基板为GND、电位关系为V1>Vbp2>GND时，pMOS晶体管152的漏极扩散层、背栅、硅基板为PNP结，施加正向偏压，因此流动有泄漏电流。

为了防止这一情况，在第2子解码器12的输出和第1子解码器11之间，需要插入背栅电压为Vbp1的pMOS晶体管(和本实施例的子解码器13的pMOS晶体管对应)。

图9是表示pMOS晶体管的构成的概要的图。在图9中，71是p型硅基板，72是n阱(N-WELL)，73是栅极电极，74是漏极(p+扩散层)，75是源极(p+扩散层)，76是n阱接触(n+扩散层)，77是栅极氧化膜。Vgp是栅极电压，Vsp是源极电压，Vdp是漏极电压，Vbp是背栅电压。电位关系是Vdp>Vbp>GND时，对漏极74、n阱72、p型硅基板71的pnp结施加正向偏压，产生泄漏电流。

图8的pMOS晶体管152的截止状态下的泄漏电流的发生，在图9中对应于Vgp＝DxB(High)、Vgp＝V8、Vdp＝V1、Vbp＝Vbp2、GND＝VSS，是Vdp(＝V1)>Vbp(＝Vbp2)>GND(＝VSS)的关系。

图10是用于说明本发明的图。图10(A)是说明作为开关发挥作用的pMOS晶体管(传输晶体管)的图。栅极电压为GND电位时，参照电压作为选择电压(输出电压)输出。图10(B)是说明基准尺寸的pMOS晶体管开关的导通电阻与选择电压的关系的图。171是背栅为Vbp1的pMOS晶体管的导通电阻特性，172是背栅为Vbp2的pMOS晶体管的导通电阻特性。Ro是考虑到了选择电压的输出延迟的导通电阻的允许上限值。

图19所示的现有技术的电路下，所有pMOS晶体管的背栅是高位侧电源VDD，具有图10(B)的171的导通电阻特性，可选择输出的pMOS晶体管的允许电压范围是Vc～Vbp1。在考虑了选择电压的输出延迟的预定的选择期间内进行动作时的动作电压范围，由特性曲线171和Ro的交点的x坐标Va可知是Vbp1。为了扩大动作电压范围，需要使选择Vc～Va间的电压的pMOS晶体管的栅极宽度W比基准尺寸增加。

在上述本实施方式、实施例(例如图1～图3)中，使选择输出低电压侧的参照电压的pMOS晶体管的背栅为电源电压Vbp2，从而可将解码器10的选择电压范围扩大到Vc～Vbp1。在考虑了选择电压的输出延迟的预定的选择期间内进行动作时的解码器10的动作电压范围也变为Vc～Vbp1。此外，向背栅提供Vbp2的第2子解码器12的pMOS晶体管的电压范围可设定为Vc以下。但是，第2子解码器12的输出(节点Nb)经由第3子解码器13的pMOS晶体管(背栅为Vbp1)而输出到解码器10的输出端子5，因此选择电压范围及动作电压范围受限于向背栅提供Vbp1的pMOS晶体管的电压范围。

并且，传送Vc～Va间的电压的第3子解码器13的pMOS晶体管的导通电阻超过Ro，但传送Vc～Va间的电压的第2子解码器12的pMOS晶体管的导通电阻低于Ro。因此，用于选择信号(参照电压)的传送的pMOS晶体管的平均导通电阻可以达到Ro以下。这样一来，可抑制第2及第3子解码器12、13的pMOS晶体管的栅极宽度W增加。此外，使第3子解码器13的开关为CMOS构成时(图4～图7)，CMOS开关的导通电阻特性低于图10(B)的特性171，允许电压范围的下限也从图10(B)的Vc扩展到低电压侧，因此可扩大选择电压范围，或者使第2子解码器12的pMOS晶体管小于基准尺寸。

在图2中，选择电压V7、V8和图10(B)的Vc～Va对应时，第1及第3子解码器11、13的pMOS晶体管114、112的背栅电压为Vbp1，导通电阻特性是图10(B)的特性171，超过Ro，但第2子解码器12的pMOS晶体管107及108的背栅电压是Vbp2，导通电阻特性由图10(B)的特性172确定，低于Ro。pMOS晶体管112、114、及pMOS晶体管107或108的导通电阻的合成电阻的每个的平均为Ro以下时，解码器的选择动作没有问题。此时，pMOS晶体管112、114、107、108分别为基准尺寸，可选择参照电压V7、V8。

在图7中，参照电压V7、V8和图10(B)的Vc～Va对应时，第3子解码器13的CMOS开关(pMOS晶体管115、nMOS晶体管119)的导通电阻特性低于图10(B)的特性171，低于Ro。并且第2子解码器12的pMOS晶体管107、108、112的背栅电压为Vbp2，导通电阻特性是图10(B)的特性172，低于Ro。因此，pMOS晶体管107、108、112、115可分别达到基准尺寸以下。或者，可使选择电压V7、V8的下限扩张到比图10(B)的Vc低的电压。

图11是表示可控制背栅电压的nMOS晶体管的概要构成的图。在图11中，71是p型硅基板，72是n阱(N-WELL)，82是p阱(P-WELL)，83是栅极电压，84是漏极(n+扩散层)，85是源极(n+扩散层)，86是p阱接触(p+扩散层)，87是n阱接触(n+扩散层)，88是栅极氧化膜。Vgn是栅极电压，Vsn是源极电压，Vdn是漏极电压，Vbn是背栅电压，Vbwn是n阱电压。如果是n阱72和p阱82的两个阱重叠的结构，则nMOS晶体管也可使背栅电压Vbn可变。电位关系是Vdn<Vbn<Vbwn时，对漏极84、p阱82、n阱72的npn结以正向施加偏压，产生泄漏电流。

(实施方式3)

图12是表示本发明的第3实施方式的构成的图。本实施方式将在图1的实施例1中由pMOS晶体管构成的解码器10，替换为由nMOS晶体管(参照图11)构成的解码器30。在图12中，解码器30具有第1至第3子解码器31～33。向第1、第3子解码器31、33的nMOS晶体管MN1、MN3的背栅提供第3背栅电源Vbn1。向第2子解码器32的nMOS晶体管MN2的背栅提供第4背栅电源Vbn2。

参照电压产生电路40中，根据基准电源电压组3生成的多个参照电压分为高电位侧和低电位侧，输出构成其一个和另一个的第1及第2参照电压组40A、40B。

在本实施例中，第1参照电压组40A是低电位电源VSS侧的低电位侧的参照电压，第2参照电压组40B是高电位电源VDD侧的高电位侧的参照电压。第1参照电压组40A的电压范围(第1电压范围)和第2参照电压组40B的电压范围不重叠。

选择低电位侧的第1参照电压组40A的第1子解码器31的各开关(nMOS晶体管MN1)的背栅被提供第3背栅电源Vbn1，选择高电位侧的第2参照电压组40B的第2子解码器32的各开关(nMOS晶体管MN2)的背栅提供和第3背栅电源Vbn1不同的第4背栅电源Vbn2。接收第2子解码器32的输出的第3子解码器33的开关(nMOS晶体管MN3)的背栅是Vbn1。第3子解码器33的输出和第1子解码器31的连接节点Nc被控制为，选择第1、第2参照电压组40A、40B的一个时，另一个为非选择。基准电源电压组4是提供到背栅的电源。

其中，Vbn2是第2参照电压组40B中最低电位的参照电压(第2电压范围的下限)、或比该第2电压范围下限低的电压，且设定为比第1参照电压组40A的最低电位的参照电压(第1电压范围的下限)高的电压。Vbn2也可使用基准电源电压组3的电压。

Vbn1是第1参照电压组40A的最低电位的参照电压(第1电压范围的下限)或比该第1电压范围的下限低的电压，且为低位侧电源电压VSS以上。

根据本实施方式，通过向第2子解码器32的开关(nMOS晶体管MN2)的背栅提供电源Vbn2，降低阈值电压Vtn，扩大可输出的电压范围。或者，如果可输出的电压范围相同，则可抑制第2及第3子解码器32及33的nMOS晶体管的栅极尺寸(栅极宽度)增大，避免面积增大。

并且，通过向第3子解码器33的nMOS晶体管的背栅提供电源Vbn1，第3子解码器33中，n+扩散层(例如漏极)与连接节点Nc连接的nMOS晶体管截止时，即使向连接节点Nc施加第1参照电压组40A中选择的参照电压，也不会产生该nMOS晶体管的n+扩散层(漏极)84和n阱72之间的泄漏电流。此外在图12中，为了易于说明，示例了nMOS晶体管的背栅电源电压为Vbn1、Vbn2两种的情况，当然也可具有三种以上的背栅电源电压。

(实施方式4)

图13是说明本发明的第4实施方式的图。在本实施方式中，用nMOS晶体管替换了图4的结构，图12的第3子解码器33的开关(nMOS晶体管MN3)由CMOS传输门构成。CMOS传输门的pMOS晶体管MP3的背栅电压为Vbp1(例如VDD)。第1、第3子解码器31、33的开关(nMOS晶体管MN1、MN3)的背栅电压为Vbn1，第2子解码器32的开关(nMOS晶体管MN2)的背栅电压为Vbn2。

根据本实施方式，通过使第3子解码器33的开关为pMOS晶体管MP3和nMOS晶体管MN3的CMOS构成，和图12的构成相比，扩大了可输出的电压范围。并且，通过第3子解码器33的导通电阻的降低，减小了第2子解码器32的各nMOS晶体管的栅极宽度W，可减小面积。

(LCD驱动器的输出范围)

图14(A)表示LCD(Liquid Crystal Device，液晶显示装置)驱动器的输出范围。LCD驱动器对共用电极电压COM进行正极和负极的极性反转驱动。正极电压范围和负极电压范围分别分为高电位侧和低电位侧，但考虑到共用电极电压的调整幅度Vdif1，要求各电压范围能够输出比0.5×VDD大的范围。

(OLED驱动器的输出范围)

图14(B)表示有源矩阵驱动(电压编程型)的OLED(OrganicElectro-Luminescent Display：有机EL显示装置)驱动器的输出范围。OLED驱动器不存在LCD那样的极性反转驱动。在图14(B)中，表示输出范围(VSS+Vdif2)～VDD的例子。电位差Vdif2是显示面板上形成的有机EL元件发光所需的电极间的电位差，或由控制提供到有机EL元件的电流的显示面板上的晶体管的阈值电压确定。

图14(A)、图14(B)均需要比电源电压宽的输出范围。因此在各驱动器中，在选择和输出电压对应的电平电压的解码器中，也需要较大的输出电压范围。

由pMOS晶体管(开关)构成的解码器中，高电位侧易于通过pMOS晶体管选择，但选择低电位侧的电平的参照电压的pMOS晶体管通过基板偏压效应，阈值电压|Vtp|(绝对值)增加，栅极-源极间电压|VGS|也变小，所以导通电阻Ron(参照上式(5))急剧增加，存在无法输出选择的低电位侧电平的参照电压的情况。

并且，由nMOS晶体管(开关)构成的解码器中，低电位侧易于通过nMOS晶体管选择，但选择高电位侧的电平的参照电压的nMOS晶体管通过基板偏压效应，阈值电压Vtn增加，栅极-源极间电压VGS也变小，所以导通电阻Ron(参照上式(5))急剧增加，存在无法输出选择的高电位侧电平的参照电压的情况。

为了抑制开关晶体管的导通电阻Ron增加，需要增大开关晶体管的栅极宽度W，或使开关为CMOS构成(pMOS晶体管和nMOS晶体管并联连接)。因此，解码器面积大幅增加。通过适用本发明，可抑制解码器面积增加，和现有构成(图19)相比，可减小面积。

适于图14(A)的正极输出范围、及图14(B)的输出范围的解码器的构成是参照图1～图7说明的各实施例的构成。适于图14(A)的负极输出范围的解码器的构成是参照图12、图13说明的各实施例的构成。

(实施方式5)

图15是表示本发明的第5实施方式的构成的图。本实施方式将上述解码器适用于液晶显示装置的数据驱动器。图15中，本实施方式的数据驱动器的要部构成以框图表示。

参照图15，该数据驱动器具有：锁存地址选择器801、锁存器802、电平移位器803、参照电压产生电路804、正极解码器805P、负极解码器805N、输出放大电路806、控制信号产生电路(未图示)、由输出放大电路806驱动的负载(数据线)90。解码器805P、805N由上述实施例的电路构成。或者也可以是，正极解码器805P由图1至图7所示的pMOS晶体管结构的解码器构成，负极解码器805N由图12、图13所示的nMOS晶体管结构的解码器构成。

锁存地址选择器801根据时钟信号CLK确定数据锁存器的定时。锁存器802根据由锁存地址选择器801确定的定时，锁存影像数字数据，对应于定时控制信号的定时，一齐通过电平移位器803将数据输出到解码器(正极解码器805P、负极解码器805N)。锁存地址选择器801及锁存器802是逻辑电路，一般由低电压(0V～3.3V)构成。

参照电压产生电路804生成正极参照电压组及负极参照电压组。正极解码器805P提供正极参照电压组，选择和输入的数据对应的参照电压，作为正极信号电压输出。负极解码器805N提供负极参照电压组，选择和输入的数据对应的参照电压，作为负极信号电压输出。

各输出放大电路806输入从正极解码器805P及负极解码器805N分别输出的参照电压，通过输入的极性反转信号，以正极电压和负极电压交流驱动负载(数据线)90。

液晶显示装置的数据线通常在相邻数据线之间电压极性不同，因此来自正极解码器805P、负极解码器805N的正极信号电压、负极信号电压，根据极性信号如下切换：直接输出到驱动相邻的负载(数据线)90的两个输出放大电路806，或交叉输出到上述两个输出放大电路806。极性信号由控制信号产生电路(未图示)与输出放大电路806的控制信号一同生成。

(实施方式6)

图16是表示本发明的第6实施方式的构成的图。图16中，具有上述本实施例的解码器的有机EL(Organic Electro-Luminescencet)显示装置的数据驱动器的构成的要部通过框图表示。参照图16，该数据驱动器中，锁存地址选择器801、锁存器802、电平移位器803及输出放大电路806的构成和图15的数据驱动器相同。在图16中，参照电压产生电路804和解码器805与图15的参照电压产生电路804和解码器805不同。解码器805可由图1至图7所示的解码器构成。

在有机EL显示装置的驱动中，无需液晶的驱动中必须的极性反转驱动。因此，解码器805无极性，可对各输出设置同一解码器。

参照电压产生电路804生成和灰度数对应的参照电压组，提供到各解码器805。解码器805选择和输入的数据对应的参照电压，作为正极信号电压输出到输出放大电路806。

此外，有机EL元件由按R、G、B不同的有机材料构成时，存在灰度信号电压因R、G、B而大为不同的情况。此时其构成也可以是，在参照电压产生电路804中，按R、G、B生成参照电压，将生成的参照电压分别提供到和R、G、B分别对应的解码器805，通过解码器805选择和输入数据对应的参照电压，输出到输出放大电路806。

(实施方式7)

接着对适用了本发明的显示装置，参照图17说明有源矩阵驱动方式的液晶显示装置的典型构成。此外，在图17中，与液晶显示部的一个像素连接的要部构成通过等效电路示意。有源矩阵驱动方式的液晶显示装置的显示面板960的构成是，将透明的像素电极964及薄膜晶体管(TFT)963矩阵状配置的半导体基板(例如彩色SXGA(SupereXtended Graphics Array：高级扩展图形阵列)面板时是1280×3像素列×1024像素行)、及在整个面上形成了一个透明的电极967的相对基板这两块基板相对，在其间封入液晶。此外，和一个像素对应的显示元件969具有像素电极964、相对基板电极967、液晶电容965及互补电容966。具有开关功能的TFT 964的导通、截止(导通、非导通)通过扫描信号控制，TFT 963导通时，和影像数据信号对应的灰度信号电压施加到显示元件969的像素电极964，通过各像素电极964和相对基板电极967之间的电位差，液晶的透过率改变，TFT 963截止(非导通)后，通过液晶电容965及互补电容966在一定期间保持该电位差，从而显示图像。

在半导体基板上，传送施加到各像素电极964的多个电平电压(灰度信号电压)的数据线962、及传送扫描信号的扫描线961栅格状布线(上述彩色SXGA面板中，数据线为1280×3条，扫描线1024条)，扫描线961及数据线962因彼此的交叉部产生的电容、与相对基板电极之间夹持的液晶电容等，变为较大的电容性负载。

此外，扫描信号通过栅极驱动器970提供到扫描线961，并且到各像素电极964的灰度信号电压的供给从数据驱动器980经由数据线962进行。并且栅极驱动器970及数据驱动器980通过显示控制器950控制，各必要的时钟CLK、控制信号等从显示控制器950提供，影像数据提供到数据驱动器980。现在，影像数据中数字数据是主流。并且，电源电路940分别提供必要的电源电压。

一个画面的数据的改写在1帧期间(60Hz驱动时通常约为0.017秒)进行，通过各扫描线按照每一个像素行(每行)依次被选择，在选择期间内，从各数据线提供灰度电压信号。此外，也存在通过扫描线同时选择多个像素行，或以60Hz以上的帧频驱动的情况。

栅极驱动器970至少提供2值的扫描信号即可，而数据驱动器980需要以和灰度数对应的多值电平的灰度信号电压驱动数据线。因此，数据驱动器980具有：将影像数据转换为模拟电压的解码器；由将该模拟电压放大输出到数据线962的输出放大器构成的数字模拟转换电路(DAC)。监视器、液晶电视等大画面显示装置的驱动方法采用可实现高画质化的点反转驱动方式。点反转驱动方式是，在图17的显示面板960中，使相对基板电极电压VCOM为一定电压，由相邻像素保持的电压极性彼此为相反极性的驱动方式。因此，输出到相邻的数据线(962)的电压极性相对于相对基板电极电压VCOM成为正极及负极。此外，在点反转驱动中，通常每1水平期间内进行数据线的极性反转，但在数据线负载电容增加、帧频变高等情况下，也可使用每2水平期间进行极性反转的点驱动方法。作为数据驱动器980，可适用图15的构成。

(实施方式8)

接着作为适用本发明的其他显示装置，参照图18，对有源矩阵驱动方式的有机EL显示装置的典型构成进行说明。图18中，连接到有机EL显示部的一个像素的要部构成通过等效电路示意。此外，有机EL显示装置的驱动包括以下方法：将和灰度对应的电流信号提供到数据线的电流编程法；将和灰度对应的电压信号提供到数据线的电压编程法，本发明可应用电压编程法。在图18中，与参照图17说明的液晶显示装置构成不同的是显示元件969，其他要素和图17的要素基本相同。

在图18的有机EL显示装置的显示面板960中，具有开关功能的薄膜晶体管(TFT)963、及控制提供到有机EL元件991的电流的薄膜晶体管(TFT)992、由夹持在两个薄膜电极层的有机膜构成的有机EL元件991矩阵状配置。TFT 992和有机EL元件991在电源端子994和负极电极993之间以串联方式连接，进一步具有保持TFT 992的控制端子电压的互补电容995。此外，和一个像素对应的显示元件969由TFT 992、有机EL元件991、电源端子994、阴极电极993及互补电容995构成。

具有开关功能的TFT 963的导通、截止(非导通)通过来自栅极驱动器970的扫描信号控制，当TFT 963导通时，和影像数据信号对应的灰度信号电压施加到TFT 992的控制端子，和灰度信号电压对应的电流从TFT 992提供到有机EL元件991，对应于电流，有机EL元件991发光，从而进行显示。在图18中，除了显示元件969的构成以外，与图17的液晶显示装置的构成基本相同，省略其他说明。作为数据驱动器980，可适用图16的构成。

此外在图18中，TFT 963、992示例了n沟道型晶体管的例子，但TFT 963、992也可由p沟道型晶体管构成。并且，也可以是有机EL元件连接到电源端子994的构成。这种情况下，数据驱动器980的输出范围靠近低位侧电源VSS，图14(B)的Vdif2靠近高位侧电源VDD。因此，此时的解码器优选图12、图13的构成。

并且，上述专利文献的公开内容通过引用加入到本说明书中。在本发明的全部公开(包括权利要求)范围内可进一步根据其基本技术思想进行实施方式或实施例的变更、调整。并且，在本发明的权利要求范围内，可组合或选择各种公开要素。即，本发明当然包括只要是本领域技术人员即可根据包括权利要求范围在内的所有公开、技术思想而获得的各种变形、修正。

Claims (17)

1.一种解码器，从输出分别属于彼此不重叠的第1电压范围、第2电压范围的第1参照电压组及第2参照电压组的参照电压产生电路，输入上述第1参照电压组及第2参照电压组，选择并输出与输入的数字信号对应的参照电压，上述解码器的特征在于，

包括：第1子解码器，接收上述第1参照电压组并向上述解码器的输出端子选择输出参照电压，并具有多个开关，该开关包括向背栅提供第1电源电压的第1导电型的第1晶体管；

第2子解码器，接收上述第2参照电压组，并具有多个开关，该开关包括向背栅提供与上述第1电源电压不同的第2电源电压的上述第1导电型的第2晶体管；以及

第3子解码器，接收通过上述第2子解码器选择的至少一个参照电压，将参照电压选择输出到上述第1子解码器或上述解码器的上述输出端子，上述第3子解码器具有至少一个开关，该开关包括向背栅提供上述第1电源电压的上述第1导电型的第3晶体管，

上述第1电源电压是上述第1参照电压组中距上述第2电压范围最远的电压的第1参照电压，或者是与上述第2电压范围的大小关系和上述第1参照电压与上述第2电压范围的大小关系相同、并与上述第1参照电压相比更远离上述第2电压范围的预定的电压，

上述第2电源电压是如下范围的预定的电压：从上述第2参照电压组中距上述第1电压范围最近的电压的第2参照电压，到位于上述第1电压范围内且未达到上述第1参照电压的范围，

上述第1导电型是P型，

上述第1电压范围的下限电压是比上述第2电压范围的上限电压高的电压，

上述第1电源电压被设定为上述第1电压范围的上限电压以上，

上述第2电源电压被设定为上述第2电压范围的上述上限电压以上且小于上述第1电压范围的上述上限电压。

2.根据权利要求1所述的解码器，其特征在于，

所述解码器被控制为，在上述第1子解码器和上述第3子解码器中的一个子解码器中，向上述第3子解码器的输出节点和上述第1子解码器的预先确定的内部节点的连接节点，选择输出从上述第1参照电压组或上述第2参照电压组中的一个参照电压组中选择的参照电压时，不将来自另一个子解码器的参照电压输出到上述连接节点。

3.根据权利要求1所述的解码器，其特征在于，

上述第3子解码器在上述第3子解码器和上述第1子解码器连接的第1连接节点、与上述第3子解码器和上述第2子解码器连接的第2连接节点之间包括：上述第1导电型的上述第3晶体管；和第2导电型的第4晶体管，与上述第3晶体管以并联方式连接，并与上述第3晶体管共同控制导通、截止。

4.一种解码器，从输出分别属于彼此不重叠的第1电压范围、第2电压范围的第1参照电压组及第2参照电压组的参照电压产生电路，输入上述第1参照电压组及第2参照电压组，选择并输出与输入的数字信号对应的参照电压，上述解码器的特征在于，

包括：第1子解码器，接收上述第1参照电压组并向上述解码器的输出端子选择输出参照电压，并具有多个开关，该开关包括向背栅提供第1电源电压的第1导电型的第1晶体管；

第2子解码器，接收上述第2参照电压组，并具有多个开关，该开关包括向背栅提供与上述第1电源电压不同的第2电源电压的上述第1导电型的第2晶体管；以及

第3子解码器，接收通过上述第2子解码器选择的至少一个参照电压，将参照电压选择输出到上述第1子解码器或上述解码器的上述输出端子，上述第3子解码器具有至少一个开关，该开关包括向背栅提供上述第1电源电压的上述第1导电型的第3晶体管，

上述第1电源电压是上述第1参照电压组中距上述第2电压范围最远的电压的第1参照电压，或者是与上述第2电压范围的大小关系和上述第1参照电压与上述第2电压范围的大小关系相同、并与上述第1参照电压相比更远离上述第2电压范围的预定的电压，

上述第2电源电压是如下范围的预定的电压：从上述第2参照电压组中距上述第1电压范围最近的电压的第2参照电压，到位于上述第1电压范围内且未达到上述第1参照电压的范围，

上述第1导电型是N型，

上述第1电压范围的上限电压是比上述第2电压范围的下限电压低的电压，

上述第1电源电压被设定为上述第1电压范围的下限电压以下，

上述第2电源电压被设定为上述第2电压范围的上述下限电压以下且高于上述第1电压范围的上述下限电压。

5.根据权利要求1所述的解码器，其特征在于，

上述第2电源电压由作为上述第1参照电压组或第2参照电压组提供的多个基准电压组中的一个提供。

6.根据权利要求1所述的解码器，其特征在于，

在上述第1子解码器中具有：

第1开关，包括上述第1导电型的第1晶体管，该第1晶体管通过输入的上述数字信号的一个位信号及其互补信号中的一个信号控制导通、截止，并且向背栅提供上述第1电源电压；和

第2开关，包括上述第1导电型的第1晶体管，该第1晶体管通过比上述一个位低1位的位信号及其互补信号中的一个信号控制导通、截止，并向背栅提供上述第1电源电压，

在上述第3子解码器中具有第3开关，该第3开关包括上述第1导电型的第3晶体管，该第3晶体管通过比上述一个位低1位的上述位信号及其互补信号中的另一个信号控制导通、截止，并向背栅提供上述第1电源电压，

上述第3开关的输出端作为上述第3子解码器的输出端而与上述第1子解码器内的上述第2开关的输出端通过连接节点共同连接，

上述连接节点连接到上述第1子解码器内的上述第1开关的输入端。

7.根据权利要求1所述的解码器，其特征在于，

在上述第1子解码器中具有第1开关、第2开关，上述第1开关、第2开关分别由第1导电型的第1晶体管构成，该第1晶体管通过输入的上述数字信号的最高有效位的位信号及其互补信号控制导通、截止，并且输出端与上述解码器的输出端子共同连接，向背栅提供上述第1电源电压，

当上述第1开关、第2开关中的一个开关导通时，将由比上述数字信号的最高有效位靠低位侧的位信号选择并传送到导通状态的上述一个开关的输入端的选择参照电压，输出到上述解码器的输出端子，

在上述第3子解码器中具有第3开关，该第3开关由第1导电型的第3晶体管构成，该第3晶体管通过上述最高有效位的低1位的位信号及其互补信号中的一个信号控制导通、截止，并向背栅提供上述第1电源电压，

上述第3开关的输出端作为上述第3子解码器的输出端而与第4开关的输出端通过连接节点共同连接，在上述第1子解码器中，上述第4开关由第1导电型的第1晶体管构成，该第1晶体管通过上述最高有效位的低1位的位信号及其互补信号中的另一个信号控制导通、截止，并向背栅提供上述第1电源电压，

上述连接节点与上述第1开关、第2开关中的一个开关的输入端连接。

8.根据权利要求1所述的解码器，其特征在于，

在上述第1子解码器中具有第1开关和第2开关，上述第1开关和第2开关分别由第1导电型的第1晶体管构成，该第1晶体管通过输入的上述数字信号的最高有效位的位信号及其互补信号控制导通、截止，输出端与上述解码器的输出端子共同连接，并向背栅提供上述第1电源电压，

当上述第1开关和上述第2开关中的一个开关导通时，将由比上述数字信号的最高有效位靠低位侧的位信号选择并传送到导通状态的上述一个上述开关的输入端的选择参照电压，输出到上述解码器的输出端子，

在上述第3子解码器中具有第3开关，该第3开关由第1导电型的第3晶体管构成，该第3晶体管通过上述最高有效位及其互补信号中的一个控制导通、截止，并向背栅提供上述第1电源电压，

上述第3开关的输出端作为上述第3子解码器的输出端而与上述第1子解码器的上述第1开关和上述第2开关共同连接到上述解码器的输出端子。

9.根据权利要求8所述的解码器，其特征在于，

上述第1导电型是P型，

向上述第2子解码器的上述第1导电型的第2晶体管的背栅提供的上述第2电源电压被设定为，比上述第1子解码器的上述第1开关及第2开关中与上述第3开关同时被控制为导通状态的开关所选择输出的参照电压的最大电压高的电压。

10.根据权利要求6所述的解码器，其特征在于，

上述第3开关具有与上述第1导电型的第3晶体管并列配置且与上述第1导电型相反导电型的第4晶体管，上述第3晶体管和上述第4晶体管通过对应的位信号及其互补信号同时控制导通、截止。

11.根据权利要求6所述的解码器，其特征在于，

上述第1电压范围、第2电压范围、上述第1电源电压及上述第2电源电压处于上述解码器的高电位电源电压和低电位电源电压的范围内。

12.一种数据驱动装置，其特征在于，

具有：参照电压产生电路，输出分别属于彼此不重叠的第1电压范围、第2电压范围的第1参照电压组及第2参照电压组；

解码器，输入上述第1参照电压组及第2参照电压组，输出将数字影像信号作为数字信号输入并选择的电压；以及

输出放大电路，输入并放大上述解码器的输出，并输出到与显示面板上的显示元件连接的数据线，

上述解码器从上述参照电压产生电路输入上述第1参照电压组及第2参照电压组，选择并输出与输入的数字信号对应的参照电压，

上述解码器包括：

第1子解码器，接收上述第1参照电压组并向上述解码器的输出端子选择输出参照电压，并具有多个开关，该开关由向背栅提供第1电源电压的第1导电型的第1晶体管构成；

第2子解码器，接收上述第2参照电压组，并具有多个开关，该开关由向背栅提供与上述第1电源电压不同的第2电源电压的上述第1导电型的第2晶体管构成；以及

第3子解码器，接收通过上述第2子解码器选择的至少一个参照电压，将参照电压选择输出到上述第1子解码器或上述解码器的上述输出端子，上述第3子解码器具有至少一个开关，该开关由向背栅提供上述第1电源电压的上述第1导电型的第3晶体管构成，

上述第1电源电压是上述第1参照电压组中距上述第2电压范围最远的电压的第1参照电压，或者是与上述第2电压范围的大小关系和上述第1参照电压与上述第2电压范围的大小关系相同、并与上述第1参照电压相比更远离上述第2电压范围的预定的电压，

上述第2电源电压是如下范围的预定的电压：从上述第2参照电压组中距上述第1电压范围最近的电压的第2参照电压，到位于上述第1电压范围内且未达到上述第1参照电压的范围，

上述第1导电型是P型，

上述第1电压范围的下限电压是比上述第2电压范围的上限电压高的电压，

上述第1电源电压被设定为上述第1电压范围的上限电压以上，

上述第2电源电压被设定为上述第2电压范围的上述上限电压以上且小于上述第1电压范围的上述上限电压。

13.根据权利要求12所述的数据驱动装置，其特征在于，

上述显示元件是液晶元件或有机EL元件。

14.根据权利要求12所述的数据驱动装置，其特征在于，

上述解码器的上述第3子解码器在与上述第1子解码器的连接节点、和与上述第2子解码器的连接节点之间包括：上述第1导电型的上述第3晶体管；和第2导电型的第4晶体管，与上述第3晶体管以并联方式连接。

15.一种数据驱动装置，其特征在于，

具有：参照电压产生电路，输出分别属于彼此不重叠的第1电压范围、第2电压范围的第1参照电压组及第2参照电压组；

解码器，输入上述第1参照电压组及第2参照电压组，输出将数字影像信号作为数字信号输入并选择的电压；以及

输出放大电路，输入并放大上述解码器的输出，并输出到与显示面板上的显示元件连接的数据线，

上述解码器从上述参照电压产生电路输入上述第1参照电压组及第2参照电压组，选择并输出与输入的数字信号对应的参照电压，

上述解码器包括：

第1子解码器，接收上述第1参照电压组并向上述解码器的输出端子选择输出参照电压，并具有多个开关，该开关由向背栅提供第1电源电压的第1导电型的第1晶体管构成；

第2子解码器，接收上述第2参照电压组，并具有多个开关，该开关由向背栅提供与上述第1电源电压不同的第2电源电压的上述第1导电型的第2晶体管构成；以及

第3子解码器，接收通过上述第2子解码器选择的至少一个参照电压，将参照电压选择输出到上述第1子解码器或上述解码器的上述输出端子，上述第3子解码器具有至少一个开关，该开关由向背栅提供上述第1电源电压的上述第1导电型的第3晶体管构成，

上述第1电源电压是上述第1参照电压组中距上述第2电压范围最远的电压的第1参照电压，或者是与上述第2电压范围的大小关系和上述第1参照电压与上述第2电压范围的大小关系相同、并与上述第1参照电压相比更远离上述第2电压范围的预定的电压，

上述第2电源电压是如下范围的预定的电压：从上述第2参照电压组中距上述第1电压范围最近的电压的第2参照电压，到位于上述第1电压范围内且未达到上述第1参照电压的范围，

上述第1导电型是N型，

上述第1电压范围的上限电压是比上述第2电压范围的下限电压低的电压，

上述第1电源电压被设定为上述第1电压范围的下限电压以下，

上述第2电源电压被设定为上述第2电压范围的上述下限电压以下且高于上述第1电压范围的上述下限电压。

16.根据权利要求12所述的数据驱动装置，其特征在于，

在上述解码器中，上述第1子解码器具有：

第1开关，由上述第1导电型的第1晶体管构成，该第1晶体管通过输入的上述数字信号的一个位信号及其互补信号中的一个信号控制导通、截止，并且向背栅提供上述第1电源电压；和

第2开关，由上述第1导电型的第1晶体管构成，该第1晶体管通过比上述一个位低1位的位信号及其互补信号中的一个信号控制导通、截止，并向背栅提供上述第1电源电压，

在上述解码器中，上述第3子解码器具有第3开关，该第3开关由上述第1导电型的第3晶体管构成，该第3晶体管通过比上述一个位低1位的上述位信号及其互补信号中的另一个信号控制导通、截止，并向背栅提供上述第1电源电压，

上述第3开关的输出端作为上述第3子解码器的输出端而与上述第1子解码器内的上述第2开关的输出端通过连接节点共同连接，

上述连接节点连接到上述第1子解码器内的上述第1开关的输入端。

17.一种显示装置，其特征在于，

具有权利要求12所述的数据驱动装置。